JP2012523701A - 補償型ゲートｍｉｓｆｅｔ及びその製造方法 - Google Patents

Abstract

低いゲートリークを有する例えばＧａＮトランジスタなどのＭＩＳＦＥＴが提供される。一実施形態において、ゲートコンタクトの下且つバリア層の上に、補償型のＧａＮ層を有することで、ゲートリークが低減される。他の一実施形態において、ゲートコンタクトの下且つバリア層の上に半絶縁性の層を用いることによって、ゲートリークが低減される。

Description

本発明は、エンハンスメントモード窒化ガリウム（ＧａＮ）トランジスタの分野に関する。より具体的には、本発明は、ゲートコンタクトの下且つバリア層の上に、補償型ＧａＮ層又は半絶縁性ＧａＮ層を備えた、エンハンスメントモードＧａＮトランジスタに関する。

窒化ガリウム（ガリウムナイトライド；ＧａＮ）半導体デバイスは、大電流を担持し且つ高電圧に対応することができることにより、パワー半導体デバイスにとってますます望ましいものとなっている。これらのデバイスの開発は、概して、大電力／高周波用途に狙いを定めてきた。このような用途のために製造されるデバイスは、高電子移動度を示す一般的なデバイス構造に基づいており、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、又は変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）のように様々に呼ばれている。これらの種類のデバイスは、典型的に、例えば１００ｋＨｚ−１０ＧＨｚといった高周波数で動作しながら、例えば１００Ｖといった高電圧に耐えることができる。

ＧａＮ ＨＥＭＴデバイスは、少なくとも２つの窒化物層を備えた窒化物半導体を含んでいる。半導体上あるいはバッファ層上に形成された異なる複数の材料により、これらの層は異なるバンドギャップを有するようにされる。隣接する窒化物層内の異なる材料はまた、分極を生じさせ、これが、２つの層のジャンクション（接合）付近の、具体的には、狭い方のバンドギャップを有する層内の、導電性の２次元電子ガス（２ＤＥＧ）領域に寄与する。

分極を生じさせる窒化物層は典型的に、電荷がデバイス中を流れることを可能にする２ＤＥＧを含むＧａＮの層に隣接してＡｌＧａＮのバリア層を含む。このバリア層は、ドープされることもあるし、ドープされないこともある。２ＤＥＧ領域がゼロゲートバイアスでゲート下に延在するため、大抵の窒化物デバイスはノーマリーオンデバイスすなわちデプレッションモードデバイスである。ゲートの下でゼロの印加ゲートバイスで２ＤＥＧ領域が空乏化すなわち除去される場合には、デバイスはエンハンスメントモードデバイスとなることができる。エンハンスメントモードデバイスは、ノーマリーオフであり、それにより安全性が付加されるため、また、単純な低コストの駆動回路で制御することが容易であるため、望ましいものである。エンハンスメントモードデバイスは、電流を導通するために、ゲートに正バイアスが印加されることを必要とする。

図１は、従来のエンハンスメントモードＧａＮトランジスタデバイス１００を例示している。デバイス１００は、シリコン（Ｓｉ）、炭化ケイ素（シリコンカーバイド；ＳｉＣ）、サファイア又はその他の材料からなり得る基板１０１と、典型的に約０．１μｍから約１．０μｍの厚さのＡｌＮ及びＡｌＧａＮからなる複数の遷移層１０２と、典型的に約０．５μｍから約１０μｍの厚さのＧａＮからなるバッファ材料１０３と、約０．００５μｍから約０．０３μｍの厚さを有した、Ｇａに対するＡｌの比が約０．１から約０．５であるＡｌＧａＮから典型的になるバリア材料１０４と、ｐ型ＡｌＧａＮ１０５と、高濃度ドープされたｐ型ＧａＮ１０６と、アイソレーション（分離）領域１０７と、パッシベーション領域１０８と、典型的に例えばＮｉ及びＡｕなどのキャップ金属を備えたＴｉ及びＡｌからなる、ソース及びドレインのオーミックコンタクト金属１０９及び１１０と、ｐ型ＧａＮゲート上の、典型的にニッケル（Ｎｉ）及び金（Ａｕ）の金属コンタクトからなるゲート金属１１１とを含んでいる。

図１に示した従来のＧａＮトランジスタには幾つかの欠点が存在する。１つの問題は、ゲート電荷の注入に起因して、デバイス導通中のゲートコンタクトのリーク電流が非常に高いことである。

故に、デバイス導通中に電流をリークせず且つ製造が容易なＭＩＳＦＥＴ、特にＧａＮトランジスタ、を提供することが望まれる。

本発明は、低いゲート電流を有する例えばＧａＮトランジスタなどのＭＩＳＦＥＴに関する。一実施形態において、ゲートコンタクトの下且つバリア層の上に、補償型のＧａＮ層を有することで、ゲートリークが低減される。他の一実施形態において、ゲートコンタクトの下且つバリア層の上に半絶縁性の層を用いることによって、ゲートリークが低減される。

従来技術に係るトランジスタを示す断面図である。 ここに記載する一実施形態に係るトランジスタを示す図である。 処理の一段階における断面図である。 図３に示した段階に続く処理の一段階における断面図である。 図４に示した段階に続く処理の一段階における断面図である。 図５に示した段階に続く処理の一段階における断面図である。 図６に示した段階に続く処理の一段階における断面図である。 図７に示した段階に続く処理の一段階における断面図である。 図８に示した段階に続く処理の一段階における断面図である。 ここに記載する一実施形態に係るトランジスタを示す図である。 図６に示した段階に続く処理の一段階における断面図である。 図１１に示した段階に続く処理の一段階における断面図である。 図１２に示した段階に続く処理の一段階における断面図である。 ここに記載する一実施形態に係るトランジスタを示す図である。 図１１に示した段階に続く処理の一段階における断面図である。 ここに記載する一実施形態に係るトランジスタを示す図である。

図２は、本発明の一実施形態に係るＧａＮトランジスタ１の形態をしたＭＩＳＦＥＴを示している。ＧａＮトランジスタ１は、例えばシリコンＳｉ、炭化ケイ素（シリコンカーバイド）ＳｉＣ又はサファイアを有し得る基板３１の上に形成されている。基板３１上且つ基板３１に接触して、複数の遷移層３２がある。遷移層３２は、例えば、０．１μｍと１．０μｍとの間の厚さを有するＡｌＮ又はＡｌＧａＮを有し得る。バッファ層３３が、遷移層３２をバリア層３４から離隔させている。バッファ層３３は好ましくは、任意の濃度のＩｎ及びＡｌ（０％のＩｎ及び／又はＡｌも含む）を有するＩｎＡｌＧａＮで形成され、０．５μｍと３μｍとの間の厚さを有する。バリア層３４は、ＡｌＧａＮで形成され、０．００５μｍと０．０３μｍとの間の厚さ及び約１０％から５０％のＡｌの割合を有する。バリア層の上にソース及びドレインのコンタクト３５、３６が配置されている。ソース及びドレインコンタクトは、例えばＮｉ及びＡｕなどのキャップ金属を備えたＴｉ若しくはＡｌ、又はＴｉ及びＴｉＮで形成される。ソースコンタクトとドレインコンタクトとの間に、例えばＴａ、Ｔｉ、ＴｉＮ、Ｗ又はＷＳｉ_２で形成され且つ０．０５μｍと１．０μｍとの間の厚さを有するゲートコンタクト３７が設けられている。本発明に従って、バリア層３４の上且つゲートコンタクト３７の下に、補償された半導体層３８が形成されている。この補償型半導体層３８は好ましくは、例えばＭｇ、Ｚｎ、Ｂｅ、Ｃｄ又はＣａなどの深い準位の不動態化されたｐ型不純物を有するＡｌＧａＮ又はＧａＮを有する。バッファ層３３及びバリア層３４は、ＩＩＩ族窒化物材料からなる。ＩＩＩ族窒化物材料は、ｘ＋ｙ≦１として、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎからなり得る。

有利なことに、補償型の層３８の高ドーピングレベルはエンハンスメントモードデバイスをもたらす。また、補償型半導体層３８を用いることは、デバイス動作中に低いゲートリークをもたらす。さらに、補償型の層３８の絶縁性は、デバイスのゲート容量（キャパシタンス）を低減する。

図３−９は、図２に示したＧａＮトランジスタ１の製造方法の一例を説明するものである。図３を参照するに、第１の工程は、基板３１を準備することである。図４を参照するに、次の工程は、基板３１の頂部で遷移層３２の核生成及び成長を行うことである。図５を参照するに、次の工程は、遷移層３２上にバッファ層３３を成長することである。図６を参照するに、次の工程は、バッファ層３３上にバリア層３４を成長することである。

図７を参照するに、次の工程は、バリア層３４上に補償型半導体層３８を成長することである。図８を参照するに、次の工程は、補償型半導体層３８上にゲートコンタクト３７を堆積することである。図９を参照するに、次の工程は、ゲートフォトマスクを塗布してゲートコンタクト層３７をエッチング除去し、且つゲートコンタクト層３７の下の部分を除いて補償型半導体層３８をエッチング除去することである。その後、ゲートフォトマスクは除去される。さらに、デバイスをアンモニア又は水素プラズマに高温で晒すことによって、水素パッシベーションを実行することができる。最終工程は、バリア層３４の上にソース及びドレインのオーミックコンタクト３５、３６を設けることであり、それにより、図２に示した完成されたＧａＮトランジスタ１が得られる。

本発明に係るデバイスを従来技術に係るデバイス（図１）とは異なるものにする上述のプロセスにおける重要工程は、水素を用いたｐ型不純物のパッシベーション（不動態化）である。このパッシベーションは２つの違いを生じさせる。第１に、ＧａＮトランジスタ１において、補償型半導体層３８は高度に補償された半絶縁性材料であるが、従来技術に係るＧａＮトランジスタ１００においては、層１０５は導電性ｐ型材料である。第２に、本発明においては、チャネル層に対するゲート電極の容量が、従来技術と比較して低減される。

図１０は、本発明の第２実施形態に係るＧａＮトランジスタ２を示している。ＧａＮトランジスタ２は、ＧａＮトランジスタ２が補償型半導体層３８（図２）に代えて半絶縁層３９を有することを除いて、ＧａＮトランジスタ１（図２）と同様である。半絶縁層３９は、例えば、Ｃ、Ｆｅ、Ｍｎ、Ｃｒ、Ｖ又はＮｉなどの深い準位の不純物原子を有するＡｌＧａＮ又はＧａＮを有し得る。また、ＧａＮトランジスタは、半絶縁層及び補償型半導体層の双方を有していてもよい。

本発明の第２実施形態は、第１実施形態と同じ利点を有する。半絶縁層３９の高いドーピングはエンハンスメントモードデバイスをもたらし、半絶縁層３９はデバイス動作中に低いゲートリークをもたらし、半絶縁層３９の絶縁性はデバイスのゲート容量を低減する。さらに、第２実施形態に係るデバイスの性能は、水素及び／又は高温を伴う後の処理工程にさほど影響を受けない。

ＧａＮトランジスタ２の製造方法は、図３−６に示した工程に関して、ＧａＮトランジスタ１の製造方法と同じである。図１１を参照するに、図６に示した工程の後の、第２実施形態の製造における次の工程は、不純物原子を組み入れた半絶縁層３９の成長である。

図１２を参照するに、次の工程は、半絶縁層３９上にゲートコンタクト３７を堆積することである。図１３を参照するに、次の工程は、フォトマスクを塗布してゲートコンタクト層３７をエッチング除去し、且つゲートコンタクト層３７の下の部分を除いて半絶縁層３９をエッチング除去することである。その後、フォトレジストマスクは除去される。次の工程は、バリア層３４の上にソース及びドレインのオーミックコンタクト３５、３６を設けることであり、それにより、図１０に示した完成されたデバイス２が得られる。

本発明に係るデバイスは、それ自身を従来技術に対して区別する以下の特徴を有する：（１）デバイスがオンのときのチャネル層に対するゲート容量が、従来技術においてより小さい；（２）ゲート中の有意な電流なく、ゲートバイアスを一層大きく正に駆動することができ（従来技術においては典型的に、２．５Ｖから３．５Ｖまでの間でゲートが電流を導通し始める）、本発明は劇的なゲートリークの発生なく５Ｖまで駆動されることができる；（３）ゲートからチャネル層への正孔注入が、従来技術に対して劇的に低減される。

図１４は、本発明の第３実施形態に係るＧａＮトランジスタ３を示している。ＧａＮトランジスタ３は、半絶縁層の上且つゲートコンタクトの下に閉じ込め（コンファインメント）層が配置されていることを除いて、ＧａＮトランジスタ２と同様である。この閉じ込め層は、ＡｌＧａＮ、ＳｉＮ、ＳｉＯ_２又はその他の絶縁材料を有し得る。

ＧａＮトランジスタ３の製造方法は、図３−６に示した工程に関してＧａＮトランジスタ１の製造方法と同じであり、また、図１１に示した工程に関してＧａＮトランジスタ２の製造方法と同じである。図１５を参照するに、次の工程は、絶縁性の閉じ込め層４０の堆積である。

第３実施形態は、第１実施形態又は第２実施形態と比較してゲートリークが更に低減されるという利点を有する。欠点は、正電圧をゲートコンタクトに印加することによってデバイスがターンオンされるときの導電率の更なる低下である。第３実施形態に特有の利点は、可変閾値デバイスが作り出されることである。閉じ込め層の厚さは、例えばオンのためにゲートに５Ｖが印加され、デバイスをターンオフするためにゲートに０Ｖが印加されるのが通常であるデバイスがターンオン及びターンオフされるときなど、通常の動作電圧の下で非常に小さいリークが発生するように調整することができる。しかしながら、より高いバイアスでは、電流が閉じ込め層を貫通して半絶縁性ＧａＮ層を帯電させ得る。この電荷は、バリア層と閉じ込め層との間でトラップ（捕獲）される。このトラップされた電荷は、デバイスがターンオン／オフする電圧のシフトを生じさせる。ゲート電圧の適切な印加により、このデバイスは、ゲート上０Ｖにてオンであるように、デプレッションモードデバイスに変化されることが可能である。代替的に、このデバイスは、ターンオンするために一層大きなゲート駆動を必要として効率的に開回路を作り出すエンハンスメントモードデバイスへと変化されることが可能である。これら２つの種類のデバイスは、一体化されたゲートドライブでＧａＮ ＦＥＴを制御する集積回路をプログラミングするときに有用となり得る。

図１６は、本発明の第４実施形態に係るＧａＮトランジスタ４を示している。ＧａＮトランジスタ４は、半絶縁層４８の下且つバリア層４４の上にスペーサ層４９を有することを除いて、ＧａＮトランジスタ２と同様である。低Ｍｇ領域であるスペーサ層４９に、ドーピングオフセット厚さが関連付けられる。バリア層付近での低Ｍｇ濃度により、バリア層への逆拡散が抑制される。

以上の説明及び図面は単に、ここで説明した特徴及び利点を達成する特定の実施形態の例示と見なされるべきものである。具体的なプロセス条件には変更及び代用が為され得る。従って、本発明の実施形態は、以上の説明及び図面によって限定されるものとして見なされるものではない。

Claims (11)

1. 基板と、
   前記基板上の一組のＩＩＩ族窒化物遷移層と、
   前記一組の遷移層上のＩＩＩ族窒化物バッファ層と、
   ＩＩＩ族窒化物バリア層と、
   前記バリア層上の補償型ＩＩＩ族窒化物層と、
   を有するＩＩＩ族窒化物トランジスタ。
2. 前記補償型ＩＩＩ族窒化物層は、水素で不動態化されたアクセプタ型ドーパント原子を含有している、請求項１に記載のトランジスタ。
3. 前記アクセプタ型ドーパント原子は、Ｍｇ、Ｚｎ、Ｂｅ及びＣａからなる群から選択されている、請求項２に記載のトランジスタ。
4. 基板と、
   前記基板上の一組のＩＩＩ族窒化物遷移層と、
   前記一組の遷移層上のＩＩＩ族窒化物バッファ層と、
   ＩＩＩ族窒化物バリア層と、
   前記バリア層上の半絶縁性ＩＩＩ族窒化物層と、
   を有するＩＩＩ族窒化物トランジスタ。
5. 前記半絶縁性ＩＩＩ族窒化物層は、深い準位のアクセプタ型ドーパント原子を含有している、請求項４に記載のトランジスタ。
6. 前記深い準位のアクセプタ型ドーパント原子は、Ｃ、Ｆｅ、Ｍｎ、Ｃｒ及びＶからなる群から選択されている、請求項５に記載のトランジスタ。
7. 基板と、
   前記基板上の一組のＩＩＩ族窒化物遷移層と、
   前記一組の遷移層上のＩＩＩ族窒化物バッファ層と、
   ＩＩＩ族窒化物バリア層と、
   前記バリア層上の半絶縁性ＩＩＩ族窒化物層と、
   前記半絶縁性ＩＩＩ族窒化物層上の閉じ込め層と、
   を有するＩＩＩ族窒化物トランジスタ。
8. 前記半絶縁性ＩＩＩ族窒化物層は、Ｃ、Ｆｅ、Ｍｎ、Ｃｒ及びＶからなる群から選択された深い準位のアクセプタ型ドーパント原子を含有している、請求項７に記載のトランジスタ。
9. 前記閉じ込め層は、ＳｉＮ、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＨｆＯ_２、Ｇａ_２Ｏ_３又はＩｎＡｌＧａＮからなる、請求項７に記載のトランジスタ。
10. ゲートコンタクトの下のバリア層と、
    ドレインコンタクトと、
    ソースコンタクトと、
    を有する補償型ゲートＭＩＳＦＥＴトランジスタであって、
    さらに、前記バリア層と前記ゲートコンタクトとの間に補償型ＩＩＩ族窒化物層又は半絶縁性ＩＩＩ族窒化物層のうちの一方を有する、
    トランジスタ。
11. さらに、補償型ＩＩＩ族窒化物層又は半絶縁性ＩＩＩ族窒化物層のうちの前記一方の上に閉じ込め層を有する、請求項１０に記載のトランジスタ。

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