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JP2022525884A - エンハンスメントモードｉｉｉ族－ｎ高電子移動度トランジスタ及びディプリーションモードｉｉｉ族－ｎ高電子移動度トランジスタの両方を有する半導体構造体 - Google Patents

エンハンスメントモードｉｉｉ族－ｎ高電子移動度トランジスタ及びディプリーションモードｉｉｉ族－ｎ高電子移動度トランジスタの両方を有する半導体構造体 Download PDF

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JP2022525884A JP2021555516A JP2021555516A JP2022525884A JP 2022525884 A JP2022525884 A JP 2022525884A JP 2021555516 A JP2021555516 A JP 2021555516A JP 2021555516 A JP2021555516 A JP 2021555516A JP 2022525884 A JP2022525884 A JP 2022525884A
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Abstract

【要約】ゲート電極(40)を含むエンハンスメントモードHEMT(16)であって、前記ゲート電極が、電気伝導性ゲート電極接点(42b)と当該エンハンスメントモードHEMTのゲート領域(42)との間に配置された層(42a)を含み、前記層が、所定の抵抗率を有するIII族－Ｎ材料と、前記III族－Ｎ材料中に配置されたドーパントとを含み、前記ドーパントは、前記III族－Ｎ材料の所定の抵抗率よりも大きい抵抗率を前記層に提供し、ゼロゲートバイアスで前記ゲート電極の下の2DEGからキャリアを空乏化する。

Description

本開示は、一般に、III族－窒化物（III族－Ｎ）エンハンスメントモード（E－Mode）高電子移動度トランジスタ（High Electron Mobility Transistors, HEMTs）に関し、特に、共通の結晶基板上にIII族－Ｎ E－Mode HEMT及びIII族－Ｎ空乏型（depletion mode, D－Mode）電界効果トランジスタ（FETs）を有する半導体構造に関する。
当技術分野で知られているように、III－Ｎ族の高電子移動度トランジスタ（HEMT）は、高い降伏電圧、大きな電子飽和速度、高い固有分極誘起二次元電子ガス（intrinsic polarization induced two－dimensional electron gas, 2DEG）チャネル、及び大きな伝導帯（伝導バンド）オフセットを有する。ウルツ鉱型結晶構造中のIII－Ｎ族材料は、（0001）軸（c－軸）に沿った理想的な四面体配位からの構造的なずれと、結合したIII族原子と窒素原子の間の電気陰性度の差とに部分的に起因して、自発的で圧電的な分極を示す。III－Ｎ族は、窒化インジウム（InN）、窒化ガリウム（GaN）、窒化アルミニウム（AlN）、窒化ホウ素（BN）を含み、さらにInx （Aly Ga1－y）1－x N（0≦x≦1及び0≦y≦1）及びBz （Inx （Aly Ga1－y）1－x）1－z N（0≦x≦1及び0≦y≦1及び0≦z≦1）を含むそれらのすべての関連合金を含み、ここでx+y+z = 1である。より詳細には、既知のように、III－Ｎ族材料のc軸金属極性方位を使用するトランジスタは、典型的には、下部GaN層と上部AlGaN層との間のAlGaN/GaNヘテロ構造に基づいており、ここで、AlGaN/GaNヘテロ接合又は界面のGaN層側では、2DEGチャネルが形成され、そのヘテロ接合に存在する分極不連続性によって生じる正味の分極電荷を補償する。AlGaN/GaNヘテロ接合では、AlGaN層は、一般に、ゲート電極からヘテロ接合を分離するトップサイド障壁層（topside barrier layer ）と呼ばれ、一方、GaN層は、移動電荷が存在する2DEGチャネル層として機能する。III－Ｎ族HEMTは、典型的には、空乏モードで動作する。空乏モードでは、ソース電極に対してゲート電極に負のバイアス電圧が印加され、ゲート電極の下の2DEGチャネルのキャリアを空乏化又は枯渇（deplete）させ、ソース電極とドレイン電極との間の伝導を遮断する。ゲート電極はオーミックソース電極とオーミックドレイン電極との間に配置される。
III－Ｎ族空乏（ディプリーション）モードデバイスの利点は、ゲート電極がオーミックソース電極とオーミックドレイン電極との間に形成される３端子デバイス構造を用いて容易に製造できることである。III－Ｎ族空乏モードデバイスのゲート領域の下のチャネルは、ソース電極、ドレイン電極、及びゲート電極がすべて接地されているか、又は等価に同じバイアス条件で保持されている場合に導電性である。ゲート電極電圧及びドレイン電極電圧の電圧バイアスは、ソース電極に対して引用される。したがって、ゼロバイアス電圧条件下で３端子グループIII－Ｎ族空乏モードデバイスを動作させると、ゲート電極とソース電極の両方に等価バイアスが印加され、これら２つの電極間に電位が存在しない。ドレイン電極がソース電極に対して負にバイアスされ、そしてゲート電極がゼロゲートバイアス電圧条件下でグループIII－Ｎ族空乏モードデバイスにおいて動作するとき、電流が、構造体中の2DEGチャネルの存在のために、ソース電極とドレイン電極との間を流れる。ゲート電極における電圧がソース電極における電圧に対してより負になるにつれて、ゲート電極下のキャリアは空乏化し始め、ソース電極とドレイン電極との間で輸送され得る全電流は減少し始める。ソース電極とドレイン電極との間に伝導経路を形成するために必要な最小のゲートソース間電圧（VGS）は、閾値電圧と呼ばれる。
また、当技術分野で知られているように、D－Mode及びE－Modeの両方のHEMTを、集積回路チップのように、同一の結晶体上に形成することが望ましい場合がある。例えば、あるアプリケーションでは、特定のタイプの障害が発生した場合、他の機器に損害を与えないか、最小限に抑える方法で、本質的に応答するために「フェイルセーフスイッチ（Fail Safe Switch）」が必要である。さらに、既存のDモードGaNベースのトランジスタの性能を妨害したり犠牲にしたりすることなく、EモードGaNベースのトランジスタを製造することが重要である。Eモードトランジスタは、ソース電極とドレイン電極との間及びゲート電極の下に電流を流すために、ソース電極に対するゲート電極の閾値電圧がゼロに等しいか、又はゼロより大きい電圧を必要とする。より詳細には、III族－Ｎエンハンスメントモードのための安定なエピタキシャルゲート構造は、ソース電極上の電圧に対するエンハンスメントモードゲート電極上の閾値電圧が＋１ボルトより大きい、高性能RF空乏モードデバイスと同じウェハ上のフェイルセーフスイッチを作製する必要がある。Eモード装置は、典型的には、ゲート信号上のノイズから回路を保護するために少なくとも＋１ボルト（Ｖ）の閾値電圧を必要とし、閾値電圧は動作寿命にわたって安定である必要がある。
正で安定したしきい値電圧を有するEモードAlGaN/GaN HEMTが、p型GaNゲート電極を用いて報告されている。Meneghiniらの論文「Technology and reliability of normally－off GaN HEMTs with p－type gate, Energies 10, 153, 2017」を参照されたい。また論文「Materials Science in Semiconductor Processing 78 (2018) 96－106. Review of technology for normally－off HEMTs with p－GaN gate by Giuseppe Greco et al., describing the use of a Mg doped GaN gate electrode (a p－type doped GaN electrode)」も参照されたい。さらに米国特許「U. S. Patent No. 7,728,356 Issued June 1, 2010 Suh et al., P－GaN/AlGaN/AlN/GaN enhancement－Mode field effect transistor」も参照されたい。これらのデバイスは、AlGaN障壁層と金属電極との間にマグネシウム（Mg）ドープGaN層を有するp型GaNゲート電極を利用する。Mgドーピングは、AlGaN/GaN界面で伝導帯を上昇させ、ゼロバイアス条件下で2DEGチャネルからキャリアを空乏化させるMgドープGaN層にp型伝導性を提供する。
しかしながら、ゲート電極のためのp型GaNを製造するためのMgの使用は、Mgが他の処理ステップに使用され得る多くのタイプの処理装置を汚染するので、多くの製造設備において処理問題を生じさせる。
当該技術分野で知られているように、ベリリウムをドープしたGaN材料は絶縁挙動を示す。これについて、論文「K. Lee et al., Compensation in Be－doped Gallium Nitride Grown Using Molecular Beam Epitaxy, Material Research Society Symposium, Proc. Vol. 892 (2006)」を参照されたい。ベリリウムをドープしたGaN層の絶縁特性は、GaN HEMT中の導電性バッファ層の効果を緩和するために使用されてきた。論文「D.F. Storm et al., Reduction of buffer layer conduction near plasma－assisted molecular－beam epitaxy grown GaN/ AIN interfaces by beryllium doping, Appl. Phys. Lett., 81, 3819, 2002」を参照されたい。GaN中の置換型ベリリウムの実際のイオン化エネルギーの長年にわたる理論的計算が、イオン化エネルギーを、論文「Bernardini et al., Theoretical evidence for efficient p－type doping of GaN using beryllium, arXiv:cond－mat/9610108v2, 1997」に示されるように60 meVという低い値から、論文「J.L. Lyons et al., Impact of Group－II Acceptors on the Electrical and Optical Properties of GaN, Jpn. J. Appl. Phys. 52, 08JJ04, 2013」に示されるように550 meVという高い値までどこでもあると推定した。GaN中のベリリウム間質は低形成エネルギーであり、二重ドナーであると計算されており、成長中にベリリウム間質が取り込まれる可能性が高く、GaN中の置換型ベリリウム受容体の代償につながることを示唆している。論文「C. G. Van de Walle et al., First－principles studies of beryllium doping of GaN, Phys. Rev. B, 63, 245205, 2001」を参照されたい。ベリリウムドーピングがp型導電性を生じないもう1つの理由として、ベリリウムが置換部位と同様に間質部位を占める可能性が考えられる。
本開示に従えば、ゲート電極(40)を含むエンハンスメントモードHEMT(16)が提供される。
前記ゲート電極は、電気伝導性ゲート電極接点(42b)と当該エンハンスメントモードHEMTのゲート領域(42)との間に配置された層(42a)を含み、 前記層は、所定の抵抗率を有するIII族－Ｎ材料と、前記III族－Ｎ材料中に配置されたドーパントとを含み、 前記ドーパントは、前記III族－Ｎ材料の所定の抵抗率よりも大きい抵抗率を前記層に提供し、ゼロゲートバイアスで前記ゲート電極の下の2DEGからキャリアを空乏化する。
一実施形態では、ゲート電極(40)を含むエンハンスメントモードHEMT(16)が提供される。 前記ゲート電極は、導電性ゲート電極接点(42b)と当該エンハンスメントモードHEMTのゲート領域(42)との間に配置された層(42a)を含み、 前記層は、所定の抵抗率を有するIII族－Ｎ材料と、前記III族－Ｎ材料中に配置されたドーパントとを含み、 前記ドーパントは、前記III族－Ｎ材料の所定の抵抗率よりも大きい抵抗率を前記層に提供し、印加されるゲート電圧がゼロ以上の閾値よりも低いときに前記ゲート電極の下の2DEGからキャリアを空乏化する。
一実施形態において、ドーパントはベリリウムである。
一実施形態において、ドーパントは、分子ビームエピタキシ・ベリリウムである。
一実施形態において、ドープされたIII族－Ｎ材料は、GaN又はAlGaNを含む。
一実施形態では、エンハンスメントモードHEMTが提供され、一対の積層III族－Ｎ半導体層を有する結晶構造体であり、前記一対の積層III族－Ｎ半導体層は、当該一対の積層III族－Ｎ半導体層のうちの下層内に形成される2DEGチャネルを有するヘテロ接合を形成する、結晶構造体； 前記2DEGに電流を供給するためのソース電極； 前記2DEGから供給される供給電流を抽出するためのドレイン電極；及び 前記ソース電極と前記ドレイン電極との間に配置され、前記ドレイン電極へと通過する前記供給電流を制御するために、前記一対の積層III族－Ｎ半導体層のうちの上層のゲート領域の上方にあるゲート電極；を含む。前記前記ゲート領域の上方に配置された前記ゲート電極が： 導電性ゲート電極接点； 前記導電性ゲート電極接点と前記ゲート領域との間に配置されたドープされたIII族－Ｎ材料であり、III族－Ｎ材料の抵抗率を増加させ、ゼロ以上の閾値電圧をHEMTに提供するドープされたIII族－Ｎ材料；を含む。
一実施形態では、前記ドープされたIII族－Ｎ材料は、前記ドープされたIII族－Ｎ材料中のフェルミ準位を価電子帯端に十分近くに存在させ、前記一対の積層III族－Ｎ半導体層の間の界面において伝導帯を上昇させ、ゼロゲートバイアスで前記ゲート領域の下の前記2DEGチャネルの一部からキャリアを空乏化させる。
一実施形態において、ドープされたIII族－Ｎ材料は、Molecular Beam Epitaxy （MBE）によって成長される。
一実施形態において、ドープされたIII族－Ｎ材料は、III族のリッチな表面条件下で、分子ビームエピタキシー（MBE）によって成長される。
一実施形態において、ゲート電極は、単一のドープされたIII族－Ｎ材料を含む。
一実施形態において、ドープされた分子ビームエピタキシIII族－Ｎ材料はベリリウムを含む。
一実施形態では、ゲート電極を有するエンハンスメントモードHEMT構造体が提供される。 前記ゲート電極は、導電性ゲート電極接点と当該エンハンスメントモードHEMT構造体のゲート領域との間に配置された、ドープされたIII族－Ｎ材料を有し、 前記ドープされたIII族－Ｎ材料は、前記III族－Ｎ材料の抵抗率を増加させ、ゼロバイアスで前記ゲート領域の下の2DEGを空乏化させる。
一実施形態では、AlGaN/GaN構造を有するエンハンスメントモードHEMT構造体を形成して、前記AlGaN/GaN構造のGaN部分内に2DEGを生成するための方法が提供される。該方法は、 前記エンハンスメントモードHEMT構造体のためのゲート構造を形成するステップ； を含み、 前記ゲート構造は、 Eモード動作に必要な正の閾値電圧を生成するためにAlGaN/GaN HEMT内のバンド構造をシフトさせる抵抗材料を生成するために、ガリウムリッチ成長条件下で形成された、ベリリウムをドープした分子ビームエピタキシ層を含む。
一実施形態では、前記のベリリウムをドープした分子ビームエピタキシ層が、MBE成長中に表面上の液体ガリウムの単層以上を維持するように選択された所定のガリウム対窒素フラックス比でMBEによって成長される。
一実施形態では、ゲート電極を有するエンハンスメントモードHEMTが提供される。前記ゲート電極は、導電性ゲート電極接点と当該エンハンスメントモードHEMTのゲート領域との間に配置された、ドープされたIII族－Ｎ材料を有し、
前記ドープされたIII族－Ｎ材料は、印加されるゲート電圧がゼロ以上の閾値よりも低いときに前記ゲート電極の下の2DEGからキャリアを空乏化する。
一実施形態では、構造体が提供される。構造体は、 単結晶基板；及び 前記単結晶基板上に形成されている空乏モード（D－モード） HEMT及びエンハンスメントモード（E－モード）HEMT； を含み、 前記エンハンスメントモードHEMTがゲート電極を含み、 前記ゲート電極は、導電性ゲート電極接点と前記エンハンスメントモードHEMTのゲート領域との間に配置された、ドープされたIII族－Ｎ材料を有し、 前記ドープされたIII族－Ｎ材料は、印加されるゲート電圧がゼロ以上の閾値よりも低いときに前記ゲート電極の下の2DEGからキャリアを空乏化する。
一実施形態では、エンハンスメントモードHEMTを形成するための方法が提供される。該方法は、 前記エンハンスメントモードHEMTの導電性ゲート電極接点とゲート領域との間に配置された層であり、所定の抵抗率を有するIII族－Ｎ材料を含む層、を含むゲート電極を形成するステップ；及び 分子ビームエピタキシにより、前記III族－Ｎ材料中にドーパントを堆積するステップであり、前記ドーパントは、前記III族－Ｎ材料の所定の抵抗率よりも大きな抵抗率を前記層に与え、かつゼロゲートバイアスで前記ゲート電極の下の2DEGからキャリアを空乏化させる、ステップ； を含む。
一実施形態では、エンハンスメントモードHEMTを形成するための方法が提供され、該方法は、 前記エンハンスメントモードHEMTの導電性ゲート電極接点とゲート領域との間に配置された層であり、所定の抵抗率を有するIII族－Ｎ材料を含む層、を含むゲート電極を形成するステップ；及び 分子ビームエピタキシにより、前記III族－Ｎ材料中にドーパントを堆積するステップであり、前記ドーパントは、前記III族－Ｎ材料の所定の抵抗率よりも大きな抵抗率を前記層に与え、かつ印加されるゲート電圧がゼロ以上の閾値よりも低いときに前記ゲート電極の下の2DEGからキャリアを空乏化する、ステップ；を含む。
本発明者らは、実験的に得られたデータの結果として、Meneghiniら及びGrecoらの教示にもかかわらず、ゲート電極のためのp型ドープされたGaN（Mg）（GaNの抵抗率を低下させるドーパント）を用いて、ゼロバイアス条件下で2DEGチャネルのキャリアを空乏化させることができることを認識した。本出願人は、よりプロセスに優しいドーパント、例えばベリリウムを用いるが、GaNの抵抗率には反対の効果を有するが、GaN （すなわち、GaNの抵抗率を低下させるMgと区別されるようにGaNの抵抗率を増加させるベリリウム）はゼロバイアス条件下では2DEGチャネルのキャリアを空乏化させることができることを認識した。
発明者らは、まず、ゲート電極のためのGaNが移動可能なp型キャリアを必要とするかどうか、或いは、ゲート電極のためのGaNのフェルミ準位を単に調整するだけで十分かどうかについて疑問を呈した。本発明者らは、ベリリウムGaNが、イオン化エネルギーの種々の計算に基づいて、アクセプターレベルでフェルミ準位をピン止めし得るが（Bernardiniら、Lyonsら、及びVan de Walleら、上記参照）、ベリリウムドープされたGaNにおけるp型導電率の欠如に基づいて、Mgよりも高いエネルギーレベルでピン止めし得ることを認識した。このような認識は、発明者らが、ゲート電極のためにベリリウムをドープしたGaNが、Gaに富む表面条件下でMBEによって成長させた場合、AlGaN/GaN HEMT中の2DEGを実際に空乏化させることができることを示した最初の数回の実験を導いた。実験に先立って、ベリリウムをドープしたGaNがAlGaN/GaN 2DEGを空乏化させることができるかどうかは、発明者らが、Eモード動作のためにベリリウムをドープしたGaNが正確にどこで、どのように効率的にバンドをピン止めするかを知る先行技術に基づいて知る能力がないため、発明者らは知らなかった。実際、実験の成功に基づいてさえ、発明者らは、バンドがどこでピン止めされているか正確には知らない。ベリリウムをドープしたGaNがAlGaN/GaN 2DEGを空乏化させることが示されると、本発明者らは、最初のトランジスタ構造を処理して測定するまで、どのレベルのしきい値電圧を実現することができるかを先験的に知らなかった。このようにして、本発明者らは、実験的に生成されたデータの結果、上述した従来技術で教示されているように、2DEG中のキャリア濃度を変化させるためにはGaN中のp型導電率を必要とせず、むしろ、2DEG中のキャリア濃度を変化させるために抵抗性GaN材料で行うことができるようにフェルミ準位を十分にピン止める必要があることを認識し、従って、GaNのためのドーパントとしてベリリウムを使用する；GaN中のベリリウムの使用は、Mgよりもプロセスに優しいドーパントである。より詳細には、1つの実施形態において、ドーピング濃度5×1018/cm3を有するベリリウムは、本発明者らにより実験的に、非ドーピングGaNのGaNの抵抗率を100オーム－cmからベリリウムドープGaNの2.2×103オーム－cmに低減し、ゲートバイアスゼロでゲート下の2DEGからキャリアを空乏化させることが見出された。
別の言い方をすると、発明者らは、上述した先行技術の矛盾する教示を無視し、発明者らは、ベリリウムをドープしたGaNのイオン化エネルギーが価電子帯に関してどこに存在するか、又はそれが上述した刊行物のように高度に補償されているかどうかを認識しており、実験的にベリリウムをドープしたGaNゲートを有するE－モードHEMTを決定し、生成されたE－モードHEMT中のベリリウムをドープしたGaNはp－型導電性を有せず、むしろ絶縁性を有していたと判断した。その後、発明者らは、例えばGrecoらに報告されたp－GaNゲートE－モードGaN HEMTにおいて、ドープされたGaNのp型導電率は、ゼロバイアス下で2DEG中のキャリアを空乏化させる原因ではなく、むしろドーピングがGaNのバランス帯に関してフェルミ準位をピン止めした点が重要であることを認識した。従って、ベリリウムをドープしたGaNはp型導電性を有しないという事実にもかかわらず、ベリリウムドーパントの実際のフェルミピン止めレベルは、現在でも発明者らに知られていない。それにもかかわらず、本発明者らは、実験的に得られたデータの結果として、GaN HEMTのゲート領域の下にある抵抗性ベリリウムをドープしたGaN層は、EモードGaNデバイスを製造するための代替材料であることを認識している。
本発明者らは、ガリウムリッチ表面条件下での分子ビームエピタキシによりGaNをドープしたベリリウムの層を提供することによって、AlGaN/GaN HEMT内のバンド構造をシフトさせ、Eモード動作に必要な正の閾値電圧を生成する抵抗材料を生成することも認識した。本発明者らは、さらに、フェルミ準位が抵抗性GaNの価電子帯端に十分近くピン止めされ、ゼロバイアス条件で2DEG中のキャリアを全て空乏化させる限り、トランジスタゲート下のp型GaNで実現されたGaN HEMTの同様のEモード動作は、p型GaNの代わりに抵抗性GaNが使用された場合でも実現可能であることを認識した。III族－ＮのMBE成長中に、成長中の表面上のIII族元素の単層過剰量以上を維持するために、所定のIII族対窒素フラックス比を使用すると、金属に富む表面条件が生じる。金属に富む表面は、典型的には、MBE成長において、窒素に富む成長表面よりも、酸素の取り込みを減少させ、より滑らかな表面を促進する。ガリウムリッチ表面条件下での1×1018/cm3から1×1019/cm3までのGaN中のベリリウムドーピングは、より高いドーピングレベルが材料中に追加の欠陥及び無秩序を生じ始め、最終的には5×1019/cm3付近の構造劣化を招き、一方、1×1018/cm3以下のドーピングレベルは、Eモード動作を実現するためのバンド構造のシフトにおいて非効率的になるため、Eモード用途に可能である。さらに、ベリリウムの蒸気圧は低く、MBE成長のための望ましくないバックグラウンドドーピング又はチャンバーメモリー効果は生じない。さらに、MBEによるゲート領域下でのベリリウムドープIII族－Ｎの成長は、同じウェハ上での二重E－モード及びD－モードデバイスの実現も可能にする。
したがって、本発明者らは、実験的に生成されたデータの結果として、MgドープGaN中の移動体正孔キャリアはEモードデバイスを作製する必要がないことを認識し、実験的に生成されたデータの結果として、ガリウムリッチ成長条件下での分子ビームエピタキシによるベリリウムドーピングは、AlGaN/GaN HEMT中のバンド構造をシフトさせてEモード動作に必要な正の閾値電圧を生成することができる抵抗材料を生成することを認識した。言い換えると、本発明者らは、Eモード構造のトランジスタゲートの下で使用されるp型GaNの利点は、ゼロバイアス条件下でAlGaN/GaN界面の2DEG中のキャリアを全て空乏化させるために、フェルミ準位が抵抗性GaNの価電子帯端に十分近い位置にピン止めされている限り、p型GaNの代わりに抵抗性GaNが使用されても実現可能であることを認識した。
したがって、MgドープGaN E－モードHEMTの代わりにベリリウムドーパントを使用することにより、E－モードHEMTを製造するためにMgドーピングを使用しなければならないという問題が解消され、他の処理工程に使用することができる多くのタイプの処理装置に潜在的に損傷を与える影響がある。
本開示における1又は複数の実施形態の詳細は、付随する図面及び下記の説明において説明される。本開示の他の特徴、目的、及び利点は、明細書及び図面、並びに特許請求の範囲から明らかであろう。
図１は、本開示に従った、D－Mode HEMT及びE－Mode HEMTの両方を有する構造の簡略化された概略図である。 ベリリウムをドープしたGaNを含まない構造と、図１のEモードHEMTを理解するのに有用な構造の2DEG中の相対電荷を示す該構造のキャパシタンス対電圧のプロットとを示す。 ベリリウムがドープされた500オングストロームのGaN層の構造と、図１のEモードHEMTを理解するのに有用な構造の2DEGにおける相対電荷を示す、該構造のキャパシタンス対電圧のプロットとを示す。 構造及び該構造の異なるAl0.25 Ga0.75 N層厚に対する一連の容量－電圧測定値である。図１のEモードHEMTを理解するのに有用な、MBEによって成長させた500オングストロームベリリウムをドープしたGaN層で終端したAlGaN/GaNエピタキシャル材料構造の界面における2DEGの相対電荷を示す。 図１のEモードHEMTを理解するのに有用な、非ドープGaN層、150オングストローム Al0.25Ga0.75 N層、及びMBEによって成長させた150オングストロームベリリウムをドープしたGaN層 で終端した、エピタキシャル成長させたIII－Ｎ族構造の表面で採取した、キャパシタンス－電圧測定値とその構造とを示す。 GaNチャネル層、Al0.25 Ga0.75N層、ソース電極及びドレイン電極用のオームコンタクトパッド、ショットキー（Schottky）ゲート金属コンタクト、及びAlGaN層と直接的に接触しているゲート金属直下に位置する500オングストロームベリリウムをドープしたGaN層を有する３端子AlGaN/GaN HEMTの概略図であり、異なるAl0.25 Ga0.75 N層厚についての、３端子AlGaN/GaN HEMTのソースドレイン電流対ゲートソース間電圧のプロット図は、図１のEモードHEMTを理解するのに有用なAl0.25Ga0.75 N層厚に対するものである。 図２Ａ～図２Ｅのプロットを生成するために使用される水銀プローブ接触幾何形状の平面図の略図である。 図１のD－Mode HEMT及びE－Mode HEMTの両方を有する図１の構造の簡略化された概略図を、本開示に従った製造の種々の段階で示している。 図１のD－Mode HEMT及びE－Mode HEMTの両方を有する図１の構造の簡略化された概略図を、本開示に従った製造の種々の段階で示している。 図１のD－Mode HEMT及びE－Mode HEMTの両方を有する図１の構造の簡略化された概略図を、本開示に従った製造の種々の段階で示している。 図１のD－Mode HEMT及びE－Mode HEMTの両方を有する図１の構造の簡略化された概略図を、本開示に従った製造の種々の段階で示している。 図１のD－Mode HEMT及びE－Mode HEMTの両方を有する図１の構造の簡略化された概略図を、本開示に従った製造の種々の段階で示している。 図１のD－Mode HEMT及びE－Mode HEMTの両方を有する図１の構造の簡略化された概略図を、本開示に従った製造の種々の段階で示している。 本開示の別の実施形態に従った、D－Mode HEMT及びE－Mode HEMTの両方を有する構造の簡略化された概略図である。 図４のD－Mode HEMT及びE－Mode HEMTの両方を有する図４の構造の簡略化された概略図を、本開示の別の実施形態に従った製造の種々の段階で示している。 図４のD－Mode HEMT及びE－Mode HEMTの両方を有する図４の構造の簡略化された概略図を、本開示の別の実施形態に従った製造の種々の段階で示している。 図４のD－Mode HEMT及びE－Mode HEMTの両方を有する図４の構造の簡略化された概略図を、本開示の別の実施形態に従った製造の種々の段階で示している。 図４のD－Mode HEMT及びE－Mode HEMTの両方を有する図４の構造の簡略化された概略図を、本開示の別の実施形態に従った製造の種々の段階で示している。 本開示の別の実施形態に従った、D－Mode HEMT及びE－Mode HEMTの両方を有する構造の簡略化された概略図である。 D－Mode HEMT及びE－Mode HEMTの両方を有する図５の構造の簡略化された概略図を、本開示の別の実施形態に従った製造の種々の段階で示している。 D－Mode HEMT及びE－Mode HEMTの両方を有する図５の構造の簡略化された概略図を、本開示の別の実施形態に従った製造の種々の段階で示している。 D－Mode HEMT及びE－Mode HEMTの両方を有する図５の構造の簡略化された概略図を、本開示の別の実施形態に従った製造の種々の段階で示している。 D－Mode HEMT及びE－Mode HEMTの両方を有する図５の構造の簡略化された概略図を、本開示の別の実施形態に従った製造の種々の段階で示している。 D－Mode HEMT及びE－Mode HEMTの両方を有する図５の構造の簡略化された概略図を、本開示の別の実施形態に従った製造の種々の段階で示している。 D－Mode HEMT及びE－Mode HEMTの両方を有する図５の構造の簡略化された概略図を、本開示の別の実施形態に従った製造の種々の段階で示している。 D－Mode HEMT及びE－Mode HEMTの両方を有する図５の構造の簡略化された概略図を、本開示の別の実施形態に従った製造の種々の段階で示している。 D－Mode HEMT及びE－Mode HEMTの両方を有する図５の構造の簡略化された概略図を、本開示の別の実施形態に従った製造の種々の段階で示している。 本開示の別の実施形態に従った、D－Mode HEMT及びE－Mode HEMTの両方を有する構造の簡略化された概略図である。 D－Mode HEMT及びE－Mode HEMTの両方を有する図６の構造の簡略化された概略図を、本開示の別の実施形態に従った製造の種々の段階で示している。 D－Mode HEMT及びE－Mode HEMTの両方を有する図６の構造の簡略化された概略図を、本開示の別の実施形態に従った製造の種々の段階で示している。 D－Mode HEMT及びE－Mode HEMTの両方を有する図６の構造の簡略化された概略図を、本開示の別の実施形態に従った製造の種々の段階で示している。 本開示の別の実施形態に従った、D－Mode HEMT及びE－Mode HEMTの両方を有する構造の簡略化された概略図である。 種々の図面における同じ参照記号は、同じ要素を示す。
図１を参照すると、半導体構造体10が示されており、ディプリーションモード（Dモード）電界効果トランジスタ12、ここでは、半導体構造体10の一部内に配置されたDモードHEMTと、図示のように、ディプリーションモード電界効果トランジスタ12に隣接して横方向に配置された半導体構造体10の別の部分内に配置されたエンハンスメントモード（Eモード）電界効果トランジスタ16とを有する。全図を通して、図中「D－Mode」とあるのは「D モード」の意である。全図を通して、図中「E－Mode」とあるのは「E モード」の意である。ディプリーションモード電界効果トランジスタ12及びエンハンスメントモード電界効果トランジスタ16は、分離領域25によって分離されている。全図を通して、図中「isolation」とあるのは「分離」の意である。分離領域25は、２つの部分をメサとして分離するエッチング領域か、或いはイオン注入粒子によって分離するかのいずれかである。
DモードHEMT 12は、図示のように、ソース電極26、ドレイン電極28、及びソース電極26とドレイン電極28との間に配置されたゲート電極34を含む。全図を通して、図中「Source」とあるのは「ソース電極」の意である。全図を通して、図中「Drain」とあるのは「ドレイン電極」の意である。全図を通して、図中「Gate」とあるのは「ゲート電極」の意である。EモードHEMT 16は、図示のように、ソース電極36、ドレイン電極38、及びソース電極36とドレイン電極38との間に配置されたゲート電極40を含む。
より詳細には、半導体構造体10は、単結晶基板18、例えば、シリコン・カーバイド（SiC）と、エピタキシャル成長させたIII－Ｎ族構造、ここでは、一対のエピタキシャル成長させたIII－N族構造半導体層20、22、24とを含む。全図を通して、図中「SiC SUBSTRATE」とあるのは「SiC 基板」の意である。層20は、HEMT構造の核形成及びバッファ領域を形成する1つ以上のエピタキシャル成長させたIII－Ｎ族材料である。全図を通して、図中「GaN BUFFER」とあるのは「GaNバッファ」の意である。層22は、エピタキシャル成長させた非ドープIII－Ｎ族チャネル材料であり、ここでは、例えば、GaNである。層24は、エピタキシャル成長させたIII－Ｎ族チャネル材料であり、ここでは、AlGaNが、GaN層22内に2DEGチャネル（点線23で示す）を有するヘテロ接合を形成する。層18、20、22及び24は、DモードHEMT 12及びEモードHEMT 16の両方の下で横方向に延びていることに留意されたい。しかし、以下により詳細に説明するように、EモードHEMT 16のゲート電極40の下の2DEGの部分は、EモードHEMTゲート電極40上のゼロバイアス条件下でキャリアを空乏化させる。ゲート電極40は、AlGaN層24のゲート領域42と直接接触するベリリウムドープGaN層42aと、ベリリウムドープGaN層42aに直接接触する導電性ゲートコンタクト42bとを含む。ここでは、ベリリウムをドープしたGaN層42aに対するショットキー接触を形成するために、一連の金属蒸着として導電性ゲート接触42bが形成される。
より詳細には、図２Ａを参照すると、構造体100は、図２Ａの上部に示されており、GaNチャネル層102とAlGaN層104とを有し、図示のように、厚さ120オングストロームであり、2DEGがGaN層102内に生成されるヘテロ接合構造を形成する。図２Ａの下部は、エピタキシャル成長させたIII族－Ｎ構造体100の表面上で、GaN層102がドープされておらず、AlGaN層104が120オングストローム厚のAl0.25 Ga0.75 Nである状態で、終端された水銀プローブ容量－電圧（Hg CV）測定ツールから得られた構造体100のキャパシタンス測定値のプロットである。全図を通して、図中「Voltage(V)」とあるのは「電圧（Ｖ）」の意である。全図を通して、図中「Capacitance (F)」とあるのは「容量（Ｆ）」の意である。 GaN層102とAlGaN層104との間の分極差（polarization differences）が、示されているように、２つの層102、104の界面近傍に電子の蓄積と2DEGの形成をもたらした。図２Ａの底部に示されるHg CVプロットは、図２Fに示すように、２つのHg金属接点をAlGaN層104の上面に配置することによって得られ、接点の1つは小さな円形のドットであり、第２の接点は小さな接点の周囲の大部分を取り囲み、小さな接点から電気的に絶縁される、より大きなリングである。小さな接点に負の直流（DC）電圧を印加し、大きなリング接点を接地した。ゼロ印加DCバイアスでは、ゼロボルトで測定されたキャパシタンス（C）は、Hgドットサイズによって規定された接触面積と、AlGaN層104の上面下の2DEGの位置によって決定された分離とを有する平行板キャパシタとしてモデル化することができる。負のDC電圧の大きさが増加するにつれて、2DEG中のキャリアは、閾値電圧VTHに達するまで空乏化し始め、2DEGは完全に空乏化し、容量は数桁減少する。GaN層102内の2DEG中の全電荷は、おおよその近似値がゼロボルト容量に閾値電圧VTHを乗じた値に等しい曲線110下の面積を計算することによって定性的に測定された。Hgドット接触の面積がよく知られている場合、実際の電荷は、曲線110の下の面積から計算することができるが、実際には、ホール効果測定値が、典型的には、シート密度を引用するために用いられる。構造体100では,シート抵抗率500Ω/sqの非接触ホール効果測定から6.6×1012/cm2の電荷密度が得られた。
ベリリウムをドープしたGaNが2DEG電荷を空乏化させるのにいかに有効であるかの例として、ベリリウムをドープしたGaN 108の500オングストローム層（図２Ｂ）が、AlGaN層104の表面に成長された。構造体100（図２Ａ）及び構造体100’（図２Ｂ）は別々の成長であり、それぞれの層のすべては、MBE（Molecular Beam Epitaxy, 分子ビームエピタキシ）反応器内で層界面に中断することなく一度に堆積される。ベリリウム、ガリウム、及びアルミニウムはすべて、浸出セルから堆積され、窒素は市販のRFプラズマ源から供給された。ベリリウムをドープしたGaN層108（図２Ｂ）の成長温度は、典型的には、725℃～750℃であった。ベリリウムは、ガリウム及び窒素源と同時に、約１オングストローム／秒のGaN成長速度で堆積された。ベリリウムのドーピング密度は、成長系の事前の二次イオン質量分析キャリブレーションによって決定された6×1018/cm3を目標とした。III族とV族のフラックス比をIII族に富んだままにして、表面に過剰のガリウムを含む金属に富んだ成長レジームで層を形成した。成長の終わりに、過剰のGaは表面から熱的に脱着した。
構造体100’の表面上で、図２Ｂの下部の表に示すHgプローブCV測定プロットを捕捉する試みは、ゼロボルトキャパシタンス測定を含む曲線110’によって示されるように、インダクタンス－キャパシタンス－抵抗計のバックグラウンドノイズを超える測定可能なキャパシタンス値をもたらさなかった。CVトレースを測定することができないことは、構造体100’内の2DEGが完全に空乏化していることを示す2DEGを含まない試料の測定と一致しており、MBEによって成長させた500オングストロームベリリウムをドープしたGaN層108が追加されている。HgプローブCV測定は、Hgドット接触下の領域のみが正のDC電圧で導電性であるため、正の閾値電圧の測定には使用できないが、測定は、HEMT構造の閾値電圧がゼロより大きい場合を識別する。40,000Ω/sqを超えるシート抵抗率が、Lehiton Electronics, Inc. Lehighton,PA 18235－0328によるLehighton シート抵抗マッピングツールによって、構造体100’について測定された。そして、非接触ホール効果測定は、高いシート抵抗率のために構造体100’では得られなかった。
図２Ｃの下部の表は、異なるAl0.25 Ga0.75 N層104の厚さ（T）について、容量－電圧測定値のセット110”と110’”を示している。図２Ｃの上部に示され、MBEによって成長させた500オングストロームのベリリウムをドープしたGaN層108”で終端しているAlGaN/GaNエピタキシャル材料構造体100”の界面における2DEG中の相対電荷を示している。AlGaN層104を220オングストロームの厚さに成長させると、CV曲線110”の下方に残る面積で見た500オングストロームのベリリウムをドープしたGaN層108”と1,900Ω/sqの測定可能なシート抵抗率が付加されたにもかかわらず、2DEG中にかなりの電荷が残っている。AlGaN層104の厚さが180オングストロームにまで減少すると、対応するCV曲線110’”の下方の面積は同様に減少し、シート抵抗率は9,100Ω/sqに増加する。AlGaN層104の厚さが150オングストローム又はそれより薄くなると、LCR測定器のバックグラウンドノイズを超える測定可能なキャパシタンス値が検出され、40,000Ω/sqを超えるシート抵抗率測定値が検出され、2DEGがこれらのAlGaN層104の厚さに対して完全に空乏化されていることを示している。図２Ｃは、ベリリウムをドープしたGaN層を用いて2DEGから除去することができる電荷の量には制限があり、エンハンスメントモードデバイスでの使用に必要な正の閾値電圧を生成するためには、Al0.25 Ga0.75 Nの厚さが180オングストローム未満でなければならないことを示している。
図２Ｄは、図２Ｄの下部の表において、図２Ｄの上部に示されているエピタキシャル成長させたIII－Ｎ族構造体100’”の表面で取られた容量－電圧測定値が示されている。III－Ｎ族構造体100’”は、非ドープGaN層102、150オングストロームAl0.25 Ga0.75 N層104、及びMBEによって成長させた150オングストロームベリリウムドープGaN層108’”で終端されている。ベリリウムのドーピング密度は、成長系の事前の二次イオン質量分析キャリブレーションによって決定された6×1018/cm3を目標とした。III群とＶ群のフラックス比をIII族に富んだままにして,表面に過剰のガリウムを含む金属に富んだ成長レジームで層を形成した。成長の終わりに、過剰のGaは表面から熱的に脱着した。CV曲線110””の下の負の閾値電圧及び面積は、150オングストロームのベリリウムをドープしたGaN層108’ ”が、キャリアを2DEGから完全に空乏化させるのに十分ではないことを示し、ベリリウムをドープしたGaN層108’ ”の厚さを250オングストロームに増加させることは、2DEG中のキャリアの全てを完全に空乏化させるのに十分であり、LCR測定器（meter）のバックグラウンドノイズを超える測定可能なキャパシタンス値は、HgプローブCVツールを用いて検出することができない。負の閾値電圧から正の閾値電圧への遷移は、ベリリウムをドープしたGaN層108’ ”がベリリウムをドープしたレベル6×1018/cm3で150オングストローム～250オングストロームの間にあるときに起こる。さらなる構造が、ベリリウムをドープしたGaN層108’ ”の厚さが350オングストローム～500オングストロームで、HgプローブCVツールを用いて検出したLCR測定器のバックグラウンドノイズを超える測定可能なキャパシタンス値を持たずに成長された。
金属リッチな表面条件下で成長させたベリリウムドープGaN層は、価電子帯（価電子バンド）近傍のフェルミ準位をピン止めするのに効率的であると思われる。250オングストロームのGaN層では、フェルミ準位より上の2DEGの伝導帯（伝導バンド）を持ち上げるのに6×1018 Be原子/cm3しか必要とされないからである。
図２Ｅの左側部分に、GaN層102に2DEG、Al0.25 Ga0.75 N層104、ソース電極及びドレイン電極のオーミックコンタクト、ショットキーゲート金属コンタクト122を有するゲート電極120、及びAlGaN層104と直接的に接触する500オングストロームベリリウムドープGaN層108””を有する３端子AlGaN/GaN HEMT 100””の概略図を示す。Al0.25 Ga0.75 N層104に対して異なる厚さを有する各バージョンでHEMT 100””の3つの異なるバージョンが製造された。製造は、MBEシステム中のIII－Ｎ族材料層の３つのブランケットエピ成長で開始された。成長はすべて、金属に富んだ下で成長された未ドープGaNチャネル層102、AlGaNバリア層104、及びベリリウムドープGaN層108””を含む。各成長の終わりに、過剰なGaが表面から熱的に脱着され、GaNの成長速度は、３つのすべての層について、約1オングストローム/秒であった。ベリリウムをドープしたGaN層108””のドーピング密度は、成長系の事前の二次イオン質量分析キャリブレーションによって決定されるように、各成長について6×1018/cm3が目標とされた。３つの成長における唯一の相違は、AlGaN層104が成長された時間の長さであった。３つの成長のためのAlGaN層104の得られた厚さは、図２Ｅの左側部分を参照されたい。
デバイス100””を形成するために使用された処理は、３つのウェハすべてについて同一であった。ゲート電極構造体120は、ウェハ上でリソグラフィによりパターン化され、ゲート金属122が堆積されるべき領域の直下に位置する領域を除いて、ベリリウムドープGaN層108””は、プラズマエッチングプロセスを用いてウェハから除去され、メサ分離エッチングを行って、異なるデバイスを分離し、オーミック金属接触部をパターン化し、堆積させ、アニールし、その後、エッチングされなかったベリリウムドープGaN層108””の領域上にゲート金属122を堆積させた。図２Ｅの右側の部分は、３つのウェハの各々について測定された３つの端子デバイスからの印加ゲート電圧に対するソース－ドレイン電流のプロットを示す。図中「Voltage_GS(V)」は、「ゲートソース間電圧（Ｖ）」の意であり、「Current_DS(mA)」は、「ソースドレイン間電流（mA）」の意である。デバイスは、250ミクロンのゲート幅を有する単一フィンガーゲートトランジスタであり、ソース電極及びドレイン電極にわたって印加された10Vで測定された。180オングストロームAlGaN層104を有する成長から作製されたデバイスのゲート電圧の関数としてのソース－ドレイン電流124は、ソース－ドレイン電流124が、弱い空乏層モード動作を示すゲート上で約－0.2Vでゼロを超えて増加し始めることを示す。プロット上のゼロゲート電圧位置130は、垂直線130によって示される。150オングストロームAlGaN層104を有する成長から作製されたデバイスのゲート電圧の関数としてのソース－ドレイン電流126は、ソース－ドレイン電流126が、Ｅモード動作を示すゲート上で＋0.9V付近でゼロを超えて増加し始めることを示す。120オングストロームのAlGaN層104を有する成長から作製されたデバイスのゲート電圧の関数としてのソース－ドレイン電流128は、ソース－ドレイン電流128が、MBE成長ベリリウムドープGaN層108””の使用により、Ｅモード動作が1.0Vを上回ることを示すゲート上で＋1.6V付近でゼロ以上に増加し始めることを示す。
ＥモードHEMTを同じウェハ上のＤモードデバイスと一体化（集積）するためには、ベリリウムをドープしたGaN層108を一連の処理ステップの後にAlGaN層104上に再成長させ、正の閾値電圧を与えることが重要である。この点を実証するために、MBEによってAl0.25 Ga0.75 N/GaN構造を成長させ、構造を真空から除去し、AlGaN層104の表面上にパターン化されたフォトレジストを取り除き、AlGaN層104からフォトレジストを除去し、1 HF : 100 H2Oで30秒間、続いて1 HCl : 10 H2Oで1分間、AlGaN層104の表面を洗浄し、構造をMBEシステムに戻し、試料を760℃に加熱し、一連のGa洗浄を行い、温度を725℃～750℃に下げ、AlGaN層104上のGaリッチな表面条件下で6×1018/cm3ベリリウムドープGaNの500オングストローム層を成長させた。表面上の過剰なGaを熱脱着によって除去し、構造を冷却し、真空から除去した。再成長構造のHgプローブCV測定は、LCR測定器のバックグラウンドノイズ以上の測定可能なキャパシタンス値を示さず、再成長ベリリウムドープGaNを有する構造の正の閾値電圧が達成可能であることを示す。
再び図１を参照し、最初にD－Mode HEMT 12（図１）を考慮すると、そのソース及びドレイン電極26、28は、AlGaN層24のそれぞれソース及びドレイン接触領域30、32を以て、GaNチャネル層22とオーム接触して形成される。D－Mode HEMT 12は、任意の所望の電気特性を有するD－Mode HEMTを提供するために、任意の従来の処理を用いてここに形成される。AlGaN層24はオンであり、GaN層22と直接接触して、AlGaN層24のソース領域30と、空乏モード電界効果トランジスタ12のAlGaN層24のドレイン領域32との間のGaNチャネル層22内の点線23によって示されるGaNチャネル層を横方向に通過するキャリアの流れのための2DEGチャネルを形成することに留意されたい。このようなキャリアの流れは、ソース領域30とドレイン領域32との間の空乏モード電界効果トランジスタ12のAlGaN層24上に配置されたゲート34によって制御される。
E－Mode HEMT 16は、AlGaN層24のそれぞれソース及びドレイン接触領域44、46を以てゲートチャネル層22とオーム接触して形成されたソース及びドレイン電極36、38を有する。E－Mode HEMT 16はさらに、AlGaN層24と直接接触しているベリリウムドープGaN層42aと接触しているショットキー金属接触部42bを有するゲート電極40を含む。GaNゲート接触領域42は、図示のように、AlGaN層24の上部部分へと延びる下方底部42aと、AlGaN層24の上部部分の上方に延びる上方部分42aとを有する。
DモードHEMT 12及びEモードHEMT 16は、各構造を取り囲むイオン注入又はエッチングされた領域によって互いに電気的に絶縁される。また、半導体構造体10は、図示されているように、処理を補助するために位置合わせ（alignment）マーカー53を含んでもよい。
次に、図３Ａ～３Ｆを参照すると、図１Ａに示すように、単結晶基板18、半導体バッファ層20、及び一対の積層半導体層22、24を有する半導体構造が提供される。上述したように、全図を通して、図中「SiC SUBSTRATE」とあるのは「SiC 基板」の意である。全図を通して、図中「GaN BUFFER」とあるのは「GaNバッファ」の意である。
次に、マスク位置合わせマーカー53、例えば、耐火金属マーカーが、構造の表面上に形成される。マスク位置合わせマーカー53は、図３Ｂに示すように、DモードHEMT 12とEモードHEMTとが形成される領域の間に配置されているが、位置合わせマーカーの実際の位置は、レチクル内のどこにあってもよく、又は必要に応じてウェハ全体に配置されてもよい。
次に、図３Ｃを参照すると、ハードマスク52、より詳細には、非反応性材料のマスク、例えば、SiNx、Al2O3、SiO2、又は安定な金属若しくは積層された組み合わせのような、下にあるAlGaN層24に対して、例えば700℃での後続のMBEプロセスの温度で非反応性である誘電体のマスクが設けられる。全図を通して、図中「HARD MASK」とあるのは「ハードマスク」の意である。例えば、Al又はTiは、700℃で反応し、Al又はTiの下で2DEG 23を完全には除去しない場合には劣化するが、SiNx又はSiO2は、MBE成長温度でSiNx又はSiO2の下で2DEG 23を±10%以上変化させない。
次に、図３Ｄを参照すると、ハードマスク52は、EモードHEMTゲート電極40のゲート電極領域42（図１）が形成されるウィンドウ54が形成される領域を有するように、リソグラフィパターン化される。AlGaN層24のマスクされた表面は、乾式プラズマエッチングプロセスによってエッチングされて、AlGaN層24の上部に凹状のゲートトレンチ56を形成し、AlGaN層24のわずか50～180オングストロームが残るだけであり、これは、エッチング前には通常、厚さが250オングストロームである。
次に、図３Ｅを参照すると、ドープされたIII族－Ｎ材料が、パターン化されたハードマスク層52の開口部の上に堆積される。ここで、III族－Nの材料はGaNであり、ドーパントはベリリウムである。ここで、例えば、ベリリウムをドープしたGaN （Be:GaN）の250オングストローム～500オングストロームが、分子線エピタクシー装置を用いて堆積され、それによって、多結晶のBe:GaN材料42pがハードマスク52の上面に堆積され、図示のように、パターン化されたウィンドウ54内に単結晶のエピタキシャル成長されたBe:GaNゲート電極層42aを形成する。全図を通して、図中「Poly crystalline」とあるのは「多結晶」の意であり、「Epi Be:GaN」とあるのは「エピタキシャル成長されたBe:GaN」の意である。
ここで、この実施形態では、ベリリウムは、GaN中に5×1018/cm3のドーピング濃度を有し、本発明者らにより実験的に、GaNの抵抗率を、非ドープGaNの場合の100オーム－cmから、ベリリウムドープGaNの場合の2.2×103オーム－cmに低下させることが見出された。さらに、Be:GaN材料42aは、図３Ｅの2DEG 23の図において破線（dashes）の除去によって示されるように、ゼロのゲートバイアスで、ゲート領域42の下の2DEGからキャリアを空乏化させる。
次に、図３Fを参照すると、ハードマスク52は、堆積された多結晶のBe:GaN材料42pとともに剥離され（lifted off）、単結晶エピタキシャル成長されたBe:GaNゲート領域42aは、図示のように、ウィンドウ54内及び凹みゲートトレンチ56内に残される。
エピタキシャルBe:GaNゲート領域42を形成した後、D－Mode HEMT 12（図１）及びE－モードHEMT 16は、任意の従来のプロセスを用いて完成される。
次に、図４を参照すると、代替の実施形態に従ったD－Mode HEMT 12及びE－Mode HEMT 16’の両方を有する半導体構造体10’の簡略化された概略図が示されている。ここで、図３Ｃに関連して上述した構造を形成した後、ハードマスク52’が、EモードHEMT 16’が形成されるべき領域内に形成されたウィンドウ54’を有するようにリソグラフィパターン化される。ドライマスク・ウィンドウ54’の下の露出されたAlGaN層24の表面は、ドライ・プラズマ・エッチング・プロセスを用いて部分的にエッチングされ、その結果、AlGaN層24のうちエッチング後にAlGaN凹部領域56’に残るのは50～180オングストロームのみである（図４Ａ）。AlGaN層24は、典型的には、D－Mode HEMT 12の製造のための層のエッチングの前に、約250オングストロームの厚さであり、AlGaN層24の厚さは、EモードHEMT 16’が正の閾値電圧を生成するように形成される領域において、180オングストローム未満に低減されなければならない。
次に、図４Ｂを参照すると、ドープされたIII族－Ｎ材料が、パターン化されたハードマスク層52’の開口部の上に堆積される。ここで、例えば、ベリリウムをドープしたGaN （Be:GaN）の250オングストローム～500オングストロームが、分子線エピタクシー装置を用いて堆積され、それによって、多結晶のBe:GaN材料42’pをハードマスク52’の上面に堆積させ、図示のように、パターン化されたウィンドウ54’内に単結晶のエピタキシャル成長されたBe:GaNゲート電極層42’aを形成する。Be:GaN材料42’aは、図４Ｂの2DEG 23の図において破線の除去によって示されるように、ゼロゲートバイアスで、Be:GaN材料42’の下の2DEGからキャリアを空乏化させる。
次に、図４Ｃを参照すると、ハードマスク52’は、図示のように、堆積された多結晶のBe:GaN材料42’pとともに剥離され（lifted off）、エピタキシャルBe:GaN材料42’aをAlGaN凹部領域56’に残す。
次に、図４Ｄを参照すると、図示のように、AlGaN凹部領域56’内のエピタキシャルBe:GaN材料42’aは、例えばドライプラズマエッチングプロセスを用いて、リソグラフィによってパターン化され、エッチングされ、下部ベース部分42BASEと、エピタキシャルBe:GaNゲート領域42’が形成されるべき場所を覆う、より厚い垂直に突出するメサ形の部分42Mとを有する構造を形成する。ベース部分42BASE内のBe:GaN材料42’aの厚さは、ベース部分42BASEの下のAlGaN層24をエッチングせずに、公称で可能な限り0オングストロームに近いものであるべきである。ベース部分42BASEの下のAlGaN層24にエッチングすることは、E－Mode HEMT 16’のソース及びドレインアクセス領域に通すことができる全電流を減少させる。
図４を参照すると、DモードHEMT 12（図１）及びEモードHEMT 16は、任意の従来のプロセスを用いて完成されるが、ここでは、EモードHEMT 16’のソース電極及びドレイン電極は、Be:GaNベース部分42BASE上に形成され、GaNチャネル層22とオーム接触し、ゲート電極40’は、垂直に突出したメサ形のエピタキシャルドープBe:GaN部分42Mと直接接触するショットキー金属コンタクト42bとともに形成される。
図５を参照すると、別の実施形態に従ったD－Mode HEMT 12とE－Mode HEMT 16”の両方を有する半導体構造体10”の簡略図が示されており、ここで、図５Ａを参照すると、図３Ｃに関連して上述した構造を形成した後、ハードマスク62が、E－モードHEMT 16”が形成される領域内にウィンドウ54”を形成するようにリソグラフィパターン化されている。
ここで、図５Ｂを参照すると、イオン注入プロセスが使用されて、III族－Ｎの材料を電気的に抵抗性にするために、ハードマスク62によってカバーされていないIII族－Ｎの層20、22、及び24の領域70に、イオン、例えば、窒素イオンを注入する。注入領域70の深さは、使用されるイオンのタイプ及び加速エネルギーによって決定され、AlGaN層24、GaNチャネル層22及びドープされたGaNバッファ層20の上部まで延びるはずである。注入領域70は、2DEGチャネル23の深さの下で終端し、形成されているEモードHEMT 16”の下の2DEGチャネル23の部分における移動キャリア伝導を最小化する。
次に、図５Ｃを参照すると、GaN 72の層が、図５Ｂに示される構造の上方表面上にMBEによって成長され、続いて、AlGaN 74のMBE成長層が成長される。図示のように、ハードマスク上に堆積されるGaN層72の部分及びAlGaN層74の部分は、多結晶層72pとして形成され、一方、AlGaN層24上に堆積されるGaN層72の部分は、エピタキシャルに成長し、GaN層72上に堆積されるAlGaN層74の部分は、エピタキシャルに成長して、GaN層72内の破線73によって示される2DEGチャネルを形成することに留意されたい。MBEエピタキシャルに再成長されたGaN層72は、イオン注入領域70と直接接触していることが注目される。
次に、図５Ｄを参照すると、ハードマスク62がエッチング除去される。図示のように、ハードマスク62上の多結晶層72pとともに、誘電体マスキング層を除去するために、例えば、緩衝酸化物ウェットエッチングを用いられる。
次に、図５Ｅを参照すると、ハードマスク76が構造の表面上に形成される。ここでも、ハードマスク76は、例えば、SiNx、Al2O3、SiO2又は安定な金属のような、非反応性誘電体である。
次に、図５Ｆを参照すると、ハードマスク76は、図示のように、ゲート電極が形成されるAlGaN層74の一部上にウィンドウを有するようにパターニングされ、エッチング液を用いて、例えば、図示のように、乾式プラズマエッチングプロセス及び凹部78が、AlGaN層74の上部にエッチングされ、AlGaN層74のわずか50～180オングストロームが残るようにされる。
次に、図５Ｇを参照すると、ドープされたGaN、ここではBe:GaNの層80が、図５Fに示された構造の上方表面上にMBEによって成長される。ハードマスク76上に堆積されたドープされたGaN層80の部分は多結晶層80pとして形成され、一方、ドープされたGaN層80の部分は、示されるように、AlGaN層74上に堆積された単結晶GaNとしてエピタキシャルに成長することに留意されたい。
次に、図５Ｈを参照すると、ハードマスク76はエッチング除去される。例えば、図示のように、ハードマスク76上の多結晶層80pと共に、誘電体マスキング層を除去するために、緩衝酸化物ウェットエッチングを用いる。次に、図５を参照すると、DモードHEMT及びEモードHEMT処理は、図示の構造体10”を形成するために並列に実行され、図示のように、ソース、ドレイン及びゲート電極26、28、34をそれぞれ有するDモードHEMT 12と、図示のように、ソース、ドレイン及びゲート電極36’、38’及び40”をそれぞれ有するEモードHEMT 16"とを有し、ゲート電極40”は、エピタキシャルドープBe:GaN材料80に直接接触するショットキー金属コンタクト82と共に形成される。
次に、図６を参照すると、代替的な実施形態に従った半導体構造体10”’の簡略化された概略図が示されている。ここで、図６Ａを参照すると、図５Ｂに関連して上述した構造を形成した後、GaN層72が、イオン注入領域70と直接接触したMBEによって成長され、続いて、AlGaN層74のMBE成長、次に、図示のように、ドープGaN層90、例えば、単結晶ベリリウムドープGaNのMBE成長が続く。AlGaN層74は十分薄く維持されなければならず、それによりドープされたGaN層90が、2DEG領域73’内のキャリアを空乏化させることができる。そうでないとGaN層72とAlGaN層74との界面に2DEG領域73’形成されるであろう。図６Ａに示すように、GaN層72、AlGaN層74及びドープされたGaN層90の部分は、マスク62上に多結晶層90pとして形成されることに留意されたい。しかしながら、GaN層72、AlGaN層74及びドープされたGaN層90の部分は、AlGaN層24上に単一のIII族－Ｎ層として形成されることに留意されたい。
次に、図６Ｂを参照すると、ハードマスク62はエッチング除去される。例えば、図示のように、ハードマスク62上の多結晶層90pと共に、誘電体マスキング層を除去するために、緩衝酸化物ウェットエッチングを用いる。
次に、図６Ｃを参照すると、図示のように、ドープされたGaN （Be:GaN）層90は、リソグラフィによってパターニングされ、例えば、乾式プラズマエッチングプロセスを用いてエッチングされ、下部のベース部分90BASEと、エピタキシャルBe:GaNゲート領域が形成されるべき場所を覆う、より厚い垂直に突出するメサ形の部分90Mとを有する構造を形成する。ベース部分90BASEの中のドープGaN （Be:GaN）材料90の厚さは、ベース部分90BASEの下のAlGaN層74をエッチングせずに、公称で可能な限り0オングストロームに近くなければならない。ベース部分90BASEの下のAlGaN層74をエッチングすることは、E－Mode HEMT 16”’のソース及びドレインアクセス領域に通すことができる全電流を減少させる。
次に、図６を参照すると、DモードHEMT 12及びEモードHEMT 16”’の処理が並列に行われ、図示の構造体10”’を形成する。構造体10”’は、ソース、ドレイン及びゲート電極26、28、34をそれぞれ有するDモードHEMTと、図示のようにソース、ドレイン及びゲート電極36、38及び40構造体10”’をそれぞれ有するEモードHEMT 16構造体10”’とを有する。ゲート電極40”’は、エピタキシャルドープGaNメサ部90Mと直接接触するショットキー金属コンタクト82で形成される。GaN層72はチャネル層として働き、AlGaN層74は障壁層として働くことに留意されたい。
次に、図７を参照すると、別の実施形態に従った半導体構造体10””の簡略化された概略図が示されている。この構造体は、図５及び図６に示される別の実施形態と同様の方法で製造され、この場合、元の2DEGチャネル23の一部が処理され、それによりEモードHEMT 16””を形成する目的で、2DEGがもはや導電性でなくなり、新しいIII族－Ｎ構造が、電気的に不活性な2DEGチャネル23上に成長される。図７は、この処理が、異なるチャネル材料22’、72’及び障壁材料24’、74’が、D－Mode HEMT 12’及びEモードHEMT 16””において使用されることを可能にすることを示す。同一ウェハ上のEモード及びDモードHEMTにおいて異なる層構造を使用する能力は、材料をより広範囲の電気的性能を提供するように調整することを可能にする。
ここで、本開示に従ったエンハンスメントモードHEMTは、以下を含むゲート電極を含んでいることを理解すべきである。ゲート電極は、電気伝導性ゲート電極接点(42b)と当該エンハンスメントモードHEMTのゲート領域(42)との間に配置された層(42a)を含み、前記層は、所定の抵抗率を有するIII族－Ｎ材料と、前記III族－Ｎ材料中に配置されたドーパントとを含み、前記ドーパントは、前記III族－Ｎ材料の所定の抵抗率よりも大きい抵抗率を前記層に提供し、ゼロゲートバイアスで前記ゲート電極の下の2DEGからキャリアを空乏化する。エンハンスメントモードHEMTは、以下を含むように、個別に又は組み合わせて、1つ以上の流動する特徴を含むことができる。前記ドーパントがベリリウムであること。
ここで、本開示に従ったエンハンスメント型HEMTは、以下を含むゲート電極を含んでいることを理解すべきである。前記ゲート電極は、導電性ゲート電極接点(42b)と当該エンハンスメントモードHEMTのゲート領域(42)との間に配置された層(42a)を含み、前記層は、所定の抵抗率を有するIII族－Ｎ材料と、前記III族－Ｎ材料中に配置されたドーパントとを含み、前記ドーパントは、前記III族－Ｎ材料の所定の抵抗率よりも大きい抵抗率を前記層に提供し、印加されるゲート電圧がゼロ以上の閾値よりも低いときに前記ゲート電極の下の2DEGからキャリアを空乏化する。エンハンスメントモードHEMTは、以下を含むように、個別に又は組み合わせて、1つ以上の流動する特徴を含むことができる。前記ドーパントがベリリウムであること；前記ドーパントが分子ビームエピタキシ・ベリリウムであること。
また、本開示に従ったエンハンスメントモードHEMTは、一対の積層III族－Ｎ半導体層を有する結晶構造体であり、前記一対の積層III族－Ｎ半導体層は、当該一対の積層III族－Ｎ半導体層のうちの下層内に形成される2DEGチャネルを有するヘテロ接合を形成する、結晶構造体；前記2DEGに電流を供給するためのソース電極；前記2DEGから供給される供給電流を抽出するためのドレイン電極；及び前記ソース電極と前記ドレイン電極との間に配置され、前記ドレイン電極へと通過する前記供給電流を制御するために、前記一対の積層III族－Ｎ半導体層のうちの上層のゲート領域の上方にあるゲート電極；を含み、前記前記ゲート領域の上方に配置された前記ゲート電極が：導電性ゲート電極接点；前記導電性ゲート電極接点と前記ゲート領域との間に配置されたドープされたIII族－Ｎ材料であり、III族－Ｎ材料の抵抗率を増加させ、ゼロ以上の閾値電圧をHEMTに提供するドープされたIII族－Ｎ材料；を含む。エンハンスメントモードHEMTは、以下を含むように、個別に又は組み合わせて、1つ以上の流動する特徴を含むことができる。前記ドープされたIII族－Ｎ材料は、前記ドープされたIII族－Ｎ材料中のフェルミ準位を価電子帯端に十分近くに存在させ、前記一対の積層III族－Ｎ半導体層の間の界面において伝導帯を上昇させ、ゼロゲートバイアスで前記ゲート領域の下の前記2DEGチャネルの一部からキャリアを空乏化させること；前記ゲート電極が、単一のドープされたIII族－Ｎ材料を含むこと；前記ドープされた分子ビームエピタキシIII族－Ｎ材料がベリリウムを含むこと。
ここで、本開示に従ったエンハンスメントモードHEMT構造対は、ゲート電極を有する。前記ゲート電極は、導電性ゲート電極接点と当該エンハンスメントモードHEMT構造体のゲート領域との間に配置された、ドープされたIII族－Ｎ材料を有し、前記ドープされたIII族－Ｎ材料は、前記III族－Ｎ材料の抵抗率を増加させ、ゼロバイアスで前記ゲート領域の下の2DEGを空乏化させる。
ここで、AlGaN/GaN構造を有するエンハンスメント型HEMT構造対を形成して、AlGaN/GaN構造のGaN部分に2DEGを生成するための方法は、前記エンハンスメントモードHEMT構造体のためのゲート構造を形成するステップ；を含み、前記ゲート構造は、Eモード動作に必要な正の閾値電圧を生成するためにAlGaN/GaN HEMT内のバンド構造をシフトさせる抵抗材料を生成するために、ガリウムリッチ成長条件下で形成された、ベリリウムをドープした分子ビームエピタキシ層を含む。本方法は、前記のベリリウムをドープした分子ビームエピタキシ層が、MBE成長中に表面上の液体ガリウムの単層以上を維持するように選択された所定のガリウム対窒素フラックス比でMBEによって成長されることを含む。
ここで、本開示に従ったエンハンスメント型HEMTは、前記ゲート電極は、導電性ゲート電極接点と当該エンハンスメントモードHEMTのゲート領域との間に配置された、ドープされたIII族－Ｎ材料を有し、
前記ドープされたIII族－Ｎ材料は、印加されるゲート電圧がゼロ以上の閾値よりも低いときに前記ゲート電極の下の2DEGからキャリアを空乏化する。
ここで、本開示に従った構造体は、単結晶基板；及び前記単結晶基板上に形成されている空乏モード（D－モード） HEMT及びエンハンスメントモード（E－モード）HEMT；を含み、前記エンハンスメントモードHEMTがゲート電極を含み、前記ゲート電極は、導電性ゲート電極接点と前記エンハンスメントモードHEMTのゲート領域との間に配置された、ドープされたIII族－Ｎ材料を有し、前記ドープされたIII族－Ｎ材料は、印加されるゲート電圧がゼロ以上の閾値よりも低いときに前記ゲート電極の下の2DEGからキャリアを空乏化する。
ここで、エンハンスメントモードHEMTを形成する方法は、以下を含むことも理解すべきである。前記エンハンスメントモードHEMTの導電性ゲート電極接点とゲート領域との間に配置された層であり、所定の抵抗率を有するIII族－Ｎ材料を含む層、を含むゲート電極を形成するステップ；及び分子ビームエピタキシにより、前記III族－Ｎ材料中にドーパントを堆積するステップであり、前記ドーパントは、前記III族－Ｎ材料の所定の抵抗率よりも大きな抵抗率を前記層に与え、かつゼロゲートバイアスで前記ゲート電極の下の2DEGからキャリアを空乏化させる、ステップ；を含む。本方法は、ドーパントがベリリウムを含む特徴を含んでもよい。
また、エンハンスメントモードHEMTを形成する方法は、以下を含むことも理解すべきである。前記エンハンスメントモードHEMTの導電性ゲート電極接点とゲート領域との間に配置された層であり、所定の抵抗率を有するIII族－Ｎ材料を含む層、を含むゲート電極を形成するステップ；及び分子ビームエピタキシにより、前記III族－Ｎ材料中にドーパントを堆積するステップであり、前記ドーパントは、前記III族－Ｎ材料の所定の抵抗率よりも大きな抵抗率を前記層に与え、かつ印加されるゲート電圧がゼロ以上の閾値よりも低いときに前記ゲート電極の下の2DEGからキャリアを空乏化する、ステップ；を含む。
本開示の多くの実施形態を記述されてきた。しかしながら、本開示の技術思想及び範囲から逸脱せずに、種々の改変がなされてもよいということを理解されたい。例えば、BeドープされたGaNが記載されているが、ドープされたAlGaNのような他のIII族－Ｎドープされた材料が使用されてもよいことを理解されたい。同様に、GaN及びAl0.25 Ga0.75 Nとは異なるIII族－Ｎチャネル及び障壁層の使用は、所望の閾値電圧を達成するために、障壁層及びベリリウムをドープしたIII族－Ｎ層に対して異なる厚さを有するEモードゲート領域を必要とする。SiC基板は、本開示の様々な実施形態を例示するために使用されてきたが、本開示は、特定の基板の使用には依存せず、D－ModeのIII－N族HEMT材料、例えば、Si、Al2O3、及びIII族－Ｎの基板上で成長するか、又はHEMTが独立しているか、又は別の基板に取り付けられているかにかかわらず、任意のD－ModeのIII－N族HEMT材料に適用することができる。したがって、他の態様は特許請求の範囲の範囲内にある。

Claims (20)

  1. ゲート電極を含むエンハンスメントモードHEMTであって、
    前記ゲート電極は、電気伝導性ゲート電極接点と当該エンハンスメントモードHEMTのゲート領域との間に配置された層を含み、
    前記層は、所定の抵抗率を有するIII族－Ｎ材料と、前記III族－Ｎ材料中に配置されたドーパントとを含み、
    前記ドーパントは、前記III族－Ｎ材料の所定の抵抗率よりも大きい抵抗率を前記層に提供し、ゼロゲートバイアスで前記ゲート電極の下の2DEGからキャリアを空乏化する、
    ことを特徴とするエンハンスメントモードHEMT。
  2. ゲート電極を含むエンハンスメントモードHEMTであって、
    前記ゲート電極は、導電性ゲート電極接点と当該エンハンスメントモードHEMTのゲート領域との間に配置された層を含み、
    前記層は、所定の抵抗率を有するIII族－Ｎ材料と、前記III族－Ｎ材料中に配置されたドーパントとを含み、
    前記ドーパントは、前記III族－Ｎ材料の所定の抵抗率よりも大きい抵抗率を前記層に提供し、印加されるゲート電圧がゼロ以上の閾値よりも低いときに前記ゲート電極の下の2DEGからキャリアを空乏化する、
    ことを特徴とするエンハンスメントモードHEMT。
  3. 前記ドーパントがベリリウムである、請求項1記載のHEMT。
  4. 前記ドーパントが分子ビームエピタキシ・ベリリウムである、請求項1記載のHEMT。
  5. 前記ドーパントがベリリウムである、請求項２記載のHEMT。
  6. 前記ドーパントが分子ビームエピタキシ・ベリリウムである、請求項２記載のHEMT。
  7. エンハンスメントモードHEMTであって：
    一対の積層III族－Ｎ半導体層を有する結晶構造体であり、前記一対の積層III族－Ｎ半導体層は、当該一対の積層III族－Ｎ半導体層のうちの下層内に形成される2DEGチャネルを有するヘテロ接合を形成する、結晶構造体；
    前記2DEGに電流を供給するためのソース電極；
    前記2DEGから供給される供給電流を抽出するためのドレイン電極；及び
    前記ソース電極と前記ドレイン電極との間に配置され、前記ドレイン電極へと通過する前記供給電流を制御するために、前記一対の積層III族－Ｎ半導体層のうちの上層のゲート領域の上方にあるゲート電極；
    を含み、
    前記前記ゲート領域の上方に配置された前記ゲート電極が：
    導電性ゲート電極接点；
    前記導電性ゲート電極接点と前記ゲート領域との間に配置されたドープされたIII族－Ｎ材料であり、III族－Ｎ材料の抵抗率を増加させ、ゼロ以上の閾値電圧をHEMTに提供するドープされたIII族－Ｎ材料；
    を含む、
    エンハンスメントモードHEMT。
  8. 前記ドープされたIII族－Ｎ材料は、前記ドープされたIII族－Ｎ材料中のフェルミ準位を価電子帯端に十分近くに存在させ、前記一対の積層III族－Ｎ半導体層の間の界面において伝導帯を上昇させ、ゼロゲートバイアスで前記ゲート領域の下の前記2DEGチャネルの一部からキャリアを空乏化させる、請求項７に記載のエンハンスメントモードHEMT。
  9. 前記ドープされたIII族－Ｎ材料が、分子ビームエピタキシによって成長された、請求項７に記載のエンハンスメントモードHEMT。
  10. 前記ゲート電極が、単一のドープされたIII族－Ｎ材料を含む、請求項７に記載のエンハンスメントモードHEMT。
  11. 前記ドープされた分子ビームエピタキシIII族－Ｎ材料がベリリウムを含む、請求項９に記載のエンハンスメントモードHEMT。
  12. ゲート電極を有するエンハンスメントモードHEMT構造体であって、
    前記ゲート電極は、導電性ゲート電極接点と当該エンハンスメントモードHEMT構造体のゲート領域との間に配置された、ドープされたIII族－Ｎ材料を有し、
    前記ドープされたIII族－Ｎ材料は、前記III族－Ｎ材料の抵抗率を増加させ、ゼロバイアスで前記ゲート領域の下の2DEGを空乏化させる、エンハンスメントモードHEMT構造体。
  13. AlGaN/GaN構造を有するエンハンスメントモードHEMT構造体を形成して、前記AlGaN/GaN構造のGaN部分内に2DEGを生成するための方法であって：
    前記エンハンスメントモードHEMT構造体のためのゲート構造を形成するステップ；
    を含み、
    前記ゲート構造は、
    Eモード動作に必要な正の閾値電圧を生成するためにAlGaN/GaN HEMT内のバンド構造をシフトさせる抵抗材料を生成するために、ガリウムリッチ成長条件下で形成された、ベリリウムをドープした分子ビームエピタキシ層を含む、
    方法。
  14. 前記のベリリウムをドープした分子ビームエピタキシ層が、MBE成長中に表面上の液体ガリウムの単層以上を維持するように選択された所定のガリウム対窒素フラックス比でMBEによって成長される、請求項１３に記載の方法。
  15. ゲート電極を有するエンハンスメントモードHEMTであって、
    前記ゲート電極は、導電性ゲート電極接点と当該エンハンスメントモードHEMTのゲート領域との間に配置された、ドープされたIII族－Ｎ材料を有し、
    前記ドープされたIII族－Ｎ材料は、印加されるゲート電圧がゼロ以上の閾値よりも低いときに前記ゲート電極の下の2DEGからキャリアを空乏化する、
    エンハンスメントモードHEMT。
  16. 構造体であって：
    単結晶基板；及び
    前記単結晶基板上に形成されている空乏モード（D－モード） HEMT及びエンハンスメントモード（E－モード）HEMT；
    を含み、
    前記エンハンスメントモードHEMTがゲート電極を含み、
    前記ゲート電極は、導電性ゲート電極接点と前記エンハンスメントモードHEMTのゲート領域との間に配置された、ドープされたIII族－Ｎ材料を有し、
    前記ドープされたIII族－Ｎ材料は、印加されるゲート電圧がゼロ以上の閾値よりも低いときに前記ゲート電極の下の2DEGからキャリアを空乏化する、
    構造体。
  17. エンハンスメントモードHEMTを形成するための方法であって：
    前記エンハンスメントモードHEMTの導電性ゲート電極接点とゲート領域との間に配置された層であり、所定の抵抗率を有するIII族－Ｎ材料を含む層、を含むゲート電極を形成するステップ；及び
    分子ビームエピタキシにより、前記III族－Ｎ材料中にドーパントを堆積するステップであり、前記ドーパントは、前記III族－Ｎ材料の所定の抵抗率よりも大きな抵抗率を前記層に与え、かつゼロゲートバイアスで前記ゲート電極の下の2DEGからキャリアを空乏化させる、ステップ；
    を含む方法。
  18. 前記ドーパントがベリリウムを含む、請求項１７記載の方法。
  19. エンハンスメントモードHEMTを形成するための方法であって：
    前記エンハンスメントモードHEMTの導電性ゲート電極接点とゲート領域との間に配置された層であり、所定の抵抗率を有するIII族－Ｎ材料を含む層、を含むゲート電極を形成するステップ；及び
    分子ビームエピタキシにより、前記III族－Ｎ材料中にドーパントを堆積するステップであり、前記ドーパントは、前記III族－Ｎ材料の所定の抵抗率よりも大きな抵抗率を前記層に与え、かつ印加されるゲート電圧がゼロ以上の閾値よりも低いときに前記ゲート電極の下の2DEGからキャリアを空乏化する、ステップ；
    を含む方法。
  20. 前記ドーパントがベリリウムを含む、請求項１９に記載の方法。
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