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KR101980197B1 - 고전자 이동도 트랜지스터 및 그 제조방법 - Google Patents

고전자 이동도 트랜지스터 및 그 제조방법 Download PDF

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KR101980197B1
KR101980197B1 KR1020120097864A KR20120097864A KR101980197B1 KR 101980197 B1 KR101980197 B1 KR 101980197B1 KR 1020120097864 A KR1020120097864 A KR 1020120097864A KR 20120097864 A KR20120097864 A KR 20120097864A KR 101980197 B1 KR101980197 B1 KR 101980197B1
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신재광
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Abstract

고전자 이동도 트랜지스터(HEMT) 및 그 제조방법에 관해 개시되어 있다. 개시된 HEMT는 제1 채널층; 상기 제1 채널층 상에 형성되며, 상기 제1 채널층과 PN접합이 형성되는 제2 채널층; 상기 제2 채널층 상에 형성된 채널 공급층; 상기 제1 채널층에 이격되며, 상기 제2 채널층, 상기 채널 공급층 중 적어도 하나에 접촉하는 드레인 전극; 상기 제1 채널층에 접촉하며, 상기 제2 채널층, 상기 채널 공급층에 중 적어도 하나에 접촉하는 소스 전극; 및 상기 드레인 전극과 상기 소스 전극 사이에 형성되며, 노멀리 오프(Normally off) 구조를 가지는 게이트 전극부;를 포함할 수 있다.

Description

고전자 이동도 트랜지스터 및 그 제조방법{High electron mobility transistor and method of manufacturing the same}
파워소자에 관한 것으로서, 보다 자세하게는 고전자 이동도 트랜지스터 및 그 제조방법에 관한 것이다.
전력 변환 시스템에 있어서, 파워 스위칭 소자의 효율이 전체 시스템의 효율을 좌우한다. 스위칭 소자로서, 실리콘(silicon)을 이용한 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)나 IGBT(Insulated Gate Bipolar Transistor)를 대부분 사용하였으나, 실리콘 자체의 재료적인 한계로 인하여 스위칭 소자의 효율 증가에 한계가 있다.
이러한 실리콘의 재료적인 한계를 벗어나기 위한 시도로서, 고전자 이동도 트랜지스터(High electron mobility transistor)(이하, HEMT)에 대한 연구가 활발히 진행되고 있다.
HEMT는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함한다. HEMT에서 상대적으로 큰 분극률을 갖는 반도체층은 그와 이종 접합된 다른 반도체층에 2차원 전자가스(2-dimensional electron gas)(이하, 2DEG)를 유발할 수 있다. 2DEG는 드레인 전극과 소스 전극 사이의 채널로서 이용되며, 이러한 채널을 흐르는 전류는 게이트 전극에 인가되는 바이어스 전압에 의해 제어된다.
한편, 이러한 HEMT는 턴 오프시 나타날 수 있는 전자사태 항복(avalanche breakdown)을 방지하기 위하여, HEMT의 전류를 프리휠링(freewheeling)시켜 전압 변화율을 안정화시키는 고속 복구 다이오드(Fast Recovery Diode: FRD)가 필요하다. 이를 위해, HEMT에 별도의 고속 복구 다이오드가 병렬로 접속될 수 있다.
그러나, 이와 같이 고속 복구 다이오드를 별도의 소자로서 접속시킬 경우, 별도의 고속 복구 다이오드를 제작하기 위한 추가공정이 요구될 뿐만 아니라, 그에 따른 HEMT의 사이즈가 커지고 제조비용 역시 증가할 수 있다.
전계효과 반도체 소자와 고속 회복 다이오드의 기능을 수행하는 단일의 고전자 이동도 트랜지스터를 제공한다.
상기 고전자 이동도 트랜지스터의 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 제1 채널층; 상기 제1 채널층 상에 형성되며, 상기 제1 채널층과 PN접합이 형성되는 제2 채널층; 상기 제2 채널층 상에 형성된 채널 공급층; 상기 제1 채널층에 이격되며, 상기 제2 채널층, 상기 채널 공급층 중 적어도 하나에 접촉하는 드레인 전극; 상기 제1 채널층에 접촉하며, 상기 제2 채널층, 상기 채널 공급층에 중 적어도 하나에 접촉하는 소스 전극; 및 상기 드레인 전극과 상기 소스 전극 사이에 형성되며, 노멀리 오프(Normally off) 구조를 가지는 게이트 전극부;를 포함하는 고전자 이동도 트랜지스터가 제공된다.
상기 제1 채널층은 p형 반도체층이며, 상기 제2 채널층은 n형 반도체층일 수 있다.
상기 제 1 채널층은 p형 도핑된 GaN층일 수 있다. 상기 제 2 채널층은 언도핑 GaN층 또는 n형 도핑된 GaN층일 수 있다.
상기 채널 공급층 및 상기 제2 채널층에는, 상기 소스 전극을 수용하는 소스 전극 수용부가 형성될 수 있다.
상기 소스 전극 수용부는 상기 제1 채널층을 향해 함몰되는 리세스 형상일 수 있다.
상기 소스 전극 수용부는 상기 제1 채널층과 상기 제2 채널층 사이의 계면까지 또는 그보다 깊은 깊이로 형성될 수 있다.
상기 소스 전극은 제1 채널층과 저항 접촉하는 제1 영역과, 상기 제2 채널층, 상기 채널 공급층 중 적어도 하나와 저항 접촉하는 제 2영역을 포함할 수 있다.
상기 제1 영역은 상기 제1 채널층과 p형 저항 접촉하며, 상기 제2 영역은 상기 제2 채널층, 상기 채널 공급층 중 적어도 하나와 n형 저항 접촉할 수 있다.
상기 채널 공급층의 밴드갭은 상기 제2 채널층의 밴드갭보다 클 수 있다.
상기 게이트 전극부는, 상기 소스 전극과 상기 드레인 전극 사이에 형성되는 게이트 전극과, 상기 게이트 전극을 수용하며, 상기 채널 공급층 및 상기 제2 채널층에 형성된 게이트 전극 수용부를 포함할 수 있다.
상기 게이트 전극 수용부는, 상기 제1 채널층을 향해 함몰되는 리세스 형상일 수 있다. 상기 게이트 전극 수용부와 상기 게이트 전극 사이에 배치되는 절연층을 더 구비할 수 있다.
상기 게이트 전극부는, 상기 소스 전극과 상기 드레인 전극 사이에 형성되는 게이트 전극과, 상기 게이트 전극과 상기 채널 공급층 사이에 채널 디플리션층이 배치될 수 있다. 상기 채널 디플리션층은 p형 반도체층일 수 있다.
본 발명의 다른 측면에 따르면, 제1 채널층과 PN접합을 가지는 제2 채널층을 상기 제1 채널층 상에 형성하는 단계; 상기 제2 채널층 상에 채널 공급층을 형성하는 단계; 상기 제1 채널층의 일부가 노출되도록 상기 채널 공급층 및 상기 제2 채널층에 소스 전극 수용부를 형성하는 단계; 상기 제1 채널층에 접촉하도록 상기 소스 전극 수용부에 소스 전극을 형성하는 단계; 상기 제1 채널층에 이격되며, 상기 제2 채널층, 상기 채널 공급층 중 적어도 하나에 접촉하는 드레인 전극을 형성하는 단계; 및 상기 소스 전극과 상기 드레인 전극 사이에, 노멀리 오프 구조를 가지는 게이트 전극부를 형성하는 단계; 를 포함하는 고전자 이동도 트랜지스터의 제조방법이 제공된다.
상기 소스 전극 수용부를 형성하는 단계에서는, 상기 소스 전극 수용부를 상기 제1 채널층과 상기 제2 채널층 사이의 계면까지 또는 그보다 깊은 깊이로 형성할 수 있다.
상기 소스 전극 수용부를 형성하는 단계는, 제1 채널층에 저항 접촉하는 제1 영역을 형성하는 단계와, 상기 제2 채널층, 상기 채널 공급층 중 적어도 하나에 저항 접촉하는 제2 영역을 형성하는 단계를 포함할 수 있다.
상기 게이트 전극부를 형성하는 단계에서는, 상기 소스 전극과 상기 드레인 전극 사이에 리세스 형상의 게이트 전극 수용부를 형성하고, 상기 게이트 전극 수용부에 상기 게이트 전극을 형성할 수 있다.
상기 게이트 전극을 형성하기 전에, 상기 게이트 전극 수용부 상에 절연층을 형성할 수 있다.
상기 게이트 전극부를 형성하는 단계에서는, 상기 소스 전극과 상기 드레인 전극 사이에 채널 디플리션층을 형성하고, 상기 채널 디플리션층 상에 상기 게이트 전극을 형성할 수 있다.
단일의 고전자 이동도 트랜지스터를 통해, 전계효과 반도체 소자와 고속 회복 다이오드의 기능을 수행할 수 있다. 그로 인해, 별도의 고속 회복 다이어드를 제작하여 연결하는데 소요되는 시간 및 비용을 절감할 수 있으면서도, 턴 오프시 나타날 수 있는 전자사태 항복을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터(HEMT)를 개략적으로 도시한 것이다.
도 2는 도 1의 HEMT에서 게이트 전극에 소정의 전압이 인가되었을 때의 상태를 개략적으로 도시한 것이다.
도 3은 도 1에 도시된 HEMT에서 게이트 전극부의 변형례를 도시한 것이다.
도 4는 도 1에 도시된 HEMT에서 소스 전극 수용부의 변형례를 도시한 것이다.
도 5는 도 1에 도시된 HEMT에서 소스 전극의 변형례를 도시한 것이다.
도 6은 도 1에 도시된 HEMT에 기판과 버퍼층이 더 구비된 HEMT의 예를 도시한 것이다.
도 7a 내지 7h는 도 1의 HEMT의 제조방법을 보여주는 단면도이다.
도 8a 내지 8h는 도 5의 HEMT의 제조방법을 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 고전자 이동도 트랜지스터(HEMT) 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터(HEMT)를 개략적으로 도시한 것이다.
도 1을 참조하면, 본 실시예에 따른 HEMT는 제1 채널층(10), 제2 채널층(20), 채널 공급층(30), 게이트 전극부(40), 소스 전극(50) 및 드레인 전극(60)을 포함한다.
제1 채널층(10)은 p형 반도체층일 수 있다. 예를 들어, 제1 채널층(10)은 p형 도핑된 GaN층일수 있다. 여기서, 제1 채널층(10)의 물질은 GaN에 한정되는 것은 아니며, InGaN, AlGaN, AlInGaN 등으로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. p형 도핑 물질로서 마그네슘(Mg)이 사용될 수 있으나, 이에 한정되지 않는다.
제2 채널층(20)은 제1 채널층(10) 상에 형성될 수 있다. 제2 채널층(20)은 제1 채널층(10)과 PN 접합이 형성될 수 있다. 이를 위해 제2 채널층(20)은 n형 반도체층일 수 있다. 제2 채널층(20)은 n형 도핑물질에 의해 도핑된 반도체층일 수 있으나, 이에 한정되지 아니하며 언도핑 반도체층일 수도 있다. 예를 들어, 제2 채널층(20)은 언도핑(undoped) GaN층, n형 도핑된 GaN층일 수 있다. 언도핑 GaN층은 도핑되지 않은 상태이지만 GaN층 자체의 특성으로 n형 반도체의 특성을 나타낼 수 있다. 여기서, 제2 채널층(20)의 물질은 GaN에 한정되는 것은 아니며, InGaN, AlGaN, AlInGaN 등으로 구성된 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. n형 도핑물질로서 실리콘(Si)이 사용될 수 있으나, 이에 한정되지 않는다.
제1 채널층(10)과 제2 채널층(20)은 PN접합을 형성하기 때문에, 전류 방향은 제1 채널층(10)에서 제2 채널층(20) 방향으로 제한된다. 다시 말하면, 제1 채널층(10)에서 제 2 채널층 방향으로 전류를 통하나, 제2 채널층(20)에서 제1 채널층(10) 방향으로 전류를 통하지 않는 정류 작용이 발생하게 된다.
채널 공급층(30)은 제2 채널층(20) 상에 형성될 수 있다. 채널 공급층(30)은 제2 채널층(20)과 분극 특성, 에너지 밴드갭(bandgap), 격자상수 중 적어도 하나가 다른 물질(반도체)을 포함할 수 있다. 예컨대, 채널 공급층(30)은 제2 채널층(20)보다 분극률 및/또는 에너지 밴드갭이 큰 물질(반도체)을 포함할 수 있다. 예컨대, 채널 공급층(30)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 채널 공급층(30)은 AlGaN, AlInN, InGaN, AlN, AlInGaN 등으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 채널 공급층(30)은 미도핑된(undoped) 층일 수 있지만, 경우에 따라서는, 소정의 불순물이 도핑된 n형 반도체층일 수도 있다.
제2 채널층(20)의 적어도 일부에 2차원 전자가스(2 Dimensional Electron Gas, 이하 '2DEG' 라고 함)가 형성될 수 있다. 2DEG는 제2 채널층(20)과 채널 공급층(30)의 계면 아래의 제2 채널층(20) 영역에 형성될 수 있다. 제2 채널층(20)에 형성된 2DEG는 소스 전극(50)과 드레인 전극(60) 사이의 전류 통로 즉, 채널로 이용될 수 있다. 2DEG가 제2 채널층(20)에 형성됨으로써, 2DEG 내 전자들이 제1 채널층(10) 내에서 이동하는 것을 방지 또는 감소시킬 수 있다. 이를 통해, 상기 전자들이 p형 반도체층인 제1 채널층(10) 내의 불순물 예를 들어, p형 도핑 물질에 의해 산란되는 것을 방지하여, 온 저항을 감소시킬 수 있다. 여기서, 온 저항은 소정의 게이트 전압이 HEMT의 게이트 전극(41)에 인가되는 동안, 드레인 전극(60)과 소스 전극(50) 사이의 저항의 크기를 의미한다.
게이트 전극(41)은 소스 전극(50)과 드레인 전극(60) 사이를 흐르는 전류를 제어한다. 소스 전극(50)과 드레인 전극(60)은 이격 배치되며, 게이트 전극(41)은 소스 전극(50)과 드레인 전극(60) 사이에 배치될 수 있다. 게이트 전극(41)은 드레인 전극(60)보다 소스 전극(50)에 더 가깝게 위치될 수 있다. 즉, 소스 전극(50)과 게이트 전극(41) 사이의 거리는 드레인 전극(60)과 게이트 전극(41) 사이의 거리보다 짧을 수 있다. 그러나 이는 예시적인 것이며, 소스 전극(50) 및 드레인 전극(60)과 게이트 전극(41) 사이의 상대적인 거리는 달라질 수 있다.
게이트 전극(41)을 포함하는 게이트 전극부(40)는 노멀리 오프(Normally off) 구조를 가질 수 있다. 노멀리 오프(normally off) 구조란 게이트 전극(41)에 전압이 인가되지 않을 때 즉, 노멀(normal) 상태일 때에 오프(off) 상태이고, 게이트 전극(41)에 소정의 전압이 인가되는 때에 온(on) 상태가 되는 구조를 말한다.
노멀리 오프 구조의 일 예로서, 게이트 전극부(40)는 게이트 전극(41)을 수용하는 게이트 전극 수용부(43)를 더 포함할 수 있다. 여기서, 게이트 전극 수용부(43)는 채널 공급층(30)에 제1 채널층(10)을 향해 함몰되는 리세스 형상일 수 있다. 게이트 전극 수용부(43)는 채널 공급층(30), 제2 채널층(20)을 식각하여 형성될 수 있다.
게이트 전극(41)이 게이트 전극 수용부(43)에 수용됨으로써, 게이트 전극(41)에 대응하는 영역에서는 2DEG가 형성되지 않거나, 나머지 영역과 다른 특성(전자 농도 등)을 가질 수 있다. 이에 따라 게이트 전극 수용부(43)에 수용된 게이트 전극(41)에 전압이 인가되지 않은 때에는 도 1과 같이 게이트 전극(41) 하부에는 2DEG가 형성되지 않아 오프 상태가 될 수 있다. 게이트 전극 수용부(43)와 게이트 전극(41) 사이에는 절연층(42)이 배치될 수 있다. 절연층(42)은 채널 공급층(30) 상부의 적어도 일부와 게이트 전극 수용부(43)의 내면을 따라 형성될 수 있다. 절연층(42)은, 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2(1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 그 외에도 일반적인 트랜지스터에서 사용하는 절연 물질이면 어느 것이든 절연층(42)의 물질로 적용될 수 있다.
게이트 전극 수용부(43)의 형상, 깊이는 필요에 따라 달라질 수 있다. 예로서, 도면과 같이 게이트 전극 수용부(43)는 제1 채널층(10)과 제2 채널층(20)의 계면(15)까지 형성될 수 있다. 제2 채널층(20)에 형성되는 2DEG는 게이트 전극 수용부(43)에 의해 분리된다. 그에 따라, 본 실시예에 따른 HEMT는 노멀 상태에서 확실한 오프 상태를 보장할 수 있다. 그리고, 게이트 전극(41)에 문턱 전압(Vth) 이상의 소정 전압이 인가되는 경우, 도 2와 같이 분리된 2DEG 사이에는 축적 영역(A: accumulation area) 및 반전 영역(I: inversion area)이 형성되어, 온(on) 상태가 될 수 있다. 축적 영역(A)은 제2 채널층(20)에서 게이트 전극(41)에 인접하여 전자가 축적되는 영역이며, 반전 영역(I)은 제1 채널층(10)에서 게이트 전극(41)에 인접하여 전자가 반전되는 영역을 의미한다. 다만, 게이트 전극 수용부(43)의 깊이에 따라 축적 영역(A) 및 반전 영역(I)이 다르게 나타날 수 있다. 예를 들어 게이트 전극 수용부(43)의 깊이가 제1 채널층(10)과 제2 채널층(20)의 계면보다 얕게 형성된 경우에는, 분리된 2DEG 사이에 축적 영역(A)이 형성되어 온 상태가 될 수 있다.
노멀리 오프 구조의 다른 예로서, 게이트 전극부(40')은 도 3과 같이 게이트 전극(41)과 채널 공급층(30) 사이에 채널 디플리션(depletion)층(45)이 구비될 수 있다. 채널 디플리션층(45)에 의해 채널 디플리션층(45) 아래의 2DEG는 디플리션될 수 있다. 그로 인해, 노멀 상태에서 오프 상태를 유지할 수 있다. 채널 공급층(30) 상에는 절연층(44)이 형성될 수 있다. 채널 디플리션층(45)은 p형 반도체 또는 유전체를 포함할 수 있다. 또한, 채널 디플리션층(45)은 Al, In 및 Ga 중 적어도 하나를 포함하는 질화물층일 수 있고, 이들은 p 형 도핑물질에 의해 도핑될 수 있다. 상기 질화물층은, 예를 들면 GaN, InN, AlGaN, AlInN, InGaN 또는 AlInGaN로 형성된 것일 수 있다.
다만, 노멀리 오프 구조를 가지는 게이트 전극부(40)는 이에 한정되는 것은 아니며, 노멀리 오프를 구현할 수 있는 다양한 구조를 가질 수 있다. 예로서, 비록 도면상 도시되어 있지는 않지만, 게이트 전극(41)과 채널 공급층(30) 사이에 산화된 영역을 포함하는 구조를 가질 수 있다. 산화된 영역은 산소 플라즈마로 처리된 영역일 수 있다. 산화된 영역과 게이트 전극(41) 사이에 절연층이 구비될 수 있다.
도 1 및 도 2를 다시 참조하면, 소스 전극(50)은 제1 채널층(10)에 접촉하며, 드레인 전극(60)은 제1 채널층(10)에 접촉하지 않도록 이격되며 제2 채널층(20) 또는 채널 공급층(30)을 통해 연결된다.
소스 전극(50)과 드레인 전극(60)에 순방향 전압이 인가되는 경우, 즉 드레인 전극(60)에 양(+) 전압이 인가되고, 소스 전극(50)에 음(-) 전압 또는 그라운드 전압(0 V)이 인가되는 경우에는, 전자(electron)는 제2 채널층(20)에 형성된 2DEG, 축적 영역(A) 및 제1 채널층(10)의 반전 영역(I)을 경유하여 소스 전극(50)에서 드레인 전극(60) 방향으로 이동한다. 제1 채널층(10)의 반전 영역(I)을 제외한 나머지 영역에서는 전자가 PN 접합에 의해 제1 채널층(10)에서 제2 채널층(20) 방향으로 이동되는 것이 제한될 수 있다. 이 때, 전류는 드레인 전극(60)에서 소스 전극(50) 방향으로 흐르게 된다.
그리고, 소스 전극(50)과 드레인 전극(60)에 역방향 전압이 인가되는 경우, 즉 드레인 전극(60)보다 소스 전극(50)에 높은 전압이 인가되는 경우에는, 전자는 PN접합을 형성하는 제2 채널층(20)과 제1 채널층(10)의 계면(15)을 통과하여 드레인 전극(60)에서 소스 전극(50) 방향으로 이동할 수 있다. 이 때, 게이트 전극(41)에 전압이 그라운드 전압(0 V) 또는 음(-) 전압이 인가될 경우, 제2 채널층(20)을 통한 전자 이동은 차단된다. 이를 통해, 턴 오프시 나타나는 역방향 전류는 소스 전극(50)에서 드레인 전극(60)으로 흐를 수 있게 된다.
결국, 외부에 별도의 다이오드를 설치하지 않고도, 상술한 소스 전극(50)과 드레인 전극(60)의 구조 설계를 통해 고속 회복 다이오드의 기능을 구현할 수 있다.
본 실시예에 따른 HEMT는 소스 전극(50)이 제1 채널층(10)과 접촉하도록 하기 위한 구체적인 예로서, 소스 전극(50)을 수용하는 소스 전극 수용부(53)를 포함할 수 있다.
소스 전극 수용부(53)는 제1 채널층(10)을 향해 함몰되는 리세스 형상을 가질 수 있다. 소스 전극 수용부(53)는 채널 공급층(30), 제1 채널층(10)에 걸쳐 형성될 수 있다. 소스 전극 수용부(53)는 도면과 같이 제2 채널층(20), 제1 채널층(10), 채널 공급층(30)에 단차를 가지도록 형성될 수 있다. 그러나, 소스 전극 수용부(53)의 형상은 이에 한정되지 아니하며, 제1 채널층(10), 채널 공급층(30)에 동일한 폭으로 단차 없이 형성될 수도 있다.
소스 전극 수용부(53)는 소스 전극(50)이 제1 채널층(10)에 접촉할 수 있는 깊이를 가진다. 일 예로서, 제1 채널층(10)과 제2 채널층(20) 사이의 계면(15)까지 형성될 수 있다. 다른 예로서, 도 4와 같이 소스 전극 수용부(53')는 제1 채널층(10)과 제2 채널층(20) 사이의 계면(15)보다 깊은 깊이로 형성될 수 있다. 이를 위해 소스 전극 수용부(53')는 채널 공급층(30), 제2 채널층(20) 및 제1 채널층(10)의 일부에 걸쳐 형성될 수 있다.
드레인 전극(60)이 제1 채널층(10)과 이격되도록 하기 위한 구체적인 예로서, 드레인 전극(60)을 수용하는 드레인 전극 수용부(63)를 포함할 수 있다. 드레인 전극 수용부(63)는 채널 공급층(30)을 식각하여 형성될 수 있다. 그러나, 드레인 전극 수용부(63)는 필수적인 구성요소는 아니며, 필요에 따라 형성되지 않을 수 있다. 드레인 전극 수용부(63)가 형성되지 않을 경우, 드레인 전극(60)은 채널 공급층(30) 상에 형성될 수 있다.
한편, 다시 도 1을 참조하면, 제1 패드(71)는 소스 전극(50) 상에 형성되며, 제2 패드(72)는 드레인 전극(60) 상에 형성될 수 있다. 제1 패드(71)와 제2 패드(72) 사이에 패시베이션층(passivation layer: 73)이 형성될 수 있다. 패시베이션층(73)은 게이트 전극(41)을 보호하는 역할을 수행함과 동시에, 게이트 전극(41)이 소스 전극(50), 드레인 전극(60), 제1 패드(71) 및 제 2패드(72)와 전기적으로 접촉하는 것을 차단하는 역할을 수행한다.
도 5는 도 1에 도시된 HEMT에서 소스 전극의 변형례를 도시한 것이다. 도 5를 참조하면, 소스 전극(50')은 제1 채널층(10)에 저항 접촉(Ohmic contact)하는 제1 영역(50a)과, 제2 채널층(20), 채널 공급층(30) 중 적어도 하나에 저항 접촉하는 제2 영역(50b)을 포함할 수 있다. 제2 영역(50b)은 일 예로서, 제2 채널층(20)과 채널 공급층(30) 모두에 저항 접촉할 수 있다.
제1 채널층(10)은 p형 반도체층으로서, 제1 채널층(10)에 접촉하는 소스 전극(50')의 제1 영역(50a)은 p형 저항 접촉할 수 있다. 제2 채널층(20)은 n형 반도체층으로서, 제2 채널층(20)에 접촉하는 소스 전극(50')의 제2 영역(50b)은 n형 저항 접촉할 수 있다. 또한, 채널 공급층(30)은 n형 반도체층일 수 있으며, 채널 공급층(30)에 접촉하는 소스 전극(50')의 제2 영역(50b)은 n형 저항 접촉할 수 있다. 다만, 소스 전극(50')의 제1 영역(50a), 제2 영역(50b)은 반드시 다른 물질일 필요는 없으며, p형 저항 접촉 및 n형 저항 접촉이 가능한 물질이라면 동일 물질로 형성될 수도 있다.
도 6은 도 1에 도시된 HEMT에 기판과 버퍼층이 더 구비된 HEMT의 예를 도시한 것이다. 도 6을 참조하면, 기판(1) 상에 버퍼층(2)이 구비될 수 있다. 기판(1)은, 예컨대, 사파이어(sapphire), Si, SiC, GaN 등으로 구성될 수 있다. 버퍼층(2)은 기판(1)과 제1 채널층(10) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 제1 채널층(10)의 결정성 저하를 방지하기 위해 구비시킬 수 있다. 버퍼층(2)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로, 버퍼층(2)은 AlN, GaN, AlGaN, InGaN, AlInN, AlGaInN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 경우에 따라서는, 기판(1)과 버퍼층(2) 사이에 소정의 씨드층(seed layer)(미도시)을 더 구비시킬 수 있다. 상기 씨드층은 버퍼층(2)의 성장을 위한 베이스층일 수 있다. 상기 기판(1)과 버퍼층(2)은 HEMT 제작 후 제거될 수 있다. 다시 말해서, HEMT에서 기판(1)과 버퍼층(2)은 선택적으로 구비될 수 있다.
도 7a 내지 7h는 도 1의 HEMT의 제조방법을 보여주는 단면도이다.
도 7a를 참조하면, 제1 채널층(10) 상에 제2 채널층(20)을 형성할 수 있다.
제1 채널층(10)은 p형 반도체층일 수 있다. 예를 들어, 제1 채널층(10)은 p형 도핑된 GaN층일수 있다. 여기서, 제1 채널층(10)의 물질은 GaN에 한정되는 것은 아니며, InGaN, AlGaN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함할 수 있다. p형 도핑 물질로서 마그네슘(Mg)이 사용될 수 있으나, 이에 한정되지 않는다. 제1 채널층(10)은 비록 도면상에 도시되어 있지는 않지만, 기판(1: 도 6 참조) 상에 형성될 수 있다. 기판(1)과 제1 채널층(10) 사이에는 버퍼층(2: 도 6 참조)이 형성될 수 있다. 기판(1)은, 예컨대, 사파이어(sapphire), Si, SiC, GaN 등으로 구성될 수 있다. 버퍼층(2)은 기판(1)과 제1 채널층(10) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 제1 채널층(10)의 결정성 저하를 방지하기 위해 구비시킬 수 있다. 버퍼층(2)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로, 버퍼층(2)은 AlN, GaN, AlGaN, InGaN, AlInN, AlGaInN 등으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다.
제2 채널층(20)으로서 n형 반도체층을 사용함으로써, 제1 채널층(10)과 제2 채널층(20)은 PN 접합이 형성될 수 있다. 예를 들어, 제2 채널층(20)은 언도핑(undoped) GaN층, n형 도핑된 GaN층일 수 있다. 여기서, 언도핑 GaN층을 n형 반도체층으로 사용될 수 있는 것은 GaN층이 도핑되지 않은 상태에서 n형 반도체의 특성을 나타내기 때문이다. n형 도핑물질로서 실리콘(Si)이 사용될 수 있으나, 이에 한정되지 않는다.
도 7b를 참조하면, 제2 채널층(20) 상에 채널 공급층(30)을 형성할 수 있다. 채널 공급층(30)은 제2 채널층(20)과 다른 반도체로 형성될 수 있다. 채널 공급층(30)을 제2 채널층(20) 상에 형성하기 위하여 에피 성장(epitaxial growth)을 이용할 수 있다. 채널 공급층(30)은 제2 채널층(20)과 분극 특성, 에너지 밴드갭(energy bandgap), 격자상수 중 적어도 하나가 다른 물질(반도체)로 형성할 수 있다. 예컨대, 채널 공급층(30)은 제2 채널층(20)보다 분극률 및/또는 에너지 밴드갭이 큰 물질(반도체)로 형성할 수 있다. 예컨대, 채널 공급층(30)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조로 형성할 수 있다. 예를 들어, 채널 공급층(30)은 AlGaN, AlInN, InGaN, AlN, AlInGaN 으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다. 채널 공급층(30)은 미도핑된(undoped) 층일 수 있지만, 경우에 따라서는, 소정의 불순물 예를 들어 n형 도핑물질로서 도핑된 층일 수도 있다.
도 7c 및 7d를 참조하면, 채널 공급층(30)과 제2 채널층(20)에 걸쳐 소스 전극 수용부(53)를 형성할 수 있다. 소스 전극 수용부(53)는 제1 채널층(10)을 향해 함몰되는 리세스 형상일 수 있다.
소스 전극 수용부(53)를 형성하기 위한 일 예로서, 도 7c 및 7d에 개시된 것처럼 복수의 식각 공정이 이용될 수 있다. 먼저, 도 7c와 같이 제1 마스크층(M1)을 식각 마스크로 사용해서, 채널 공급층(30)의 일부 영역(31)을 제거할 수 있다. 다음으로, 도 7d와 같이 제2 마스크층(M2)를 식각 마스크로 사용해서, 제2 채널층(20)의 일부 영역(21)을 제거할 수 있다. 이러한 식각 공정을 통해, 소스 전극 수용부(53)는 채널 공급층(30), 제2 채널층(20)에 걸쳐 형성될 수 있다. 소스 전극 수용부(53)의 형상은 제1 마스크층(M1), 제2 마스크층(M2)의 패턴 형상에 따라 달라질 수 있다. 그러나, 소스 전극 수용부(53)의 형성방법은 이에 한정되는 것은 아니며, 단일의 마스크층을 이용하여 채널 공급층(30), 제2 채널층(20)을 식각하는 방법이 이용될 수 있다.
소스 전극 수용부(53)는 소스 전극(50)이 제1 채널층(10)에 접촉할 수 있는 깊이를 가질 수 있다. 일 예로서, 제1 채널층(10)과 제2 채널층(20) 사이의 계면(15)까지 형성될 수 있다. 다른 예로서, 도 4와 같이 소스 전극 수용부(53)는 제1 채널층(10)과 제2 채널층(20) 사이의 계면(15)보다 깊은 깊이로 형성될 수 있다. 이를 위해 소스 전극 수용부(53)는 채널 공급층(30), 제2 채널층(20) 및 제1 채널층(10)의 일부에 걸쳐 형성될 수 있다.
한편, 소스 전극 수용부(53)를 형성하는 과정에서, 채널 공급층(30), 제2 채널층(20)에 게이트 전극 수용부(43)가 형성될 수 있으며, 채널 공급층(30)에 드레인 전극 수용부(63)가 형성될 수 있다.
채널 공급층(30), 제2 채널층(20)에 게이트 전극 수용부(43)를 형성하기 위한 일 예로서, 상기 도 7c 및 7d에 개시된 것처럼 복수의 식각 공정이 이용될 수 잇다. 먼저, 도 7c와 같이 제1 마스크층(M1)을 식각 마스크로 사용해서, 채널 공급층(30)의 일부 영역(33)을 제거할 수 있다. 다음으로, 도 7d와 같이 제2 마스크층(M2)를 식각 마스크로 사용해서, 제2 채널층(20)의 일부 영역(23)을 제거할 수 있다. 이러한 식각 공정을 통해, 게이트 전극 수용부(43)가 채널 공급층(30), 제2 채널층(20)에 걸쳐 형성될 수 있다. 그러나, 게이트 전극 수용부(43)의 형성방법 역시 이에 한정되는 것은 아니며, 단일의 마스크층을 이용하여 채널 공급층(30), 제2 채널층(20)을 식각하는 방법을 이용할수 있다.
채널 공급층(30)에 드레인 전극 수용부(63)를 형성하기 위한 예로서, 상기 도 7c에 개시된 제1 마스크층(M1)을 식각 마스크로 사용해서, 채널 공급층(30)의 일부 영역(35)을 제거할 수 있다. 드레인 전극 수용부(63)의 형성방법은 이에 한정되는 것은 아니며, 소스 전극 수용부(53) 형성을 위한 마스크층과 별도의 마스크층을 이용하여 채널 공급층(30)을 식각하는 방법을 이용할 수 있다. 또한, 드레인 전극 수용부(63)는 필수적인 구성은 아니며, 필요에 따라 형성이 배제될 수도 있다.
도 7e를 참조하면, 게이트 전극 수용부(43)에 게이트 전극(41)이 형성될 수 있다. 이 때, 게이트 전극(41)과 게이트 전극 수용부(43) 사이에는 절연층(42)이 배치될 수 있다. 게이트 전극(41)은 드레인 전극(60)보다 소스 전극(50)에 더 가깝게 위치될 수 있다. 즉, 소스 전극(50)과 게이트 전극(41) 사이의 거리는 드레인 전극(60)과 게이트 전극(41) 사이의 거리보다 짧을 수 있다. 그러나 이는 예시적인 것이고, 소스 전극(50) 및 드레인 전극(60)과 게이트 전극(41) 사이의 상대적인 거리는 달라질 수 있다.
도 7f를 참조하면, 소스 전극(50)을 소스 전극 수용부(53)에 형성함으로써, 제1 채널층(10)과 접촉시킬 수 있다. 한편, 드레인 전극(60)을 제1 채널층(10)과 이격되어 형성된 드레인 전극 수용부(63)에 형성함으로써, 제1 채널층(10)과 이격시킬 수 있다.
도 7g를 참조하면, 소스 전극(50)과 드레인 전극(60) 사이에 패시베이션층(73)이 형성될수 있다. 패시베이션층(73)은 게이트 전극(41)을 소스 전극(50) 및 드레인 전극(60)으로부터 절연시킬 수 있다. 또한, 소스 전극(50)에 접촉하는 제1 패드(71)가 형성될 수 있으며, 드레인 전극(60)에 접촉하는 제2 패드(72)가 형성될 수 있다.
도 8a 내지 8h는 도 5의 HEMT의 제조방법을 보여주는 단면도이다. 도 8a 내지 8h에서는 소스 전극(50)을 형성하는 방법의 변형례를 나타낸 것으로서, 도 7a 내지 도 7g에 개시된 내용과 동일한 부분에 대한 중복 설명은 생략하기로 한다.
본 실시예에서는 소스 전극(50)은 서로 다른 저항 접촉을 가지는 복수의 영역을 포함할 수 있다. 예로서, 소스 전극(50')은 제1 영역(50a)과 제2 영역(50b)을 포함할 수 있다.
도 8f를 참조하면, 소스 전극 수용부(53)에 제1 채널층(10)과 접촉하도록 제1 영역(50a)을 형성할 수 있다. 제1 영역(50a)은 p형 반도체층인 제1 채널층(10)과 p형 저항 접촉할 수 있다.
도 8g를 참조하면, 소스 전극 수용부(53)에 제2 채널층(20), 채널 공급층(30) 중 적어도 하나에 저촉하도록 제2 영역(50b)을 형성할 수 있다. 제2 영역(50b)은 n형 반도체층인 제2 채널층(20)과 n형 저항 접촉할 수 있다. 또한, 채널 공급층(30)은 n형 반도체층일 수 있으며, 채널 공급층(30)에 접촉하는 소스 전극(50')의 제2 영역(50b)은 n형 저항 접촉할 수 있다.
이 때, 소스 전극(50')의 제1 영역(50a), 제2 영역(50b)은 반드시 다른 물질일 필요는 없으며, p형 저항 접촉 및 n형 저항 접촉이 가능한 물질이라면 동일 물질로 형성될 수도 있다. 이 경우, 단일의 공정을 통해, 소스 전극(50)이 형성될 수 있다.
도 7a 내지 도 7g 및 도 8a 내지 도 8g의 제조방법은 다양하게 변형될 수 있다. 예를 들면, 소스 전극 수용부(53)와 게이트 전극 수용부(43)는 동일한 공정을 통해 식각되는 것으로 표현하였으나, 게이트 전극 수용부(43)를 형성하지 않거나, 식각 깊이가 소스 전극 수용부(53)와 다를 경우, 별개의 마스크를 이용하는 식각공정에 의할 수 있다. 한편, 소스 전극 수용부(53)와 게이트 전극 수용부(43)는 복수의 식각공정을 통해 식각되는 것으로 표현하였으나, 드레인 전극 수용부(63)를 형성하지 않을 경우, 단일의 식각공정을 통해 식각될 수도 있다.
다른 예로, 도 3의 HEMT를 제조하기 위해서는, 대부분 공정을 그대로 수행하되, 게이트 전극 수용부(43) 형성을 위한 식각공정 및 절연층(42) 형성을 위한 공정 대신에, 게이트 전극(41)의 형성 전에 채널 디플리션층(45)을 형성하는 공정을 수행할 수 있다. 또 다른 예로, 대부분 공정을 그대로 수행하되, 절연층(42) 대신에 산화된 영역을 형성할 수 있다.
상기 도면을 참조하여 설명한 본 발명의 실시예에 따른 HEMT는, 예컨대, 파워소자(power device)로 사용될 수 있다. 그러나 본 발명의 실시예에 따른 HEMT의 적용 분야는 파워소자에 한정되지 않고, 다양하게 변화될 수 있다. 즉, 본 발명의 실시예에 따른 HEMT는 파워소자뿐 아니라, 그 밖에 다른 용도로도 사용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도면 상의 HEMT의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 그리고 도 7a 내지 도 7h의 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 부가해서, 당업자라면 본 발명의 사상(idea)은 HEMT가 아닌 다른 반도체소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
1 : 기판 2 : 버퍼층
10 : 제1 채널층 20 : 제2 채널층
30 : 채널 공급층 40 : 게이트 전극부
41 : 게이트 전극 42, 44 : 절연층
43 : 게이트 전극 수용부 45 : 채널 디플리션층
50 : 소스 전극 50a : 제1 영역
50b : 제2 영역 53 : 소스 전극 수용부
60 : 드레인 전극 63 : 드레인 전극 수용부
71 : 제1 패드 72 : 제2 패드
73 : 패시베이션층

Claims (21)

  1. 제1 채널층;
    상기 제1 채널층 상에 형성되며, 상기 제1 채널층과 PN접합이 형성되는 제2 채널층;
    상기 제2 채널층 상에 형성된 채널 공급층;
    상기 제1 채널층에 이격되며, 상기 제2 채널층, 상기 채널 공급층 중 적어도 하나에 접촉하는 드레인 전극;
    상기 제1 채널층에 접촉하며, 상기 제2 채널층, 상기 채널 공급층 중 적어도 하나에 접촉하는 소스 전극; 및
    상기 드레인 전극과 상기 소스 전극 사이에 형성되며, 노멀리 오프(Normally off) 구조를 가지는 게이트 전극부;를 포함하는 고전자 이동도 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제1 채널층은 p형 반도체층이며, 상기 제2 채널층은 n형 반도체층인 고전자 이동도 트랜지스터.
  3. 제 2 항에 있어서,
    상기 제 1 채널층은 p형 도핑된 GaN층인 고전자 이동도 트랜지스터.
  4. 제 2 항에 있어서,
    상기 제 2 채널층은 언도핑 GaN층 또는 n형 도핑된 GaN층인 고전자 이동도 트랜지스터.
  5. 제 1 항에 있어서,
    상기 채널 공급층 및 상기 제2 채널층에는,
    상기 소스 전극을 수용하는 소스 전극 수용부가 형성된 고전자 이동도 트랜지스터.
  6. 제 5 항에 있어서,
    상기 소스 전극 수용부는,
    상기 제1 채널층을 향해 함몰되는 리세스 형상인 고전자 이동도 트랜지스터.
  7. 제 6 항에 있어서,
    상기 소스 전극 수용부는,
    상기 제1 채널층과 상기 제2 채널층 사이의 계면까지 또는 그보다 깊은 깊이로 형성된 고전자 이동도 트랜지스터.
  8. 제 1 항에 있어서,
    상기 소스 전극은
    상기 제1 채널층과 저항 접촉하는 제1 영역과,
    상기 제2 채널층, 상기 채널 공급층 중 적어도 하나와 저항 접촉하는 제2 영역을 포함하는 고전자 이동도 트랜지스터.
  9. 제 8 항에 있어서,
    상기 제1 영역은 상기 제1 채널층과 p형 저항 접촉하며,
    상기 제2 영역은 상기 제2 채널층, 상기 채널 공급층 중 적어도 하나와 n형 저항 접촉하는 고전자 이동도 트랜지스터.
  10. 제 1 항에 있어서,
    상기 채널 공급층의 밴드갭은 상기 제2 채널층의 밴드갭보다 큰 고전자 이동도 트랜지스터.
  11. 제 1 항에 있어서,
    상기 게이트 전극부는,
    상기 소스 전극과 상기 드레인 전극 사이에 형성되는 게이트 전극과,
    상기 게이트 전극을 수용하며, 상기 채널 공급층 및 상기 제2 채널층에 형성된 게이트 전극 수용부를 포함하는 고전자 이동도 트랜지스터.
  12. 제 11 항에 있어서,
    상기 게이트 전극 수용부는,
    상기 제1 채널층을 향해 함몰되는 리세스 형상인 고전자 이동도 트랜지스터.
  13. 제 12 항에 있어서,
    상기 게이트 전극 수용부와 상기 게이트 전극 사이에 배치되는 절연층을 더 구비하는 고전자 이동도 트랜지스터.
  14. 제 1 항에 있어서,
    상기 게이트 전극부는,
    상기 소스 전극과 상기 드레인 전극 사이에 형성되는 게이트 전극과,
    상기 게이트 전극과 상기 채널 공급층 사이에 채널 디플리션층이 배치된 고전자 이동도 트랜지스터.
  15. 제 14 항에 있어서,
    상기 채널 디플리션층은 p형 반도체층인 고전자 이동도 트랜지스터.
  16. 제1 채널층과 PN접합을 가지는 제2 채널층을 상기 제1 채널층 상에 형성하는 단계;
    상기 제2 채널층 상에 채널 공급층을 형성하는 단계;
    상기 제1 채널층의 일부가 노출되도록 상기 채널 공급층 및 상기 제2 채널층에 소스 전극 수용부를 형성하는 단계;
    상기 제1 채널층에 접촉하도록 상기 소스 전극 수용부에 소스 전극을 형성하는 단계;
    상기 제1 채널층에 이격되며, 상기 제2 채널층, 상기 채널 공급층 중 적어도 하나에 접촉하는 드레인 전극을 형성하는 단계; 및
    상기 소스 전극과 상기 드레인 전극 사이에, 노멀리 오프 구조를 가지는 게이트 전극부를 형성하는 단계;를 포함하는 고전자 이동도 트랜지스터의 제조방법.
  17. 제 16 항에 있어서,
    상기 소스 전극 수용부를 형성하는 단계에서는,
    상기 소스 전극 수용부를 상기 제1 채널층과 상기 제2 채널층 사이의 계면까지 또는 그보다 깊은 깊이로 형성하는 고전자 이동도 트랜지스터의 제조방법.
  18. 제 16 항에 있어서,
    상기 소스 전극을 형성하는 단계는,
    상기 제1 채널층에 저항 접촉하는 제1 영역을 형성하는 단계와,
    상기 제2 채널층, 상기 채널 공급층 중 적어도 하나에 저항 접촉하는 제2 영역을 형성하는 단계를 포함하는 고전자 이동도 트랜지스터의 제조방법.
  19. 제 16 항에 있어서,
    상기 게이트 전극부를 형성하는 단계에서는,
    상기 소스 전극과 상기 드레인 전극 사이에 리세스 형상의 게이트 전극 수용부를 형성하고,
    상기 게이트 전극 수용부에 게이트 전극을 형성하는 고전자 이동도 트랜지스터의 제조방법.
  20. 제 19 항에 있어서,
    상기 게이트 전극을 형성하기 전에,
    상기 게이트 전극 수용부 상에 절연층을 형성하는 고전자 이동도 트랜지스터의 제조방법
  21. 제 16 항에 있어서,
    상기 게이트 전극부를 형성하는 단계에서는,
    상기 소스 전극과 상기 드레인 전극 사이에 채널 디플리션층을 형성하고,
    상기 채널 디플리션층 상에 게이트 전극을 형성하는 고전자 이동도 트랜지스터의 제조방법.
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