JP2005302861A - Ｉｉｉ−ｖ族窒化物半導体を用いた半導体装置 - Google Patents

Abstract

【課題】障壁層に電子が蓄積され不要な電子の伝導パスが形成されることを防止し、性能劣化が生じない半導体装置を実現できるようにする。
【解決手段】サファイア基板１１の上に形成されたＧａＮからなる動作層１２の上に、ＡｌＧａＮからなる障壁層１３が積層され、障壁層１３にはヘテロ接合界面１９に電子を供給するｎ型のδ−ドープ層１７が動作層１２と障壁層１３とのヘテロ接合界面１９から２ｎｍの位置に形成されている。ｎ型不純物のドープ層をδ−ドープ層にすると共に、ヘテロ接合界面１９の近傍に設けることにより、障壁層１３の中心付近において伝導帯底のエネルギーレベルが低下することを防止できる。これにより、障壁層１３に不要な電子の伝導パスは形成されず、性能劣化の生じない半導体装置が実現できる。
【選択図】 図１

Description

本発明は、III-Ｖ族窒化物半導体を用いた半導体装置に関する。

III-Ｖ族窒化物半導体とは、一般式がＢ_wＡｌ_xＧａ_yＩｎ_zＮ（ｗ＋ｘ＋ｙ＋ｚ＝１； ０≦ｗ，ｘ，ｙ，ｚ≦１）によって表される、アルミニウム（Ａｌ）、ホウ素（Ｂ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）と窒素（Ｎ）との化合物からなる化合物半導体をいう。

III-Ｖ族窒化物半導体はその大きいバンドギャップとそれに伴う高い破壊電圧、高い電子飽和速度及び高い電子移動度、並びにヘテロ接合における高い電子濃度等の利点を有することから、短波長発光素子、高出力高周波素子及び高周波低雑音増幅素子等への応用を目的として、研究開発が進んでいる。とりわけ、III-Ｖ族元素の組成比を変化させた互いのバンドギャップが異なるIII-Ｖ族窒化物半導体層を積層したヘテロ接合構造又はこれらを複数積層した量子井戸構造若しくは超格子構造は、素子内の電子濃度の変調度を制御することができるため、上記素子の基本構造として利用されている。

図９は従来のIII-Ｖ族窒化物半導体装置におけるヘテロ接合を利用する最も一般的な形態を示している（例えば特許文献１又は特許文献２を参照）。図９（ａ）において、基板８１の上に窒化ガリウム（ＧａＮ）からなる動作層８２及び窒化アルミニウムガリウム（ＡｌＧａＮ）からなる障壁層８３が順次積層されており、互いに異なるバンドギャップを有する動作層８２と障壁層８３とが積層された界面には、ヘテロ接合が形成されている。

障壁層８３の上には、ソース電極８４、ドレイン電極８５及びゲート電極８６が形成され、ヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor、以下ＨＦＥＴと略称する。）として動作する。

障壁層８３は、動作層８２側から順に積層された、スペーサー層８７、ｎ型不純物がドープされたキャリア供給層８８及び絶縁層８９により構成されている。

図９（ｂ）は、図９（ａ）に示したＨＦＥＴについてゲート電極８６の下側におけるエネルギーバンドダイアグラムを示している。ゲート電極８６と障壁層８３とはショットキー障壁を形成し、障壁層８３と動作層８２とのヘテロ接合界面には、障壁層８３と動作層８２との自然分極量差及びピエゾ分極量差、キャリア供給層８８のｎ型不純物並びに半導体層内の他の制御不能な欠陥に由来する電子が高濃度に蓄積し、二次元電子ガス（２ＤＥＧ）を形成し、電界効果トランジスタのチャネルキャリアとして動作する。

このような、ＨＦＥＴの特性を高めるためには、チャネルキャリアである電子は障壁層８３と動作層８２とのヘテロ接合界面に局在していることが好ましく、とりわけ、障壁層８３内に進入しないことが好ましい。
特開２００２−１６２４５号公報 米国特許第６３１６７９３号明細書

しかし、上記従来のIII-Ｖ族窒化物半導体を用いたＨＦＥＴの構成において、障壁層８３に設けられたキャリア供給層８８にはｎ型不純物がドープされており、相対的に伝導帯底のエネルギーレベルが低くなっている。このため、平衡状態において障壁層８３の中心付近における伝導帯底のエネルギーレベルは著しく引き下げられ下側に湾曲する。このため、ゲートからトンネル等による電子のリークが発生しやすく、リークした電子は障壁層８３の内部に閉じ込められるため、動作層８２と障壁層８３とのヘテロ接合界面以外に障壁層８３の内部にも電子の伝導パスが形成され、ゲートの変調特性が悪化する等の性能劣化を引き起こすという問題がある。

本発明は、前記従来の問題を解決し、障壁層に電子が蓄積され不要な電子の伝導パスが形成されることを防止し、性能劣化が生じない半導体装置を実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は、第１のIII-Ｖ族窒化物半導体層と第１III-Ｖ族窒化物半導体層よりバンドギャップが大きな第２のIII-Ｖ族窒化物半導体層とがヘテロ接合界面を形成している半導体装置を、第１の半導体層におけるヘテロ接合界面の下側に電子を供給するｎ型不純物層の厚み及び形成位置を最適化する構成とする。

具体的には、本発明の第１の半導体装置は、基板の上に形成された第１のIII-Ｖ族窒化物半導体層と、第１のIII-Ｖ族窒化物半導体層の上に形成され、第１のIII-Ｖ族窒化物半導体層と比べてバンドギャップが大きい第２のIII-Ｖ族窒化物半導体層とを備え、第２のIII-Ｖ族窒化物半導体層は、第１のIII-Ｖ族窒化物半導体層における該第１のIII-Ｖ族窒化物半導体層との間で形成されるへテロ接合界面の下側の領域に電子を供給するｎ型不純物層を有していることを特徴とする。

本発明に係る第１の半導体装置によれば、第１のIII-Ｖ族窒化物半導体層におけるヘテロ接合界面の下側の領域にキャリアとなる電子を供給するｎ型不純物層を第１の半導体層よりもバンドギャップが大きい第２の半導体層の内部に形成しているため、第２の半導体層における伝導帯底のエネルギーレベルの低下を抑えられるので、ヘテロ接合界面に電子を供給することができ、第１の半導体層に確実に電子の伝導パスを形成できる。

本発明の第１の半導体装置において、ｎ型不純物層は、δ−ドープ層であることが好ましい。このような構成にすることにより、イオン化により伝導帯底のエネルギーレベルを低下させるｎ型不純物層の厚さを原子数層程度にまで薄くできるため、伝導帯底のエネルギーレベルの低下を最小限にすることが可能となるので、第２の半導体層の中心付近に不要な電子の伝導パスが形成されることを確実に防止できる。従って、第２の半導体層の内部に電子の蓄積による不要な電子の伝導パスが形成されることを防止できるようになり、その結果、性能劣化のないIII-Ｖ族窒化物半導体装置を実現することができる。

第１の半導体装置においてｎ型不純物層は、ヘテロ接合界面から１０ｎｍ以内の位置に形成されていることが好ましい。このような構成とすることにより、伝導帯底のエネルギーレベルを低下させるｎ型不純物層がヘテロ接合界面の極めて近くに存在するため、第２の半導体層の中心付近において伝導帯底のエネルギーレベルは低下しないので、第２の半導体層の中心付近に不要な電子の伝導パスが形成されることを確実に防止できる。

さらに、ｎ型不純物層は、ヘテロ接合界面の近傍に形成されていることが好ましい。これにより、第２の半導体層における伝導帯底のエネルギーレベルは、ヘテロ接合界面の近傍において最も低くなるため、第２の半導体層の中心付近において伝導帯底のエネルギーレベルが低下することを確実に防止できる。

第１の半導体装置において、第２のIII-Ｖ族窒化物半導体層は、ｎ型不純物層の下側の組成がｎ型不純物層の上側の組成と比べてバンドギャップが小さくなるように設定されていることが好ましい。

このような構成とすることにより、第２の半導体層のヘテロ接合界面側における伝導帯底のエネルギーレベルがｎ型不純物層におけるエネルギーレベルと比べて高くなることを防ぐことができ、第２の窒化物半導体層内中心付近において伝導帯底のエネルギーレベルが下側に湾曲することを確実に防止できる。

また、第２のIII-Ｖ族窒化物半導体層は、ｎ型不純物層の組成がｎ型不純物層を除く部分の組成と比べてバンドギャップが大きくなるように設定されていることが好ましい。

このような構成とすることにより、ｎ型不純物層のイオン化による伝導帯底のエネルギーレベルの低下をあらかじめ補償することができ、第２の半導体層の中心付近において伝導帯底のエネルギーレベルが低下することを防止できる。

さらに、ｎ型不純物層の組成は、第２のIII-Ｖ族窒化物半導体層におけるｎ型不純物層を除く部分の組成と比べてバンドギャップが５％以上大きくなるように設定されていることが好ましい。これにより、伝導帯低のエネルギーレベルの低下を確実に補償することができる。

第１の半導体装置において、第２のIII-Ｖ族窒化物半導体層の上面とｎ型不純物層との間にｐ型不純物層が形成されていることが好ましい。

このような構成とすることにより、ｎ型不純物層のイオン化による伝導帯底のエネルギーレベルの低下をｐ型不純物層のイオン化による伝導帯底のエネルギーレベルの上昇により補償することができる。その結果、第２の半導体層の中心付近に電子の伝導パスが形成されることを確実に防止することができる。

また、ｎ型不純物層とｐ型不純物層とは、ｐｎ接合を形成していることが好ましく、さらに、ｐ型不純物層は、δ−ドープ層であることが好ましい。

本発明に係る第２の半導体装置は、基板の上に形成された第１のIII-Ｖ族窒化物半導体層と、第１のIII-Ｖ族窒化物半導体層の上に形成され、第１のIII-Ｖ族窒化物半導体層と比べてバンドギャップが大きい第２のIII-Ｖ族窒化物半導体層と、第２のIII-Ｖ族窒化物半導体層の上に形成され、ｎ型不純物がドープされたｎ型半導体層とを備えていることを特徴とする。

本発明の第２の半導体装置によれば、第１の半導体層におけるヘテロ接合界面の下側にキャリアを供給するｎ型不純物層が第２の半導体層の外部に形成されているため、第２の半導体層において伝導帯底のエネルギーレベルの低下が生じない。従って、第２の半導体層に電子の蓄積による不要な電子の伝導パスが形成されることがなくなるので、性能劣化のない半導体装置を実現することが可能となる。

本発明の第３の半導体装置は、基板の上に形成された第１のIII-Ｖ族窒化物半導体層と、第１のIII-Ｖ族窒化物半導体層の上に形成された第２のIII-Ｖ族窒化物半導体層とがヘテロ接合界面を形成している半導体装置を対象とし、第２のIII-Ｖ族窒化物半導体層は、へテロ接合界面側から第１のIII-Ｖ族窒化物半導体層と比べてバンドギャップが大きい第１の半導体膜と、第１の半導体膜と比べてバンドギャップが小さい第２の半導体膜とが交互に積層された積層構造を有し、第１の半導体膜におけるへテロ接合界面の近傍、及び各第２の半導体膜と該第２の半導体膜と接する各第１の半導体膜とのそれぞれの界面の近傍がｎ型不純物によりドープされていることを特徴とする。

本発明の第３の半導体装置によれば、第２の半導体層はバンドギャップが異なる２つの半導体膜が交互に積層された積層構造を有しており、２つの半導体膜の界面の近傍がｎ型不純物によりドープされているため、第２の半導体層の上面近傍におけるイオン化率が低くなるので、第２の半導体層において伝導帯底のエネルギーレベルは低下することがない。その結果、第２の半導体層内に電子が蓄積され不要な電子の伝導パスが形成されることを防止できるので、性能劣化のない半導体装置を実現することが可能となる。

本発明の半導体装置によれば、障壁層の中心付近における伝導帯底のエネルギーレベルが低下しないため、障壁層の内部に電子の蓄積による不要な電子の伝導パスが形成されることを防止できる。このため、性能劣化のないIII-Ｖ族窒化物半導体装置を実現することが可能となる。

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。

図１（ａ）は、本実施形態に係る半導体装置の断面を模式的に示している。

図１（ａ）に示すように、サファイアからなる基板１１の上に形成されたＧａＮからなる動作層１２の上に、厚さが２５ｎｍのＡｌ_xＧａ_(1-x)Ｎ（０＜ｘ＜１）からなる障壁層１３が積層されており、動作層１２と障壁層１３とからヘテロ接合界面１９が形成されている。障壁層１３の上には、ソースオーミック電極１４及びドレインオーミック電極１５が互いに間隔をおいて形成され、ソースオーミック電極１４及びドレインオーミック電極１５の間にはゲート電極１６が形成されている。

障壁層１３におけるヘテロ接合界面１９から２ｎｍ上側には、厚さが１ｎｍのｎ型不純物層であるｎ型のδ−ドープ層１７が形成されている。なお、本実施形態において障壁層１３におけるＡｌの混晶比ｘは０．２５としている。

本実施形態の半導体装置の構成によれば、障壁層１３の中心付近において伝導帯底のエネルギーレベルは低下しない。以下にその理由を説明する。

図１（ｂ）は本実施形態に係る半導体装置のゲート電極１６の下側におけるエネルギーバンドダイアグラムを示している。

図１（ｂ）に示すように、障壁層１３の内部にはイオン化により伝導帯底のエネルギーレベルを低下させるｎ型不純物層であるｎ型のδ−ドープ層１７が形成されているため、障壁層１３における伝導帯底のエネルギーレベルは、障壁層１３の上面からｎ型のδ−ドープ層１７に向けて次第に低くなる。しかし、ｎ型のδ−ドープ層１７の厚さは約１ｎｍと極めて薄いため、伝導帯底のエネルギーレベルが相対的に低下する範囲は極めて狭い。これにより障壁層１３における伝導帯底のエネルギーレベルの低下を抑えることができる。

さらに、ｎ型のδ−ドープ層１７は、ヘテロ接合界面１９の近傍に局在しているため、障壁層１３における伝導帯底のエネルギーレベルは、ヘテロ接合界面１９の近傍において最低となる。従って、障壁層１３の中心付近において伝導帯底のエネルギーレベルが低下することはなく、障壁層１３の内部に電子が蓄積されることはない。

図１（ｃ）は本実施形態に係る半導体装置に、ドレインソース電圧（Ｖｄｓ）が１０Ｖでゲートソース電圧（Ｖｇｓ）が０Ｖのバイアスを与えた場合のゲート電極１６の直下における電子濃度のプロファイルを示している。図１（ｃ）において、縦軸は電子濃度（ｃｍ^-3）であり、横軸は表面障壁層１３の上面からの深さ（μｍ）である。

図１（ｃ）に示すように、障壁層１３の内部にはほとんど電子が存在せず、動作層１２におけるヘテロ接合界面１９の近傍にのみ電子が高濃度で存在している。つまり、障壁層１３にチャネル以外の電子の伝導パスが形成されていないことがわかる。

次に、ｎ型のδ−ドープ層１７を設ける位置について説明する。

図２は、本実施形態の半導体装置において障壁層１３に形成されたｎ型のδ−ドープ層１７の位置とドレイン電流（Ｉｄｓ）及びゲートリーク電流の絶対値（｜Ｉｇ｜）との関係を示している。図２において横軸はｎ型のδ−ドープ層１７のヘテロ接合界面１９からの距離（ｎｍ）であり、縦軸はＩｄｓ及び｜Ｉｇ｜（Ａ／ｍｍ）である。また、測定の際のバイアス条件はＶｄｓが１５Ｖであり、Ｖｇｓが０Ｖである。

図２に示すようにｎ型不純物のδ−ドープ層１７を形成する位置がヘテロ接合界面１９から離れるに従いＩｄｓの値が減少し、｜Ｉｇ｜の値が増大する。特にｎ型不純物のδ−ドープ層１７を形成する位置がヘテロ接合界面１９から１０ｎｍ以上離れると｜Ｉｇ｜の値が急激に上昇する。また、この場合Ｉｄｓの値も０．５以下となりデバイスの特性が大きく劣化する。従って、ｎ型不純物のδ−ドープ層１７はヘテロ接合界面１９から１０ｎｍ以内の位置に形成することが好ましく、より好ましくは５ｎｍ以内の位置に形成すればよい。

以上説明したように、本実施形態の半導体装置においては、障壁層１３に設けられるｎ型不純物層をｎ型のδ−ドープ層１７とすることにより極めて薄くすると共に、ｎ型のδ−ドープ層１７をヘテロ接合界面１９の近傍に形成しているため、障壁層１３の中心付近において伝導帯底のエネルギーレベルは低下しない。従って、障壁層１３の内部には電子が蓄積されないので、障壁層１３に不要な電子の伝導パスが形成されることを防止でき、その結果、性能劣化がない半導体装置を実現することが可能となる。

（第２の実施形態）
以下に本発明の第２の実施形態に係る半導体装置について図３を参照しながら説明する。

図３（ａ）は、本実施形態に係る半導体装置の断面を模式的に示している。

図３（ａ）に示すように、サファイアからなる基板１１の上に形成されたＧａＮからなる動作層１２の上に、厚さが２５ｎｍのＡｌ_xＧａ_(1-x)Ｎ（０＜ｘ＜１）からなる障壁層１３が積層されており、動作層１２と障壁層１３とからヘテロ接合界面１９が形成されている。障壁層１３の上には、ソースオーミック電極１４及びドレインオーミック電極１５が互いに間隔をおいて形成され、ソースオーミック電極１４及びドレインオーミック電極１５の間にはゲート電極１６が形成されている。

障壁層１３におけるヘテロ接合界面１９から５ｎｍ上側には、厚さが１ｎｍのｎ型のδ−ドープ層１７が形成されている。なお、本実施形態において障壁層１３はバンドギャップの異なる２つの領域から形成されており、ｎ型のδ−ドープ層１７よりヘテロ接合界面１９側にバンドギャップの小さな障壁層下部領域１３ａ（ｘ＝０.１５）が形成され、ｎ型のδ−ドープ層１７より上面側にはバンドギャップの大きな障壁層上部領域１３ｂ（ｘ＝０.２５）が形成されている。また、ｎ型のδ−ドープ層１７におけるＡｌの混晶比ｘは障壁層上部領域１３ｂと同じ０．２５である。

本実施形態の半導体装置の構成によれば、障壁層１３の中心付近において伝導帯底のエネルギーレベルは低下しない。以下にその理由を説明する。

図３（ｂ）は本実施形態に係る半導体装置のゲート電極１６の下側におけるエネルギーバンドダイアグラムを示している。

図３（ｂ）に示すように、障壁層１３における伝導帯底のエネルギーレベルは、障壁層１３の上面からｎ型のδ−ドープ層１７に向けて次第に低下する。しかし、イオン化により伝導帯底のエネルギーレベルを相対的に低下させるｎ型のδ−ドープ層１７の厚さが約１ｎｍと極めて薄いため、伝導帯底のエネルギーレベルが相対的に低下する範囲は極めて狭い。また、障壁層下部領域１３ａのバンドギャップは、ｎ型のδ−ドープ層１７のバンドギャップと比べて小さいため、障壁層下部領域１３ａにおける伝導帯底のエネルギーレベルは、ｎ型のδ−ドープ層１７における伝導帯底のエネルギーレベルと比べて低くなる。

従って、障壁層１３における伝導帯底のエネルギーレベルは、ヘテロ接合界面１９において最も低くなり、障壁層１３の中心付近において伝導帯底のエネルギーレベルが引き下げられることはない。

図３（ｃ）は本実施形態に係る半導体装置に、Ｖｄｓが１０ＶでＶｇｓが０Ｖのバイアスを与えた場合のゲート電極１６の直下における電子濃度のプロファイルを示している。図３（ｃ）に示すように、障壁層１３の内部にはほとんど電子が存在せず、動作層１２におけるヘテロ接合界面１９の近傍にのみ電子が高濃度で存在している。つまり、障壁層１３にチャネル以外の電子の伝導パスが形成されていないことがわかる。

ゲート電極１６の直下における、障壁層下部領域１３ａのバンドギャップは、ｎ型のδ−ドープ層１７のバンドギャップと比べて小さい。これにより、障壁層１３の伝導帯から動作層１２の伝導帯ヘ電子が流れ込むため、障壁層１３の内部に電子は蓄積されず、電子の伝導パスは形成されない。

以上説明したように、本実施形態の半導体装置によれば、障壁層下部領域１３ａにおけるバンドギャップを障壁層１３の他の部分におけるバンドギャップと比べて相対的に小さくすることにより、ｎ型のδ−ドープ層１７よりヘテロ接合界面１９側において伝導帯底のエネルギーレベルを低くできる。これにより障壁層１３の内部には電子が蓄積されないので、障壁層１３に不要な電子の伝導パスが形成されることを防止でき、その結果、性能劣化がない半導体装置を実現することが可能となる。

（第３の実施形態）
以下に本発明の第３の実施形態における半導体装置について図４を参照しながら説明する。

図４（ａ）は、本実施形態に係る半導体装置の断面を模式的に示している。

図４（ａ）に示すように、サファイアからなる基板１１の上に形成されたＧａＮからなる動作層１２の上に、厚さが２５ｎｍのＡｌ_xＧａ_(1-x)Ｎ（０＜ｘ＜１）からなる障壁層１３が積層されており、動作層１２と障壁層１３とからヘテロ接合界面１９が形成されている。障壁層１３の上には、ソースオーミック電極１４及びドレインオーミック電極１５が互いに間隔をおいて形成され、ソースオーミック電極１４及びドレインオーミック電極１５の間にはゲート電極１６が形成されている。

障壁層１３におけるヘテロ接合界面から５ｎｍ上側には、厚さが１ｎｍのｎ型のδ−ドープ層１７が形成されている。本実施形態において、ｎ型のδ−ドープ層１７におけるＡｌの混晶比ｘは０．３５であり、障壁層１３のδ−ドープ層１７を除くノンドープ領域１３ｃにおけるＡｌの混晶比ｘは０．２５である。このため、δ−ドープ層１７におけるバンドギャップは、ノンドープ領域１３ｃにおけるバンドギャップと比べて大きくなっている。

本実施形態の半導体装置の構成によれば、障壁層１３の中心付近において伝導帯底のエネルギーレベルが引き下げられることはない。以下にその理由を説明する。

図４（ｂ）は本実施形態に係る半導体装置のゲート電極１６の下側におけるエネルギーバンドダイアグラムを示している。

図４（ｂ）に示すように、障壁層１３における伝導帯底のエネルギーレベルは、障壁層１３の上面からｎ型のδ−ドープ層１７に向けて次第に低下する。しかし、伝導帯底のエネルギーレベルを相対的に低下させるｎ型のδ−ドープ層１７の厚さは約１ｎｍと極めて薄いため、伝導帯底のエネルギーレベルが相対的に低下する範囲も極めて狭い。また、ｎ型のδ−ドープ層１７におけるＡｌの混晶比ｘがノンドープ領域１３ｃと比べて大きいため、ｎ型のδ−ドープ層１７におけるバンドギャップは、ノンドープ領域１３ｃにおけるバンドギャップと比べて大きい。このため、ｎ型不純物がドープされたことにより生じる伝導帯底のエネルギーレベルの低下を、バンドギャップの増大による伝導帯底のエネルギーレベルの上昇により補償することができる。

従って、障壁層１３における伝導帯底のエネルギーレベルは、ヘテロ接合界面１９において最も低くなり、障壁層１３の中心付近において伝導帯底のエネルギーレベルが引き下げられることはない。

図４（ｃ）は本実施形態に係る半導体装置に、Ｖｄｓが１０ＶでＶｇｓが０Ｖのバイアスを与えた場合のゲート電極１６の直下における電子濃度のプロファイルを示している。

図４（ｃ）に示すように、障壁層１３の内部にはほとんど電子が存在せず、動作層１２におけるヘテロ接合界面１９の近傍にのみ電子が高濃度で存在している。つまり、障壁層１３にチャネル以外の電子の伝導パスが形成されていないことがわかる。

以上説明したように、本実施形態の半導体装置においては、イオン化により伝導帯底のエネルギーレベルが相対的に低下するｎ型のδ−ドープ層１７のバンドギャップをノンドープ領域１３ｃのバンドギャップと比べて大きく設定しているため、障壁層１３の中心付近において伝導帯底のエネルギーレベルは低下しない。従って、障壁層１３の内部には電子が蓄積されないので、障壁層１３に不要な電子の伝導パスが形成されることを防止でき、その結果、性能劣化がない半導体装置を実現することが可能となる。

ｎ型不純物にＳｉを用いる場合に、ｎ型のδ−ドープ層１７にドープ可能なＳｉの最大濃度は、約１×１０²⁰ｃｍ^-3である。この場合において動作層１２におけるヘテロ接合界面１９近傍にチャネル層を形成するためには、経験上動作層１２と障壁層１３との間に約０．１ｅＶのバンドオフセットが必要となる。また、経験上伝導帯のバンドオフセットの大きさはバンドギャップの差の約７０％であることから、障壁層１３のバンドギャップは動作層１２より０．１４ｅＶ以上大きくなければならない。

一方、本実施形態において障壁層１３は、バンドギャップの大きなｎ型のδ−ドープ層１７とバンドギャップの小さなノンドープ領域１３ｃとによって構成されている。このため、動作層１２にチャネルを形成するためには少なくともノンドープ領域１３ｃのバンドギャップが動作層１２と同一であり、ｎ型のδ−ドープ層１７のバンドギャップが動作層１２のバンドギャップと比べて０．１４ｅＶ以上大きい必要がある。

例えば、動作層１２に通常用いられるバンドギャップが３．４ｅＶであるＧａＮを用いる場合には、障壁層１３のノンドープ領域１３ｃにおけるバンドギャップは少なくともＧａＮのバンドギャップと同じ３．４ｅＶ以上でなければならず、ｎ型のδ−ドープ層１７のバンドギャップは少なくともノンドープ領域１３ｃのバンドギャップ（３．４ｅＶ）と比べて約５％大きな３．５４ｅＶ以上でなければならない。従って、ｎ型のδ−ドープ層１７のバンドギャップは、ノンドープ領域１３ｃのバンドギャップと比べて少なくとも５％以上大きいことが好ましい。

（第４の実施形態）
以下に本発明の第４の実施形態に係る半導体装置について図５を参照しながら説明する。

図５（ａ）は、本実施形態に係る半導体装置の断面を模式的に示している。

図５（ａ）に示すように、サファイアからなる基板１１の上に形成されたＧａＮからなる動作層１２の上に、厚さが２５ｎｍのＡｌ_xＧａ_(1-x)Ｎ（０＜ｘ＜１）からなる障壁層１３が積層されており、動作層１２と障壁層１３とからヘテロ接合界面１９が形成されている。障壁層１３の上には、ソースオーミック電極１４及びドレインオーミック電極１５が互いに間隔をおいて形成され、ソースオーミック電極１４及びドレインオーミック電極１５の間にはゲート電極１６が形成されている。

障壁層１３におけるヘテロ接合界面１９から５ｎｍ上側には、厚さが２ｎｍのｎ型のδ−ドープ層１７が形成され、さらにｎ型のδ−ドープ層１７の上にはｐ型の不純物がドープされた厚さが１０ｎｍのｐ型不純物層４８が形成されており、ｎ型のδ−ドープ層１７及びｐ型不純物層４８がｐｎ接合を形成している。なお、本実施形態において障壁層１３におけるＡｌの混晶比ｘは０．２５としている。

本実施形態の半導体装置の構成によれば、障壁層１３の中心付近において伝導帯底のエネルギーレベルは低下しない。以下にその理由を述べる。

図５（ｂ）は本実施形態に係る半導体装置のゲート電極１６の下側におけるエネルギーバンドダイアグラムを示している。

図５（ｂ）に示すように、障壁層１３における伝導帯底のエネルギーレベルは、障壁層１３の上面からｎ型のδ−ドープ層１７に向けて次第に低下する。しかし、ｎ型のδ−ドープ層１７の厚さは約２ｎｍと極めて薄いため、伝導帯底のエネルギーレベルが相対的に低下する範囲は極めて狭く、また、ｎ型のδ−ドープ層１７の上側に設けられたｐ型不純物層４８により障壁層１３における伝導体底のエネルギーレベルは全体に引き上げられており、ｎ型のδ−ドープ層１７による伝導帯底のエネルギーレベルの低下を補償することができる。

従って、障壁層１３における伝導帯底のエネルギーレベルは、ヘテロ接合界面１９近傍において最も低くなり、障壁層１３の中心付近において伝導帯底のエネルギーレベルが引き下げられることはない。これにより障壁層１３の内部には電子が蓄積されないので、障壁層１３に不要な電子の伝導パスが形成されることを防止でき、その結果、性能劣化がない半導体装置を実現することが可能となる。

なお、ｐ型不純物層４８は、ｎ型のδ−ドープ層１７よりも障壁層１３の上面側に形成されていればよく、必ずしもｐｎ接合を形成している必要はない。

また、ｐ型不純物層４８の上にソースオーミック電極１４、ドレインオーミック電極１５及びゲート電極１６が形成されている構成であっても同様の効果が得られる。

（第５の実施形態）
以下に本発明の第５の実施形態に係る半導体装置について図６を参照しながら説明する。

図６（ａ）は、本実施形態に係る半導体装置の断面を模式的に示している。

図６（ａ）に示すように、サファイアからなる基板１１の上に形成されたＧａＮからなる動作層１２の上に、厚さが２５ｎｍのＡｌ_xＧａ_(1-x)Ｎ（０＜ｘ＜１）からなる障壁層１３が積層されており、動作層１２と障壁層１３とからヘテロ接合界面１９が形成されている。障壁層１３の上には、ソースオーミック電極１４及びドレインオーミック電極１５が互いに間隔をおいて形成され、ソースオーミック電極１４及びドレインオーミック電極１５の間にはゲート電極１６が形成されている。

障壁層１３におけるヘテロ接合界面１９から３ｎｍ上側には、厚さが１ｎｍのｎ型のδ−ドープ層１７が形成され、さらに、最上面から３ｎｍ下側には厚さが２ｎｍのｐ型不純物層であるｐ型のδ−ドープ層５８が形成されている。なお、本実施形態において障壁層１３におけるＡｌの混晶比ｘは０．２５としている。

本実施形態の半導体装置の構成によれば、障壁層１３の中心付近において伝導帯底のエネルギーレベルは低下しない。以下にその理由を述べる。

図６（ｂ）は本実施形態に係る半導体装置のゲート電極１６の下側におけるエネルギーバンドダイアグラムを示している。

図６（ｂ）に示すように、障壁層１３における伝導帯底のエネルギーレベルは、障壁層１３の上面からｎ型のδ−ドープ層１７に向けて次第に低くなる。しかし、ｎ型のδ−ドープ層１７の厚さは約１ｎｍと極めて薄いため、伝導帯底のエネルギーレベルが相対的に低下する範囲は極めて狭く、また、ｎ型のδ−ドープ層１７の上側に設けられたｐ型のδ−ドープ層５８により障壁層１３における伝導体底のエネルギーレベルは全体に引き上げられており、ｎ型のδ−ドープ層１７による伝導帯底のエネルギーレベルの低下を補償することができる。

従って、障壁層１３における伝導帯底のエネルギーレベルは、ヘテロ接合界面１９近傍において最も低くなり、障壁層１３の中心付近において伝導帯底のエネルギーレベルが引き下げられることはない。これにより障壁層１３の内部には電子が蓄積されないので、障壁層１３に不要な電子の伝導パスが形成されることを防止でき、その結果、性能劣化がない半導体装置を実現することが可能となる。

（第６の実施形態）
以下に本発明の第６の実施形態に係る半導体装置について図７を参照しながら説明する。

図７（ａ）は、本実施形態に係る半導体装置の断面を模式的に示している。

図７（ａ）に示すように、サファイアからなる基板１１の上に形成されたＧａＮからなる動作層１２の上に、厚さが２５ｎｍのＡｌ_xＧａ_(1-x)Ｎ（０＜ｘ＜１）からなる障壁層１３が積層されており、動作層１２と障壁層１３とからヘテロ接合界面１９が形成されている。障壁層１３の上には、ソースオーミック電極１４及びドレインオーミック電極１５が互いに間隔をおいて形成され、ソースオーミック電極１４及びドレインオーミック電極１５の間にはゲート電極１６が形成されている。

本実施形態の半導体装置の構成においては、チャネルへの必要なキャリアは、障壁層１３の上に設けられたｎ型半導体層６７によって供給され、障壁層１３の内部にはｎ型の不純物ドープ層が存在しない。

図７（ｂ）は本実施形態に係る半導体装置のゲート電極１６の下側におけるエネルギーバンドダイアグラムを示している。

図７（ｂ）に示すように、障壁層１３の内部にはｎ型の不純物ドープ層が存在しないので、障壁層１３における伝導帯低のエネルギーレベルは障壁層の表面からヘテロ接合界面１９に向けて直線的に低下する。従って、障壁層１３の中心付近において伝導帯底のエネルギーレベルは低下しない。また、障壁層１３の上に設けられたｎ型半導体層６７は厚さが１ｎｍと非常に薄いため、ソースオーミック電極１４及びドレインオーミック電極１５の形成において、アロイ化などのプロセス上の障害とはならない。

また、ｎ型半導体層６７の厚さが１ｎｍと非常に薄いことから、ゲート電極１６のショットキー特性もｎ型半導体層６７が無い場合と同様に、ゲート金属のフェルミレベルと障壁層１３の伝導帯底のエネルギーレベルの違いにより決まる高い障壁高さを保つことが可能である。

以上説明したように、本実施形態の構成によれば、障壁層１３の内部にイオン化により伝導帯底のエネルギーレベルを低下させるｎ型の不純物層が形成されていないため、障壁層１３の中心付近において伝導帯底のエネルギーレベルの低下は生じない。これにより障壁層１３の内部には電子が蓄積されないので、障壁層１３に不要な電子の伝導パスが形成されることを防止でき、その結果、性能劣化がない半導体装置を実現することが可能となる。

なお、本実施形態においてｎ型半導体層６７としてＳｉからなる半導体層を用いたが、これに限らずＡｌ_xＧａ_yＩｎ_zＡｓ（ｘ＋ｙ＋ｚ＝1；０≦ｘ，ｙ，ｚ≦１）、Ａｌ_xＧａ_yＩｎ_zＰ（ｘ＋ｙ＋ｚ＝1；０≦ｘ，ｙ，ｚ≦１）、Ａｌ_xＧａ_yＩｎ_zＮ（ｘ＋ｙ＋ｚ＝1；０≦ｘ，ｙ，ｚ≦１）、Ｚｎ_xＣｄ_yＯ_pＳ_qＳｅ_r（ｘ＋ｙ＝1；０≦ｘ，ｙ≦１、ｐ＋ｑ＋ｒ＝1；０≦ｐ，ｑ，ｒ≦１），又はＳｉ_xＧｅ_yＣ_z（ｘ＋ｙ＋ｚ＝1；０≦ｘ，ｙ，ｚ≦１）等のIII-Ｖ族、II-VI 族、IV族半導体またはこれらの混晶を用いることができる。

本発明に係る第１から第６の実施形態において、動作層にＧａＮを、障壁層にＡｌ_xＧａ_1-xＮ（０＜ｘ＜１）を用いたが、これに限らず一般式がＢ_wＡｌ_xＧａ_yＩｎ_zＮ（ｗ＋ｘ＋ｙ＋ｚ＝１；０≦ｗ，ｘ，ｙ，ｚ≦１）によって表されるIII-Ｖ族窒化物半導体の中から選択したバンドギャップが異なる２種類の化合物の組み合わせを用いることができる。

（第７の実施形態）
以下に本発明の第７の実施形態に係る半導体装置について図８を参照しながら説明する。

図８（ａ）は、本実施形態に係る半導体装置の断面を模式的に示している。

図８（ａ）に示すように、サファイアからなる基板１１の上に形成されたＧａＮからなる動作層１２の上に障壁層として機能する積層構造体７３が形成されている。

積層構造体７３の最下層には厚さが２ｎｍのＡｌ_0.25Ｇａ_0.75Ｎ層７３ａが設けられており、動作層１２と最下層のＡｌ_0.25Ｇａ_0.75Ｎ層７３ａとの間にはヘテロ接合界面１９が形成されている。

最下層のＡｌ_0.25Ｇａ_0.75Ｎ層７３ａの上にはさらに厚さが２ｎｍのＡｌ_0.15Ｇａ_0.85Ｎ層７３ｂと厚さが２ｎｍのＡｌ_0.25Ｇａ_0.75Ｎ層７３ａとが交互に９周期分、エピタキシャル成長によって積層されている。

積層構造体７３の上には、ソースオーミック電極１４及びドレインオーミック電極１５が互いに間隔をおいて形成され、ソースオーミック電極１４及びドレインオーミック電極１５の間にはゲート電極１６が形成されている。

積層構造体７３において、最下層に形成されたＡｌ_0.25Ｇａ_0.75Ｎ層７３ａのヘテロ接合界面１９の近傍及びＡｌ_0.15Ｇａ_0.85Ｎ層７３ｂとこれに接するＡｌ_0.25Ｇａ_0.75Ｎ層７３ａとの各界面の近傍がｎ型不純物により高濃度にドープされている。

本実施形態の半導体装置の構成によれば、障壁層１３における伝導帯底のエネルギーレベルが引き下げられることはない。以下にその理由を説明する。

図８（ｂ）は本実施形態に係る半導体装置のゲート電極１６の下側におけるエネルギーバンドダイアグラムを示している。

図８（ｂ）に示すように、積層構造体７３の上面の近傍においてはイオン化率が極めて低くなるため、イオン化による伝導帯底のエネルギーレベルの低下は生じない。また、積層構造体７３とＧａＮ層１２とのヘテロ接合界面１９に形成されるチャネルへのキャリアは、積層構造体７３の最下層に位置するＡｌ_0.25Ｇａ_0.75Ｎ層７３ａに設けられたｎ型不純物ドープ層により供給され、このｎ型不純物ドープ層は、高濃度のδ−ドープ層として作用する。

従って、障壁層である積層構造体７３において伝導帯底のエネルギーレベルが引き下げられることはない。このため、積層構造体７３の内部には電子が蓄積されないので、積層構造体７３に不要な電子の伝導パスが形成されることを防止でき、その結果、性能劣化がない半導体装置を実現することが可能となる。

なお、本実施形態において積層構造体７３はＡｌ_0.15Ｇａ_0.85Ｎ１３ｂとＡｌ_0.25Ｇａ_0.75Ｎ１３ａとを９周期積層しているが、これに限らず、積層構造体７３がゲートからの電子のリークに対する障壁として機能できればよく、Ａｌ_0.15Ｇａ_0.85Ｎ１３ｂとＡｌ_0.25Ｇａ_0.75Ｎ１３ａとを１周期以上積層していれば同様の効果が得られる。

また、本実施形態において、動作層１２及び障壁層である積層構造体７３にＧａＮ、Ａｌ_0.25Ｇａ_0.75Ｎ及びＡｌ_0.15Ｇａ_0.85Ｎの組み合わせを用いたが、一般式がＢ_wＡｌ_xＧａ_yＩｎ_zＮ（ｗ＋ｘ＋ｙ＋ｚ＝１；０≦ｗ，ｘ，ｙ，ｚ≦１）によって表されるIII-Ｖ族窒化物半導体の中から選択したバンドギャップが異なる３種類の化合物の組み合わせを用いることができる。

また、本発明に係る第１から第７の実施形態において、基板１１としてサファイアからなる基板を用いたが、ＧａＮ、Ｓｉ、ＳｉＣ又はＧａＡｓ等からなる基板を用いてもよい。

本発明の半導体装置は、障壁層の中心付近における伝導帯底のエネルギーレベルが低下しないため、障壁層の内部に電子の蓄積による不要な電子の伝導パスが形成されることを防止できる。このため、性能劣化のないIII-Ｖ族窒化物半導体装置を実現することが可能となり、III-Ｖ族窒化物半導体を用いた半導体装置等に有用である。

（ａ）から（ｃ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は断面図であり、（ｂ）はエネルギーバンドダイアグラムであり、（ｃ）は電子濃度のプロファイルである。 はｎ型不純物のδ−ドープ層の位置とドレイン電流（Ｉｄｓ）及びゲート電流の絶対値（｜Ｉｇ｜）との関係を示すグラフである。 （ａ）から（ｃ）は本発明の第２の実施形態に係る半導体装置を示し、（ａ）は断面図であり、（ｂ）はエネルギーバンドダイアグラムであり、（ｃ）は電子濃度のプロファイルである。 （ａ）から（ｃ）は本発明の第３の実施形態に係る半導体装置を示し、（ａ）は断面図であり、（ｂ）はエネルギーバンドダイアグラムであり、（ｃ）は電子濃度のプロファイルである。 （ａ）及び（ｂ）は本発明の第４の実施形態に係る半導体装置を示し、（ａ）は断面図であり、（ｂ）はエネルギーバンドダイアグラムである。 （ａ）及び（ｂ）は本発明の第５の実施形態に係る半導体装置を示し、（ａ）は断面図であり、（ｂ）はエネルギーバンドダイアグラムである。 （ａ）及び（ｂ）は本発明の第６の実施形態に係る半導体装置を示し、（ａ）は断面図であり、（ｂ）はエネルギーバンドダイアグラムである。 （ａ）及び（ｂ）は本発明の第７の実施形態に係る半導体装置を示し、（ａ）は断面図であり、（ｂ）エネルギーバンドダイアグラムである。 （ａ）及び（ｂ）は従来のIII-Ｖ族窒化物半導体によるヘテロ接合電界効果トランジスタを示し、（ａ）は断面図であり、（ｂ）はエネルギーバンドダイアグラムである。

符号の説明

１１ 基板
１２ 動作層
１３ 障壁層
１３ａ 障壁層下部領域
１３ｂ 障壁層上部領域
１３ｃ ノンドープ領域
１４ ソースオーミック電極
１５ ドレインオーミック電極
１６ ゲート電極
１７ ｎ型のδ−ドープ層
１９ ヘテロ接合界面
４８ ｐ型不純物層
５８ ｐ型のδ−ドープ層
６７ ｎ型半導体層
７３ 積層構造体
７３ａ Ａｌ_0.25Ｇａ_0.75Ｎ層
７３ｂ Ａｌ_0.15Ｇａ_0.85Ｎ層

Claims (12)

1. 基板の上に形成された第１のIII-Ｖ族窒化物半導体層と、
   前記第１のIII-Ｖ族窒化物半導体層の上に形成され、前記第１のIII-Ｖ族窒化物半導体層と比べてバンドギャップが大きい第２のIII-Ｖ族窒化物半導体層とを備え、
   前記第２のIII-Ｖ族窒化物半導体層は、前記第１のIII-Ｖ族窒化物半導体層における該第１のIII-Ｖ族窒化物半導体層との間で形成されるへテロ接合界面の下側の領域に電子を供給するｎ型不純物層を有していることを特徴とする半導体装置。
2. 前記ｎ型不純物層は、δ−ドープ層であることを特徴とする請求項１に記載の半導体装置。
3. 前記ｎ型不純物層は、前記ヘテロ接合界面から１０ｎｍ以内の位置に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記ｎ型不純物層は、前記ヘテロ接合界面の近傍に形成されていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
5. 前記第２のIII-Ｖ族窒化物半導体層は、前記ｎ型不純物層の下側の組成が、前記ｎ型不純物層の上側の組成と比べてバンドギャップが小さくなるように設定されていることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
6. 前記第２のIII-Ｖ族窒化物半導体層は、前記ｎ型不純物層の組成が前記ｎ型不純物層を除く部分の組成と比べてバンドギャップが大きくなるように設定されていることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
7. 前記ｎ型不純物層の組成は、前記第２のIII-Ｖ族窒化物半導体層における前記ｎ型不純物層を除く部分の組成と比べてバンドギャップが５％以上大きくなるように設定されていることを特徴とする請求項６に記載の半導体装置。
8. 前記第２のIII-Ｖ族窒化物半導体層の上面と前記ｎ型不純物層との間にｐ型不純物層が形成されていることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
9. 前記ｎ型不純物層と前記ｐ型不純物層とは、ｐｎ接合を形成していることを特徴とする請求項８に記載の半導体装置。
10. 前記ｐ型不純物層は、δ−ドープ層であることを特徴とする請求項８に記載の半導体装置。
11. 基板の上に形成された第１のIII-Ｖ族窒化物半導体層と、
    前記第１のIII-Ｖ族窒化物半導体層の上に形成され、前記第１のIII-Ｖ族窒化物半導体層と比べてバンドギャップが大きい第２のIII-Ｖ族窒化物半導体層と、
    前記第２のIII-Ｖ族窒化物半導体層の上に形成され、ｎ型不純物がドープされたｎ型半導体層とを備えていることを特徴とする半導体装置。
12. 基板の上に形成された第１のIII-Ｖ族窒化物半導体層と、該第１のIII-Ｖ族窒化物半導体層の上に形成された第２のIII-Ｖ族窒化物半導体層とがヘテロ接合界面を形成している半導体装置であって、
    前記第２のIII-Ｖ族窒化物半導体層は、前記へテロ接合界面側から前記第１のIII-Ｖ族窒化物半導体層と比べてバンドギャップが大きい第１の半導体膜と、前記第１の半導体膜と比べてバンドギャップが小さい第２の半導体膜とが交互に積層された積層構造を有し、
    前記第１の半導体膜におけるの前記へテロ接合界面の近傍、及び前記各第２の半導体膜と該第２の半導体膜と接する前記各第１の半導体膜とのそれぞれの界面の近傍がｎ型不純物によりドープされていることを特徴とする半導体装置。
    
    

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