TWI680577B - 半導體元件及其製作方法 - Google Patents

Abstract

一種半導體元件，包含一基板；一緩衝層、一電子傳輸層及一第ㄧ障壁層，依序形成於該基板上；一第一凹陷區，形成於該電子傳輸層及該第ㄧ障壁層中，該第一凹陷區自該第ㄧ障壁層延伸至該電子傳輸層的一部分；一第二障壁層，覆蓋該第ㄧ障壁層與該第一凹陷區的側壁及底面；一第三障壁層，填於該第一凹陷區內，並位於該第二障壁層上； 一p型半導體層，填於該第一凹陷區內，並位於該第三障壁層上；一第一閘極電極，位於該p型半導體層上；以及一第一源極電極及一第一汲極電極，間隔開的位於該緩衝層上。

Description

半導體元件及其製作方法

本發明是有關於一種半導體元件及其製作方法，特別是指一種加強型高電子遷移率電晶體(Enhancement-Mode High Electron Mobility Transistor，E-mode HEMT)及其製作方法。

氮化鎵(GaN)因為具有寬能隙，除了可做為發光材料之外，氮化鎵/氮化鋁鎵(GaN/AlGaN)材料由於兩者之能隙差異，可於氮化鎵/氮化鋁鎵間造成能帶彎曲與能帶不連續，進而局限大量的電子以形成二維電子氣(2DEG)，藉此，可製作高電子遷移率電晶體(High-Electron-Mobility Transistor，HEMT)。高電子遷移率電晶體具有耐高溫、耐高壓，可於高電流密度及高頻操作的效果，目前已成功地應用於高功率或高頻之元件當開關使用。

對電路設計者而言，加強型高電子遷移率電晶體(E-mode HEMT)因不需施加額外的負電壓以關閉電晶體而受其青睞。目前市售的E-mode HEMT有疊接式(cascode)及p型氮化鎵披覆層式(p-GaN-cap)兩種。疊接式加強型高電子遷移率電晶體(cascode E-mode HEMT)係由一高壓空乏型高電子遷移率電晶體(Depletion-mode High Electron Mobility Transistor，D-mode HEMT)與一低壓矽基金氧半場效電晶體(Si MOSFET)組成，但其間的連接線會增加元件的電感及電阻，且製程亦較複雜。為克服上述問題，也可使用p型氮化鎵披覆層式加強型高電子遷移率電晶體(p-GaN-cap E-mode HEMT)，惟p-GaN-cap E-mode HEMT之製 程易因蝕刻p-GaN披覆層時而傷害到其底下的AlGaN層，造成2DEG濃度與設計值有差異。

另外，反相器(Inverter)是數位電路邏輯閘的核心元件，傳統是以矽的互補式金屬氧化物半導體(CMOS)製程為主，但因矽的能隙較低，因此在高溫操作時，其邏輯閘之雜訊容限(noise margin)及電壓擺幅(voltage swing)就會縮小，導致影響整個電路的表現。

本案提供一種半導體元件，包含一基板；一緩衝層、一電子傳輸層及一第一障壁層，依序形成於該基板上；一第一凹陷區，形成於該電子傳輸層及該第一障壁層中，該第一凹陷區自該第一障壁層延伸至該電子傳輸層的一部分；一第二障壁層，覆蓋該第一障壁層與該第一凹陷區的側壁及底面；一第三障壁層，填於該第一凹陷區內，並位於該第二障壁層上；一p型半導體層，填於該第一凹陷區內，並位於該第三障壁層上；一第一閘極電極，位於該p型半導體層上；以及一第一源極電極及一第一汲極電極，間隔開的位於該緩衝層上。

1、2、3、3-1‧‧‧半導體元件

101、201‧‧‧基板

103、203‧‧‧成核層

105、205‧‧‧緩衝層

107、207‧‧‧電子傳輸層

109、209‧‧‧第一障壁層

109-1、209-1‧‧‧表面

111、211‧‧‧第一凹陷區

113、213‧‧‧第二障壁層

115、215‧‧‧第三障壁層

117、217‧‧‧p型半導體層

113-1、115-1、117-1、213-1、215-1、217-1‧‧‧上表面

119‧‧‧閘極電極

121‧‧‧汲極電極

123‧‧‧源極電極

108、208‧‧‧2DEG

219‧‧‧第一閘極電極

221‧‧‧第一汲極電極

223‧‧‧第一源極電極

225‧‧‧第二閘極電極

227‧‧‧第二汲極電極

229‧‧‧第二源極電極

231‧‧‧絕緣區

311‧‧‧第一凹陷區

312‧‧‧第二凹陷區

D1、D2‧‧‧深度

T1‧‧‧E-mode HEMT

T2‧‧‧D-mode HEMT

V_DD‧‧‧恆定電壓

V_in‧‧‧輸入電壓

V_out‧‧‧輸出電壓

第1A-1E圖說明依據本發明之第一實施例的半導體元件的製程方法。

第1F圖說明依據本發明之第一實施例的半導體元件的俯視圖。

第2A-2F圖說明依據本發明之第二實施例的半導體元件的製程方法。

第2G圖說明依據本發明之第二實施例的半導體元件的俯視圖。

第2H圖說明依據本發明之第二實施例的半導體元件的電連接方式。

第2I圖說明第2H圖的等效電路圖。

第3A-3B圖說明依據本發明之第三及第四實施例的半導體元件。

以下針對本發明之半導體元件作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本發明之不同樣態。以下所述特定的元件及排列方式儘為簡單描述本發明。當然，這些僅用以舉例而非本發明之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖示的一個元件對於另一元件的相對關係。能理解的是，如果將圖示的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。另，「層」、「層別」之用語通常意謂在一區域內具有特定厚度的材料，其可由單一層或複數子層組成，只要該組成提供相同的功能即屬之。

第1A-1E圖說明依據本發明之第一實施例的一半導體元件1的製程方法。半導體元件1包含高電子遷移率電晶體，於本實施例中，半導體元件1為一加強型高電子遷移率電晶體(E-mode HEMT)。參照第1A圖，本實施例的製程方法包括提供一基板101，基板101可以是矽、藍寶石(Al₂O₃)或碳化矽(SiC)所構成，在本實施例中，基板101是矽基板。接著在基板101上磊晶形成一緩衝層105、一電子傳輸層107、以及一第一障壁層109。於本實施例中，緩衝層105的厚度約3μm~4μm。由於後續形成之電子傳輸層107的半導體材料跟作為基板101的材料，往往有不同的晶格常數(lattice constant)與熱膨脹係數(thermal expansion coefficient)，故可設置緩衝層105，用來降低因為熱膨脹係數所產生的應力(strain)，也可用來減少晶格常數不匹配(mismatch)所可能產生的晶格缺陷(defects)。緩衝層105可以是由單一材料所構成的單一層，或是由不同材料的複數子層所構成的一複合層。舉例來說，緩衝層105可以是由氮化鋁鎵(Al_xGa_1-xN)子層與氮化鎵(GaN)子層交互堆疊所構成。在較佳實施例中，緩衝層105之靠近基板101的層別可選用晶格常數與基板101之晶格常數相近的材料，而緩衝層105之靠近電子傳輸層107的層別可選用晶格常數與電子傳輸層107之晶格常數相近的材料。緩衝層105靠近基板101側可進一步包含一層或是複數子層構成的成核層103，成核層103材料的晶格常數與基板101之晶格常數相近。舉例來說，成核層103可由氮化鋁(Aluminum Nitride，AlN)所構成，其厚度約50nm~500nm。在較佳實施例中，成核層103可為一複合層，例如一低溫磊晶成長的AlN子層(厚度約40nm)及一高溫磊晶成長的AlN子層(厚度約150nm)。

於本實施例中，電子傳輸層107的厚度約100nm~300nm，電子傳輸層107的材料可以是GaN。第一障壁層109的厚度約10nm~30nm，第一障壁層109的材料可選自Al_xGa_1-xN(x=0.2~0.25)。由於在電子傳輸層107及第一障 壁層109間因兩者能帶隙(energy band-gap)的差異而形成異質接面，造成能帶彎曲與不連續，因此，在電子傳輸層107及第一障壁層109之界面的能帶彎曲部分會局限大量的電子，而在靠近界面的電子傳輸層107中形成二維電子氣(2DEG)108。參照第1B圖，接著藉由光微影(photolithography)及感應耦合電漿離子蝕刻技術(ICP etching)於電子傳輸層107及第一障壁層109中形成一第一凹陷區111。第一凹陷區111的寬度約1μm~3μm，且自第一障壁層109表面109-1向下延伸至電子傳輸層107的一部分，其深度為D1，D1約為20nm~50nm。

接著，參照第1C圖，藉由磊晶再成長法(epitaxial regrowth)於第一障壁層109及第一凹陷區111上依序形成一第二障壁層113、一第三障壁層115及一p型半導體層117，其中第二障壁層113覆蓋第一障壁層109與第一凹陷區111的側壁及底面，第三障壁層115覆蓋第二障壁層113，及p型半導體層117覆蓋第三障壁層115。於本實施例中，第二障壁層113順應覆蓋第一凹陷區111，形成一凹陷區。第三障壁層115順應覆蓋第二障壁層113之凹陷區，亦形成一凹陷區。p型半導體117覆蓋填平第三障壁層115的凹陷區。於本實施例中，第二障壁層113可為厚度約2nm~4nm的氮化鋁(AlN)，第三障壁層115可為厚度約5nm~10nm的Al_xGa_1-xN(x=0.2~0.25)且p型半導體層117可為厚度約100nm~200nm之摻鎂(Mg)的氮化鎵(GaN)。其中，第一障壁層109的材料與第三障壁層115的材料都選自AlGaN系列材料，意即第一障壁層109的材料組成包含Al_xGa_1-xN，x=0.2-0.25，第三障壁層115的材料組成包含Al_yGa_1-yN，y=0.2-0.25，兩層的Al及Ga的成分比例x、y可相同或互為不相同。此外，p型半導體層117的的摻雜雜質為鎂，鎂的摻雜濃度可為2 x 10¹⁹cm^-3~3 x 10¹⁹cm^-3。

參照第1D圖，在形成p型半導體層117後，再利用感應耦合電漿離子蝕刻技術(ICP etching)移除部分的第三障壁層115及p型半導體層117至露出部分的第二障壁層113。於本實施例中，於第二障壁層113之對應第一凹陷 區111以外處之上的第三障壁層115及p型半導體117皆被移除。於一實施例中，在此蝕刻步驟中，第一凹陷區111外的第二障壁層113會自其上表面向下部分被蝕刻掉，第一障壁層109上仍留有相對蝕刻前一較薄的第二障壁層113。於本實施例中，因為第二障壁層113為AlN材料，與第三障壁層115及p型半導體層117的材料相比，ICP蝕刻選擇比高達1：20，故於蝕刻第三障壁層115及p型半導體層117時，第二障壁層113可作為蝕刻停止層，使得蝕刻反應速度在蝕刻至第二障壁電子供應層113減緩，可以及時終止蝕刻不去傷害到第一障壁層109，確保2DEG 108的濃度及精準控制半導體元件1的閥值電壓(V_th)。蝕刻結束後，對應第一凹陷區111處會露出第二障壁層113的上表面113-1、第三障壁層115的上表面115-1與p型半導體層117的上表面117-1，而於非對應第一凹陷區111之處僅會露出第二障壁層113的上表面113-1。

接著，參照第1E圖，於p型半導體層117的上表面117-1上形成一第一閘極電極119，及於第二障壁層113的上表面113-1上分別形成一第一源極電極123及一第一汲極電極121，以形成半導體元件1。在一剖視圖中，本實施例之第一閘極電極119係完全位於p型半導體層117內，而在另一實施例中，第一閘極電極119的邊緣與p型半導體層117的邊緣相距距離介於0μm至0.15μm。於一實施例中，在形成第一凹陷區111製程中，同時也分別在對應第一源極電極123及第一汲極電極121處形成源極凹陷區與汲極凹陷區(圖式未顯示)，在接下來的磊晶再生成長製程中，第二障壁層113、第三障壁層115及p型半導體層117不填入源極凹陷區與汲極凹陷區，接著在電極形成製程中，第一源極電極123及第一汲極電極121分別填入源極凹陷區與汲極凹陷區，以與2DEG 108達到更佳的電性接觸或降低接觸電阻，例如形成歐姆接觸(ohmic contact)以降低之間的歐姆電阻(ohmic resistance)。

第1F圖說明依據本發明之第一實施例的半導體元件1的俯視圖，第一閘極電極119的左右側自內朝外分別依序露出p型半導體層117的上表面117-1及第三障壁層115的上表面115-1，且第一閘極電極119與第一源極電極123之間及第一閘極電極119與第一汲極電極121之間亦露出第二障壁層113的上表面113-1。在一實施例中，第一閘極電極119具有一長度L_G，L_G介於0.5μm與2μm之間，第一源極電極123具有一長度L_S，L_S介於10μm與20μm之間，第一閘極電極119具有一長度L_D，L_D介於10μm與20μm之間，第一閘極電極119與第一源極電極123間具有一長度L_GS，L_GS介於0.5μm與2μm之間，且第一閘極電極119與第一汲極電極121間具有一長度L_GD，L_GD介於5μm與20μm之間。於本實施例中，在第一閘極電極119、第一源極電極123與第一汲極電極121為條狀電極的型態下，其寬度與半導體元件1的寬度W相同，且寬度W係隨所需要的電流大小來決定。於另一實施例中(圖式未顯示)，第一閘極電極119由俯視圖觀之，其形狀可為環形，第一源極電極123與第一汲極電極121為條狀電極，由俯視圖觀之，第一源極電極123或第一汲極電極121之一穿過第一閘極電極119，而第一源極電極123或第一汲極電極121之另一位於第一閘極電極119兩側；或，第一源極電極123或第一汲極電極121之一亦為環形電極，圍繞於環型第一閘極電極119外側，而第一源極電極123或第一汲極電極121之另一則位於環型第一閘極電極119內側。在不增大半導體元件尺寸的情況下，藉此增加第一閘極電極119、第一源極電極123與第一汲極電極121的總寬度，來提高電流。

第2A-2H圖說明依據本發明之第二實施例的半導體元件2的製程方法。參照第2A圖，本實施例的製程方法包括提供一基板201，基板201可以是矽、藍寶石(Al₂O₃)或碳化矽(SiC)所構成，在本實施例中，基板201是矽基板。接著在基板201上磊晶形成一緩衝層205、一電子傳輸層207、以及一第一障壁 層209。於本實施例中，緩衝層205的厚度約3μm~4μm。由於後續形成之電子傳輸層207的半導體材料跟作為基板201的材料，往往有不同的晶格常數(lattice constant)與熱膨脹係數(thermal expansion coefficient)，故可設置緩衝層205，用來降低因為熱膨脹係數所產生的應力(strain)，也可用來減少晶格常數不匹配(mismatch)所可能產生的晶格缺陷(defects)。緩衝層205可以是由單一材料所構成的單一層，或是由不同材料的複數子層所構成的一複合層。舉例來說，緩衝層205可以是由氮化鋁鎵(Al_xGa_1-xN)子層與氮化鎵(GaN)子層交互堆疊所構成。在較佳實施例中，緩衝層205之靠近基板201的層別可選用晶格常數與基板201之晶格常數相近的材料，而緩衝層205之靠近電子傳輸層207的層別可選用晶格常數與電子傳輸層207之晶格常數相近的材料。緩衝層205靠近基板201側可進一步包含一層或是複數子層構成的成核層203，成核層203材料的晶格常數與基板201之晶格常數相近。舉例來說，成核層203可由氮化鋁(Aluminum Nitride，AlN)所構成，其厚度約50nm~500nm。在較佳實施例中，成核層203可為一複合層，例如一低溫磊晶成長的AlN子層(厚度約40nm)及一高溫磊晶成長的AlN子層(厚度約150nm)。

於本實施例中，電子傳輸層207的厚度約100nm~300nm，電子傳輸層207的材料可以是GaN。第一障壁層209的厚度約10nm~30nm，第一障壁層209的材料可選自Al_xGa_1-xN(x=0.2~0.5)。由於在電子傳輸層207及第一障壁層209間因兩者能帶隙(energy band-gap)的差異而形成異質接面，造成能帶彎曲與不連續，因此，在電子傳輸層207及第一障壁層209的界面之能帶彎曲部分會局限大量的電子，而在靠近界面的電子傳輸層207中形成二維電子氣(2DEG)208。參照第2B圖，接著藉由光微影(photolithography)及感應耦合電漿離子蝕刻技術(ICP etching)於電子傳輸層207及第一障壁層209中形成一第一凹陷 區211。第一凹陷區211的寬度約1μm~3μm且自第一障壁層209表面209-1向下延伸至電子傳輸層207的一部分，其深度為D2，D2約為20nm~50nm。

接著，參照第2C圖，藉由磊晶再生長法(epitaxial regrowth)於第一障壁層209及第一凹陷區211上依序形成一第二障壁層213、一第三障壁層215及一p型半導體層217，其中第二障壁層213覆蓋第一障壁層209與第一凹陷區211的側壁及底面，第三障壁層215覆蓋第二障壁層213，以及p型半導體層217覆蓋第三障壁層215。於本實施例中，第二障壁層213順應覆蓋第一凹陷區211，形成一凹陷區。第三障壁層215順應覆蓋第二障壁層213之凹陷區，亦形成一凹陷區。p型半導體217覆蓋填平第三障壁層215的凹陷區。於本實施例中，第二障壁層213可為厚度約2nm~4nm的氮化鋁(AlN)，第三障壁層215可為厚度約5nm~10nm的Al_xGa_1-xN(x=0.2~0.25)，且p型半導體層217可為厚度約100nm~200nm之摻雜鎂(Mg)的氮化鎵(GaN)。其中，第一障壁層209的材料與第三障壁層215的材料可選自AlGaN系列材料，意即第一障壁層209的材料組成包含Al_xGa_1-xN，x=0.2-0.25，而第三障壁層215的材料組成包含Al_yGa_1-yN，y=0.2-0.25，Al及Ga的成分比例x、y可相同或互不相同。此外，p型半導體層217的摻雜雜質為鎂，鎂的摻雜濃度可為2 x 10¹⁹cm^-3~3 x 10¹⁹cm^-3。

參照第2D圖，在形成p型半導體層217後，再利用感應耦合電漿離子蝕刻技術(ICP etching)移除部分的第三障壁層215及p型半導體層217至露出部分的第二障壁層213。於本實施例中，於第二障壁層213之對應第一凹陷區211以外處之上的第三障壁層215及p型半導體217皆被移除。於一實施例中，第一凹陷區211外的第二障壁層213會自其上表面向下部分被蝕刻掉，第一障壁層209上仍留有相對蝕刻前一較薄的第二障壁層213。於本實施例中，因為第二障壁層213為AlN材料，與第三障壁層215及p型半導體層217的材料相比，ICP蝕刻選擇比高達1：20，故於蝕刻第三障壁層215及p型半導體層217時，第二 障壁層213可作為蝕刻停止層，使得蝕刻反應速度在蝕刻至第二障壁層213減緩，可以及時終止蝕刻不去傷害到第一障壁層209，確保2DEG 208的濃度及精準控制半導體元件2的閥值電壓(V_th)。蝕刻結束後，對應第一凹陷區211處會露出第二障壁層213的上表面213-1、第三障壁層215的上表面215-1與p型半導體層217的上表面217-1，而於非對應第一凹陷區211之處僅會露出第二障壁層213的上表面213-1。

接著，參照第2E圖，於p型半導體層217的上表面217-1上形成一第一閘極電極219，及於第二障壁層213的上表面213-1上分別形成一第一源極電極223、一第一汲極電極221、一第二閘極電極225、一第二源極電極229及一第二汲極電極227。在一剖視圖中，本實施例之第一閘極電極219係完全位於p型半導體層217內，而在另一實施例中，第一閘極電極219的邊緣與p型半導體層217的邊緣相距距離介於0μm至0.15μm。於一實施例中在形成第一凹陷區211製程中，可分別在對應第一源極電極223、第一汲極電極221、第二源極電極229及第二汲極電極227處形成第一源極凹陷區、第一汲極電極凹陷區、第二源極凹陷區及第二汲極凹陷區(圖式未顯示)，在磊晶再生成長製程中，第二障壁層213、第三障壁層215及p型半導體層217不填入第一源極凹陷區、第一汲極電極凹陷區、第二源極凹陷區及第二汲極凹陷區，而在電極形成製程中，第一源極電極123、第一汲極電極121、第二源極電極229及第二汲極電極227分別填入第一源極凹陷區、第一汲極電極凹陷區、第二源極凹陷區及第二汲極凹陷區，以與2DEG 208達到更佳的電性接觸或降低接觸電阻，例如形成歐姆接觸以降低之間的歐姆電阻。在本實施例中，第一閘極電極219、第一源極電極223及第一汲極電極221及其下對應的層疊組成一E-mode HEMT T1；第二閘極電極225、第二源極電極229、第二汲極電極227及其下對應的層疊組成一D-mode HEMT T2。

參照第2F圖，可於E-mode HEMT T1及D-mode HEMT T2間形成一絕緣區231，電性隔絕E-mode HEMT T1及D-mode HEMT T2，以形成半導體元件2。在本實施例中，絕緣區231的形成方式係利用光阻(圖式未顯示)覆蓋對應E-mode HEMT T1及D-mode HEMT T2之處，然後藉由光微影及感應耦合電漿離子蝕刻技術於第一汲極電極221及第二源極電極229間形成絕緣溝道做為絕緣區231，絕緣溝道可自第二障壁層213之上表面213-1延伸至緩衝層205的一部分。於一實施例中，為達較佳的絕緣效果，絕緣溝道內亦可填入絕緣材料(圖式未顯示)。在一實施例中，絕緣區231的形成方式也可包括利用光阻(圖式未顯示)覆蓋對應E-mode HEMT T1及D-mode HEMT T2之處，接著藉由離子佈植(Ion Implantation)的方式，於第一汲極電極221及第二源極電極229間，選定的部份元件磊晶疊層區域內植入鐵(Fe)、硼(B)或碳(C)等元素，於此實施例中，離子佈植之深度達緩衝層205，以形成一離子佈植區作為絕緣區231。

第2G圖說明依據本發明之第二實施例的半導體元件2的俯視圖，E-mode HEMT T1中，第一閘極電極219的左右側自內朝外分別依序露出p型半導體層217的上表面217-1及第三障壁層215的上表面215-1，且第一閘極電極219與第一源極電極223之間及第一閘極電極219與第一汲極電極221之間亦露出第二障壁電子供應層213的上表面213-1；而在D-mode HEMT T2中，第二閘極電極225與第二源極電極229之間及第二閘極電極225與第二汲極電極227之間僅露出第二障壁電子供應層213的上表面213-1。於一實施例中，絕緣區231具有一長度L_iso，L_iso介於5μm與10μm之間，而第一閘極電極219、第一源極電極223、第一汲極電極221、第二閘極電極225、第二源極電極229、及第二汲極電極227的相關尺寸與半導體元件2的寬度可參考前文所述，不再贅述。

第2H圖說明依據本發明之第二實施例的半導體元件2的電連接示意圖，第2I圖說明第2H圖的等效電路圖。參照第2H圖，第一閘極電極219 電連接一輸入電壓V_in、第一源極電極223接地、第二汲極電極227電連接一恆定電壓V_DD，及第一汲極電極221、第二源極電極229與第二閘極電極225相互電連接以產生一輸出電壓V_out。。由第2I圖可知，當輸入電壓V_in為一高於E-mode HEMT T1之閥值電位(threshold voltage)的電位V_th時，E-mode HEMT及D-mode HEMT將會導通，輸出電壓V_out為低電壓(例如，接地的電壓)；反之，當輸入電壓V_in為一低於E-mode HEMT T1之閥值電位的電位V_th時，E-mode HEMT會關閉，但D-mode HEMT仍會導通，輸出電壓V_out為高電壓(例如，恆定電壓V_DD)。如此，依據本發明之第二實施例的半導體元件2可構成一反相器(Inverter)。

第3A及3B圖分別說明依據本發明之第三及第四實施例的半導體元件3及半導體元件3-1。半導體元件3或半導體元件3-1所用的材料、製程與上述半導體元件2所用的材料、製程為相同者，不再贅述。半導體元件3或半導體元件3-1與半導體元件2主要差異在於半導體元件3或半導體元件3-1在形成第一凹陷區311時同時形成第二凹陷區312，以作為後續電性隔絕E-mode HEMT T1及D-mode HEMT T2的絕緣區。參照第3A圖，藉由磊晶再生長法(epitaxial regrowth)於第二凹陷區312上依序形成第二障壁層213、第三障壁層215及p型半導體層217，並經感應耦合電漿離子蝕刻技術使得第二障壁層213覆蓋第一障壁層209與第二凹陷區的側壁及底面，而第三障壁層215及p型半導體層217依序填於第二凹陷區的第二障壁層213上。因p型半導體層217的作用，對應第二凹陷區312之2DEG會出現空乏(depletion)區，故第二凹陷區312可做為電性隔絕E-mode HEMT T1及D-mode HEMT T2的絕緣區。另，參照第3B圖，也可於第二凹陷區312中僅填入p型半導體層217，藉由p型半導體層217的作用，使得第二凹陷區312做為電性隔絕E-mode HEMT T1及D-mode HEMT T2的絕緣區。依據本發明之第三實施例的半導體元件3及依據本發明之第四實施例的 半導體元件3-1也可如同第2H圖所示之半導體元件2的電連接方式以形成反相器，其連接方式及操作原理與上述相同，不再贅述。

以上所述僅為本發明之實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (10)

1. 一種半導體元件，包含： 一基板； 一緩衝層、一電子傳輸層及一第ㄧ障壁層，依序形成於該基板上； 一第一凹陷區，形成於該電子傳輸層及該第ㄧ障壁層中，該第一凹陷區自該第ㄧ障壁層延伸至該電子傳輸層的一部分； 一第二障壁層，覆蓋該第ㄧ障壁層與該第一凹陷區的側壁及底面； 一第三障壁層，填於該第一凹陷區內，並位於該第二障壁層上； 一p型半導體層，填於該第一凹陷區內，並位於該第三障壁層上； 一第一閘極電極，位於該p型半導體層上；以及 一第一源極電極及一第一汲極電極，間隔開的位於該緩衝層上。
2. 如申請專利範圍第1項之該半導體元件，其中該第ㄧ障壁層材料組成包含Al_xGa_1-xN，x=0.2-0.25；該第三障壁層材料組成包含Al_yGa_1-yN，y=0.2-0.25 。
3. 如申請專利範圍第1項之該半導體元件，其中該第二障壁層包含AlN 。
4. 如申請專利範圍第1項之該半導體元件，其中更包括： 一絕緣區； 一第二閘極電極，位於該第三障壁電子供應層；以及 一第二源極電極及一第二汲極電極，間隔開的位於該緩衝層上； 其中該絕緣區位於該第一汲極電極與該第二源極電極間。
5. 如申請專利範圍第4項之該半導體元件，其中該絕緣區包括一絕緣溝道，該絕緣溝道自該第ㄧ障壁層延伸至該緩衝層的一部分。
6. 如申請專利範圍第4項之該半導體元件，其中該絕緣區包括一離子佈植絕緣區。
7. 如申請專利範圍第4項之該半導體元件，其中該絕緣區包括第二凹陷區，該第二凹陷區自該第ㄧ障壁層延伸至該電子傳輸層的一部分。
8. 如申請專利範圍第7項之該半導體元件，其中該第二障壁層覆蓋該第二凹陷區的側壁及底面；該第三障壁層，填於該第二凹陷區內，並位於該第二障壁層上；及該p型半導體層，填於該第二凹陷區內，並位於該第三障壁層上。
9. 如申請專利範圍第7項之該半導體元件，其中該p型半導體層填於該第二凹陷區內。
10. 如申請專利範圍第4項之該半導體元件，其中該第ㄧ閘極電極電連接ㄧ輸入電壓，該第ㄧ源極電極接地，該第二汲極電極電連接ㄧ恆定電壓，及該第ㄧ汲極電極、該第二源極電極與該第二閘極電極相互電連接以產生ㄧ輸出電壓。