[go: up one dir, main page]

JP2013191637A - 窒化物系化合物半導体素子 - Google Patents

窒化物系化合物半導体素子 Download PDF

Info

Publication number
JP2013191637A
JP2013191637A JP2012054985A JP2012054985A JP2013191637A JP 2013191637 A JP2013191637 A JP 2013191637A JP 2012054985 A JP2012054985 A JP 2012054985A JP 2012054985 A JP2012054985 A JP 2012054985A JP 2013191637 A JP2013191637 A JP 2013191637A
Authority
JP
Japan
Prior art keywords
nitride
layer
electrode
compound semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012054985A
Other languages
English (en)
Inventor
Shigeaki Ikeda
成明 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Power Device Research Association
Original Assignee
Advanced Power Device Research Association
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Power Device Research Association filed Critical Advanced Power Device Research Association
Priority to JP2012054985A priority Critical patent/JP2013191637A/ja
Priority to PCT/JP2013/056846 priority patent/WO2013137267A1/ja
Publication of JP2013191637A publication Critical patent/JP2013191637A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】二次元ホールガスのホールの排出を効果的に行わせることができる、窒化物系化合物半導体素子を提供する。
【解決手段】２ＤＨＧ層を有する、アンドープキャップ層２２及びｐ型キャップ層２４にエッチングによって部分的にリセス構造（開口部４０）をつくりこみ、ベース電極３４とオーミックコンタクトがとりやすくなるように構成されている。当該構成により、２ＤＨＧのホールを効果的に排出できるようになる。また、チャネル層１８をアンドープ層とすることで、順方向特性や逆方向特性を維持しながら電流コラプスを抑制し、短絡耐量を維持できる。
【選択図】図１

Description

本発明は、窒化物系化合物半導体素子、特に二次元電子ガス層及び二次元ホールガス層を有する窒化物系化合物半導体素子に関するものである。
窒化物系半導体であるＧａＮ系電子デバイスは、ＧａＡｓ系の材料に比べてそのバンドギャップエネルギーが大きく、しかも耐熱度が高く高温動作に優れている。そのため、これらの材料、特にＧａＮ／ＡｌＧａＮ系半導体を用いたヘテロ接合電界効果トランジスタ（Hetero-structure Field Effect Transistor：ＨＦＥＴ）の開発が進められている。近年、ＨＦＥＴ構造エピ層を有効に活用し、ゲート付近のみをエッチングして絶縁膜を形成し、ノーマリオフ型にする構造が提案されている（例えば、特許文献１参照）。この構造は、ハイブリッドＭＯＳＨＦＥＴ構造と呼ばれている。
一方、近年、ＡｌＧａＮ／ＧａＮの分極接合（ＰＪ：Polarization Junction）の界面に形成される二次元ホールガスを利用した窒化物系半導体素子が提案されている（例えば、特許文献２参照）。このような窒化物系半導体素子の構造の一例を図１１に示す。図１１に示した従来の窒化物系半導体素子は、主面と並行に電流が流れるいわゆる横型素子構造をとっている。当該構造によれば、基板１１２側からチャネル層１１８（ＧａＮ）／バリア層１２０（ＡｌＧａＮ）／キャップ層１２２（ＧａＮ）／ｐ型キャップ層１２４（ＧａＮ）において、従来のチャネル層１１８／バリア層１２０のチャネル層１１８側に形成される二次元電子ガス層に加えて、バリア層１２０のＡｌ組成比や膜厚をあげることによって、キャップ層１２２側に二次元ホールガスが形成される。これらを利用することで、破壊電圧の向上、電流コラプスの改善ができるとの発表がされている。（例えば、非特許文献１参照）
米国特許第7,038,253号明細書 特開２０１１−８２３３１号公報
Nakajima et al., in Proc. ISPSD, 2011, pp.280-283.
しかしながら、上記図１１に例示した窒化物系半導体素子の構造には問題があった。すなわち、ｐ型層は活性化率が低いことに起因して、特に微細なｐ型電極を用いて成長面上にオーミックコンタクトをとることが難しい構成であることに起因し、２次元ホールガスの排出が効果的に行えないため問題が発生した。
本発明は、上記に鑑みてなされたものであり、二次元ホールガスのホールの排出を効果的に行わせることができる、窒化物系化合物半導体素子を提供することを目的とする。
請求項１に記載の窒化物系化合物半導体素子は、電子走行層と、電子供給層と、該電子走行層と該電子供給層との界面に形成される二次元電子ガス層を有する第１窒化物系半導体層と、前記第１窒化物系半導体層上に形成されており、分極接合の界面に形成される二次元ホールガス層を有する第２窒化物系半導体層と、前記第２窒化物系半導体層に接して形成されており、少なくとも１箇所のエピタキシャル成長面と異なる方位をもつ面が露出された前記二次元ホールガス層に電気的に接触しているベース電極と、を備える。
請求項２に記載の窒化物系化合物半導体素子は、請求項１に記載の窒化物系化合物半導体素子において、前記第２窒化物系半導体層が、前記二次元ホールガス層に接触する開口部を有している。
請求項３に記載の窒化物系化合物半導体素子は求項２に記載の窒化物系化合物半導体素子において、前記開口部が、前記第１窒化物系半導体層の前記電子供給層の表面に至っている。
請求項４に記載の窒化物系化合物半導体素子は、請求項２または請求項３に記載の窒化物系化合物半導体素子において、前記開口部の側面と、底面とのなす角度が４５°以上、１７５°以下であり、前記ベース電極が前記開口部を覆うように形成されている。
請求項５に記載の窒化物系化合物半導体素子は、請求項２または請求項３に記載の窒化物系化合物半導体素子において前記開口部の側面と、底面とのなす角度が９０°以上、１５０°以下であり、前記ベース電極が前記開口部を覆うように形成されている。
請求項６に記載の窒化物系化合物半導体素子は、請求項１から請求項５のいずれか１項に記載の窒化物系化合物半導体素子において、ゲート電極と、ドレイン電極と、ソース電極と、前記ゲート電極と前記ドレイン電極との間の領域に前記第２窒化物系半導体層を含む電界緩和層と、を備え、ノーマリオフ動作をする電界効果トランジスタである。
請求項７に記載の窒化物系化合物半導体素子は、請求項１から請求項５のいずれか１項に記載の窒化物系化合物半導体素子において、ゲート電極と、ドレイン電極と、ソース電極と、前記ゲート電極と前記ドレイン電極との間の領域に前記第２窒化物系半導体層を含む電界緩和層と、を備え、ノーマリオン動作をする電界効果トランジスタである。
請求項８に記載の窒化物系化合物半導体素子は、請求項６または請求項７に記載の窒化物系化合物半導体素子において、前記電界緩和層における前記二次元ホールガス層の平均濃度が、前記ゲート電極から前記ドレイン電極に向かって減少していくものである。
請求項９に記載の窒化物系化合物半導体素子は、請求項８に記載の窒化物系化合物半導体素子において、前記電界緩和層が、ｐ型キャリアを有する窒化物系半導体層を有しており、前記ゲート電極から前記ドレイン電極に向かって前記第１窒化物系半導体層に接する面積を低減させていくよう配置されている。
請求項１０に記載の窒化物系化合物半導体素子は、請求項１から請求項５のいずれか１項に記載の窒化物系化合物半導体素子において、アノード電極と、カソード電極と、前記アノード電極と前記カソード電極との間の領域に前記第２窒化物系半導体層を含む電界緩和層と、を備えたダイオードである。
請求項１１に記載の窒化物系化合物半導体素子は、請求項１０に記載の窒化物系化合物半導体素子において、前記電界緩和層が、ｐ型キャリアを有する窒化物系半導体層を有しており、前記アノード電極から前記カソード電極に向かって前記第１窒化物系半導体層に接する面積を低減させていくよう配置されている。
請求項１２に記載の窒化物系化合物半導体素子は、請求項６から請求項９のいずれか１項に記載の窒化物系化合物半導体素子において、前記ソース電極または前記ゲート電極と、前記ベース電極と、が同一の電位をもつ。
請求項１３に記載の窒化物系化合物半導体素子は、請求項１０または請求項１１に記載の窒化物系化合物半導体素子において、前記アノード電極と、前記ベース電極と、が同一の電位をもつ。
請求項１４に記載の窒化物系化合物半導体素子は、請求項１２に記載の窒化物系化合物半導体素子において、前記ゲート電極が、前記ベース電極の少なくとも一部を覆うように形成されている。
請求項１５に記載の窒化物系化合物半導体素子は、請求項１３に記載の窒化物系化合物半導体素子において、前記アノード電極が、前記ベース電極の少なくとも一部を覆うように形成されている。
本発明の窒化物系化合物半導体素子によれば、二次元ホールガスのホールの排出を効果的に行わせることができる、という効果を奏する。
第１の実施例のノーマリオフ型の電界効果トランジスタの概略構成の一例を示す概略構成図であり、（Ａ）は、上面から見た概略の平面図であり、（Ｂ）は、（Ａ）図のＢ−Ｂ線断面図であり、（Ｃ）は（Ａ）図のＣ−Ｃ線断面図である。 第１の実施例の電界効果トランジスタの第１の製造工程を説明するための説明図である。 第１の実施例の電界効果トランジスタの第２の製造工程を説明するための説明図である。 第１の実施例の電界効果トランジスタの第３の製造工程を説明するための説明図である。 第１の実施例の電界効果トランジスタの第４の製造工程を説明するための説明図である。 アンドープキャップ層及びｐ型キャップ層の開口部における、側面と底面との角度θについて説明するための説明図であり、（Ａ）は、角度θが略９０°である場合を示しており、（Ｂ）は、角度θが９０°未満である場合を示しており、（Ｃ）は、角度θが９０°を越える場合を示している。 第２の実施例の電界効果トランジスタの概略構成の一例を示す概略構成図であり、（Ａ）は、上面から見た概略の平面図であり、（Ｂ）は、（Ａ）図のＢ−Ｂ線断面図であり、（Ｃ）は（Ａ）図のＣ−Ｃ線断面図である。 第３の実施例の電界効果トランジスタの概略構成の一例を示す概略構成図であり、（Ａ）は、上面から見た概略の平面図であり、（Ｂ）は、（Ａ）図のＢ−Ｂ線断面図であり、（Ｃ）は（Ａ）図のＣ−Ｃ線断面図である。 第４の実施例のダイオードの概略構成の一例を示す概略構成図であり、（Ａ）は、上面から見た概略の平面図であり、（Ｂ）は、（Ａ）図のＢ−Ｂ線断面図であり、（Ｃ）は（Ａ）図のＣ−Ｃ線断面図である。 第５の実施例のノーマリオン型の電界効果トランジスタの概略構成の一例を示す概略構成図であり、（Ａ）は、上面から見た概略の平面図であり、（Ｂ）は、（Ａ）図のＢ−Ｂ線断面図であり、（Ｃ）は（Ａ）図のＣ−Ｃ線断面図である。 従来の窒化物系化合物半導体素子の概略構成の一例を示す断面図である。
図面を参照して本実施の形態の窒化物系化合物半導体素子について詳細に説明する。なお、本実施の形態は本発明の窒化物系化合物半導体素子の一例であり、本実施の形態により本発明が限定されるものではない。
［第１の実施例］
第１の実施例として、本発明の窒化物系化合物半導体素子をノーマリオフ型の電界効果トランジスタとして構成した場合について説明する。
まず、電界効果トランジスタの構成について説明する。本実施例の電界効果トランジスタの概略構成の一例を示す概略構成図を図１に示す。図１（Ａ）は、上面から見た概略の平面図であり、（Ｂ）は、（Ａ）図のＢ−Ｂ線断面図であり、（Ｃ）は（Ａ）図のＣ−Ｃ線断面図である。
図１に示した電界効果トランジスタ１０は、ノーマリオフ型ＧａＮ系電界効果トランジスタである。電界効果トランジスタ１０は、基板１２、バッファ層１４、高抵抗層１６、チャネル層１８、バリア層２０、アンドープキャップ層２２、ｐ型キャップ層２４、誘電体膜２６、ソース電極３０、ドレイン電極３２、ベース電極３４、及びゲート電極３６を備えている。
基板１２は、（１１１）面を主表面とするシリコン（Ｓｉ）からなる基板である。基板１２上に形成されたバッファ層１４は、例えばＡｌＮ層とＧａＮ層との積層構造からなるバッファ層である。バッファ層１４上に形成された高抵抗層１６は、チャネル層１８よりも電気抵抗が高く、例えば、Ｃが添加されたＧａＮ層（ＧａＮ：Ｃ層）である。
高抵抗層１６上に形成されたチャネル層１８は、電界効果トランジスタの電子走行層として機能する、アンドープＧａＮ(ｕｉｄ−ＧａＮ)層である。また、チャネル層１８上に形成されたバリア層２０は、電子供給層として機能する、アンドープＡｌＧａＮ層（バリア層）である。ここで、チャネルの長さＬに相当するチャネル層（アンドープＧａＮ層）１８の表面には、バリア層（アンドープＡｌＧａＮ層）２０がヘテロ接合しているため、接合している部分の界面には２次元電子ガス（２ＤＥＧ）が発生し、２ＤＥＧ層を形成する。ゲート電極３６下部にはＭＯＳのゲート絶縁膜である誘電体膜２６が形成され、その下をエッチングによってバリア層２０を部分的に除去し、チャネルを形成した構造になっている。また、２次元電子ガスがアクセス抵抗を低減する役割をするため、低オン抵抗を示すようになる。
さらに、電界緩和層として機能する、アンドープキャップ層２２及びｐ型キャップ層２４がゲート電極３６とドレイン電極３２との間に配置されている。アンドープキャップ層２２は、アンドープＩｎＸＧａ１−ＸＮ (０≦Ｘ＜１)層からなり、ｐ型キャップ層２４は、Ｍｇなどの不純物をドーピングしたｐ−ＩｎＸＧａ１−ＸＮ(０≦Ｘ＜１)層からなる。アンドープキャップ層２２とｐ型キャップ層２４とは、分極接合しているため、接合している部分の界面には、２次元ホールガス（２ＤＨＧ）が発生し、２ＤＨＧ層を形成する。また、本実施例のアンドープキャップ層２２及びｐ型キャップ層２４は、開口部４０（詳細後述）を有している。
ベース電極３４は、ｐ型キャップ層２４上に、開口部４０を覆うように形成されている。また、ソース電極３０およびドレイン電極３２はバリア層２０に最も近接した領域からＴｉ、ＡｌとＳｉの合金、及びＷの順に形成されてなる。
次に、本実施例の電界効果トランジスタ１０の製造方法の一例について説明する。なお、電界効果トランジスタ１０の製造にあたり、成長装置はＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置を用い、基板１２はシリコン（１１１）を用いた。
１）エピタキシャル基板を製造する第１工程について図２を参照して説明する。
まず、シリコン（１１１）基板１２をＭＯＣＶＤ装置内に導入し、ターボポンプでＭＯＣＶＤ装置内の真空度を１×１０−６ｈＰａ以下になるまで真空引きした後、真空度を１００ｈＰａとし基板１２を１０５０℃に昇温する。温度が安定したところで、基板１２を９００ｒｐｍで回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を１００ｃｍ３／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で基板１２の表面に導入し、バッファ層１４の一部であるＡｌＮ層をエピタキシャル成長させる。成長時間は、４ｍｉｎで当該ＡｌＮ層２の膜厚は５０ｎｍ程度である。
その後、当該ＡｌＮ層上に、例えば、膜厚が５〜１００ｎｍのＧａＮ層と、膜厚が１〜１０ｎｍのＡｌＮ層とよりなる積層膜を、２０〜８０層重ねて、バッファ層を形成する。なお、バッファ層１４は、この構成に限定されず、チャネル層１８などの材料や、その他の条件によって種々変形されてよい。さらに、バッファ層１４上に、ＴＭＧを原料として、高抵抗層１６をエピタキシャル成長させ、Ｃをドープさせる。
次に、トリメチルガリウム（ＴＭＧ）を３００ｃｍ３／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で高抵抗層１６の上に導入して電子走行層として機能する、ＧａＮ層からなるチャネル層１８をエピタキシャル成長させる。成長時間は２００ｓｅｃで、チャネル層１８の膜厚は３００ｎｍであった。
次に、ＴＭＡを５０ｃｍ３／ｍｉｎ、ＴＭＧを１００ｃｍ３／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で導入し、電子供給層として機能するＡｌ０．３Ｇａ０．７Ｎ層からなるバリア層２０のエピタキシャル成長を行った。成長時間は４０ｓｅｃで、バリア層２０の膜厚は３０ｎｍである。
次に、ＴＭＧを３００ｃｍ３／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量でバリア層２０の上に導入してＧａＮ層からなるアンドープキャップ層２２をエピタキシャル成長させる。成長時間は４０ｓｅｃで、アンドープキャップ層２２の膜厚は３０ｎｍである。
さらに、ＴＭＧを３００ｃｍ３／ｍｉｎ、アンモニアを１２リットル／ｍｉｎ、ビスシクロペンタジエニルマグネシウムを３００ｃｍ３／ｍｉｎの流量で導入してｐ−ＧａＮ層からなるｐ型キャップ層２４をエピタキシャル成長させる。成長時間は４０ｓｅｃで、ｐ型キャップ層２４の膜厚は２０ｎｍである。ｐ層の活性化アニールをするため、窒素雰囲気、８００℃で５分程度アニールを実施する。
２）第２工程について図３を参照して説明する。
次に、塩素ガスなどを用いて素子分離のためのアイソレーションメサ形成を実施する。その後、ｐ型キャップ層２４及びアンドープキャップ層２２をレジストなどでマスクし、バリア層２０の表面が露出するまで塩素ガスなどを用いて、ドライエッチングを行う。このとき、フッ素系のガスを混合する、あるいは酸素系のガスを混合するなどして、選択的にエッチングを行うことで、良好な再現性・歩留まりの素子形成が実現できる。その際に、ベース電極３４を形成するための層として島状に残した部分の内側にｐ型キャップ層２４及びアンドープキャップ層２２を電流の流れる方向（横方向）と並行にストライプ状の開口部４０を同時に形成しておき、将来的にベース電極３４と接触するリセスエッチング部を形成する。なお、図３では説明の便宜上、開口部４０を図示している。
リセスエッチング部は少なくともｐ型キャップ層２４がエッチング除去されていれば良く、望ましくはアンドープキャップ層２２を除去し、さらに望ましくは少なくともバリア層２０の表面までエッチング除去されていることが求められる。また、仮にバリア層２０の表面よりもエッチングが進んでいてもキャップ層２２（２ＤＨＧ層）が露出されることによって、より低接触比抵抗が得られるため、望ましい。なお、バリア層２０を完全に除去してしまうと後に形成するベース電極３４とチャネル層１８（２ＤＥＧ層）とが接触することになるため、接触しない場合と比べると、良好な電気特性が得られなくなってしまう。よって、バリア層２０は完全に除去しないことが望ましい。
またストライプ状の開口部４０の開口幅Ｗは少なくとも０．１μｍ以上あればよく、また少なくとも１箇所でも開口部４０があれば、本発明の効果が発揮される。
３）ソース電極３０及びドレイン電極３２を形成する第３工程について図４を参照して説明する。
次に、塩素ガスなどを用いてゲート電極３６を形成する領域のみバリア層２０をエッチングにより除去する。その後、ゲート絶縁膜である誘電体膜２６としてＳｉＯ２を４０ｎｍ形成する。ＳｉＯ２の誘電体膜２６は、ＳｉＨ４ガスとＮ２Ｏガスを用いてＰＣＶＤなどにより形成する。手法はＰＥＣＶＤでもよいし、ＡＰＣＶＤでもよい。その後、レジストなどを用いてソース電極３０とドレイン電極３２を形成すべき領域を開口してバリア層２０の表面を表出させ、表出させた領域に、Ｔｉ、ＡｌとＳｉの合金膜、Ｗを順次蒸着してソース電極３０とドレイン電極３２をリフトオフ法などにより、形成する。
４）ベース電極３４を形成する第４工程について図５を参照して説明する。
次にレジストなどによりパターニングを行って、ベース電極３４を形成すべき領域に、レジストなどを用いて開口を設けたパターニングをし、Ｎｉ／Ａｕ（６０ｎｍ／４０ｎｍ）を蒸着してベース電極３４を形成した。酸素雰囲気あるいは、酸素−窒素混合雰囲気において、５００℃〜６００℃でアニールし、形成する。
ベース電極３４は、開口部４０を覆うように形成される。開口部４０の側面では、２ＤＨＧ層のエピタキシャル成長面と異なる面が露出されているため、このようにベース電極３４を形成することによりベース電極３４と２ＤＨＧ層とが電気的に接続される。
ここで、開口部４０（アンドープキャップ層２２及びｐ型キャップ層２４のリセスエッチング部）の形状と、ベース電極３４との関係について図６を参照して説明する。開口部４０の側面４０Ａと、底面４０Ｂとの角度をθとして、説明する。なお、図６では、開口部４０を覆うように形成されたベース電極３４上に角度θを図示しているが、略同様であるため問題は生じない。
図６（Ａ）に示すように、角度θが９０°程度の場合、ベース電極３４の密着性が良好になる、一方、図６（Ｂ）に示すように、角度θが９０°よりも小さい場合、側面４０Ａでは、形成されるベース電極３４が他に比べて薄くなることがある。そのため、角度θが９０°よりも大幅に小さい場合等、側面４０Ａでは、ベース電極３４が途切れてしまう懸念が生じる。また、図６（Ｃ）に示すように、角度θが９０°よりも大きい場合、ベース電極３４の密着性は良好になるが、２ＤＨＧが薄まる懸念が生じる。このような観点から、開口部４０の角度θは、４５°以上、かつ１７５°以下が好ましく、より好ましくは、９０°以上、かつ１５０°以下である。
５）ゲート電極３６を形成する第５工程について説明する。
レジストなどによりパターニングを行って、ゲート電極３６を形成すべき領域に、レジストなどを用いて開口部を設けたパターニングをし、ＮｉあるいはＴｉなどを蒸着してゲート電極３６を形成した。なお、ゲート電極３６はポリシリコンなどを用いてもよい。その結果、図１に示した電界効果トランジスタ１０が製造される。
［第２の実施例］
本実施例の概略構成の一例を示す概略構成図を図７に示す。図７（Ａ）は、上面から見た概略の平面図であり、（Ｂ）は、（Ａ）図のＢ−Ｂ線断面図であり、（Ｃ）は（Ａ）図のＣ−Ｃ線断面図である。なお、第２の実施例は、第１の実施例と略同様の構成、工程を有するため、略同一部分には同一符号を付し、詳細な説明を省略する。
本実施例の電界効果トランジスタ１０と、第１の実施例の電界効果トランジスタ１０とでは、図７（Ａ）に示すように、ｐ型キャップ層２４及びアンドープキャップ層２２の形状（上面からみた形状）が異なっている。
本実施例の電界効果トランジスタ１０では、アンドープキャップ層２２及びｐ型キャップ層２４がゲート電極３６側からドレイン電極３２側に向けて、バリア層２０と接する面積が小さくなるように形成されている。ｐ型キャップ層２４を残す部分（面積が小さくなった先端部）は、ドレイン電極３２と０．１μｍ以上隔絶されていればよく、望ましくはゲート電極３６−ドレイン電極３２間の１／３以上の間隔が空いていることが望ましい。例えば、ゲート電極３６−ドレイン電極３２間隔が１２μｍであれば、少なくとも４μｍ程度であればよい。
次に、本実施例の電界効果トランジスタ１０の製造方法の一例について説明する。
まず、第１の実施例の第１工程の要領でエピ基板（基板１２、バッファ層１４、高抵抗層層１６、チャネル層１８、バリア層２０、キャップ層２２、及びキャップ層２４が積層された基板）を準備する。
その後、本実施例の第２工程として、塩素ガスなどを用いて素子分離のためのアイソレーションメサ形成を実施する。その後、ベース電極３４部分をレジストなどでマスクし、バリア層２０の表面が露出するまで塩素ガスなどを用いて、ドライエッチングを行う。このとき、フッ素系のガスを混合する、あるいは酸素系のガスを混合するなどして、選択的にエッチングを行うことで、良好な再現性・歩留まりの素子形成が実現できる。その際に、ベース電極３４を形成するための層として島状に残した部分の内側にゲート電極３６からドレイン電極３２側に向かって、エッチングする面積が相対的に大きくなるようなパターン（上記参照）にしておき、将来的にベース電極３４と接触するリセスエッチング部（開口部４０）を形成する。
ここで、ｐ型キャップ層２４を残す部分は、ドレイン電極３２と０．１μｍ以上隔絶されていればよく、望ましくはゲート電極３６−ドレイン電極３２間の１／３以上の間隔が空いていることが望ましい。例えば、ゲート電極３６−ドレイン電極３２間隔が１２μｍであれば、少なくとも４μｍ程度であればよい。
その後、第１の実施例の第３工程〜第５工程までの要領で、それぞれゲートリセスエッチング、ソース電極３０、ドレイン電極３２、ベース電極３４、及びゲート電極３６を形成することにより、図７に示した電界効果トランジスタ１０が製造される。
ゲート電極３６からドレイン電極３２側に向かって、徐々にｐ型キャップ層２４及びアンドープキャップ層２２の面積を低減させることで、平均的な二次元ホールガスの濃度を少しずつ低減させられる。このことにより、ｐ型キャップ層２４及びアンドープキャップ層２２のドレイン電極３２側端部への電界集中を抑えることができるため、以下の第３の実施例に比べて、よりリーク電流や耐圧を改善できる。また、電流コラプスについても効果的に抑制が可能である。
［第３の実施例］
本実施例の概略構成の一例を示す概略構成図を図８に示す。図８（Ａ）は、上面から見た概略の平面図であり、（Ｂ）は、（Ａ）図のＢ−Ｂ線断面図であり、（Ｃ）は（Ａ）図のＣ−Ｃ線断面図である。なお、第３の実施例は、第１の実施例と略同様の構成、工程を有するため、略同一部分には同一符号を付し、詳細な説明を省略する。
本実施例の電界効果トランジスタ１０は、第１の実施例の電界効果トランジスタ１０と異なり、図８（Ｂ）に示すように、ベース電極３４とゲート電極３６とが同電位になるように、すなわち短絡するように形成されている。
このようにベース電極３４とゲート電極３６とを短絡させることで、オン特性としては、第１の実施例と同様のオン抵抗が得られる。また、ドレイン電流については、ｐ型層を通してホール注入されることによって、電導度変調が起きるため、第１の実施例に比べて２０％程度大きなドレイン電流が得られる。また、オフ特性としては、第１の実施例と同じく電界緩和効果が得られるため、同程度の耐圧とリーク電流を得ることができる。作製上は、ベース電極３４とゲート電極３６とを短絡させられれば、一つの電極として振る舞うため、電気的な制御はソース、ゲート、及びドレインの３端子で行える。ベース電極という端子を取る必要がなくなるため、素子サイズをよりコンパクトにできる。
本実施例の電界効果トランジスタ１０の製造方法の一例について説明する。
まず、第１の実施例の第１工程の要領でエピ基板（基板１２、バッファ層１４、高抵抗層層１６、チャネル層１８、バリア層２０、キャップ層２２、及びキャップ層２４が積層された基板）を準備する。
その後、本実施例の第２工程として、塩素ガスなどを用いて素子分離のためのアイソレーションメサ形成を実施する。その後、ベース電極３４部分をレジストなどでマスクし、バリア層２０の表面が露出するまで塩素ガスなどを用いて、ドライエッチングを行う。このとき、フッ素系のガスを混合する、あるいは酸素系のガスを混合するなどして、選択的にエッチングを行うことで、良好な再現性・歩留まりの素子形成が実現できる。その際に、ベース電極３４を形成するための層として島状に残した部分の内側にｐ型キャップ層２４およびアンドープキャップ層２２を電流の流れる方向と並行にストライプ状の開口部４０を同時に形成しておき、将来的にベース電極３４と接触するリセスエッチング部を形成する。
その後、第１の実施例の第３工程、及び第４工程までの要領で、それぞれゲートリセスエッチング、ソース電極３０、ドレイン電極３２、及びベース電極３４を形成する。
その後、本実施例の第５工程として、ベース電極３４をまたぐようにゲート電極３６をパターニングによって形成することにより、図８に示した電界効果トランジスタ１０が製造される。
［第４の実施例］
本実施例の概略構成の一例を示す概略構成図を図９に示す。図９（Ａ）は、上面から見た概略の平面図であり、（Ｂ）は、（Ａ）図のＢ−Ｂ線断面図であり、（Ｃ）は（Ａ）図のＣ−Ｃ線断面図である。なお、第４の実施例は、第１の実施例と略同様の構成、工程を有するため、略同一部分には同一符号を付し、詳細な説明を省略する。
本実施例の窒化物系化合物半導体素子は、第１の実施例のソース電極３０、ドレイン電極３２、及びゲート電極３６に替わり、カソード電極６２及びアノード電極６４を備えたダイオード６０として構成されている。
本実施例のダイオード６０の製造方法の一例について説明する。
まず、第１の実施例の第１工程の要領でエピ基板（基板１２、バッファ層１４、高抵抗層層１６、チャネル層１８、バリア層２０、キャップ層２２、及びキャップ層２４が積層された基板）を準備する。
その後、本実施例の第２工程として、塩素ガスなどを用いて素子分離のためのアイソレーションメサ形成を実施する。その後、ベース電極３４部分をレジストなどでマスクし、バリア層２０の表面が露出するまで塩素ガスなどを用いて、ドライエッチングを行う。このとき、フッ素系のガスを混合する、あるいは酸素系のガスを混合するなどして、選択的にエッチングを行うことで、良好な再現性・歩留まりの素子形成が実現できる。その際に、ベース電極３４を形成するための層として島状に残した部分の内側にｐ型キャップ２４層およびアンドープキャップ層２２を電流の流れる方向と並行にストライプ状の開口部４０を同時に形成しておき、将来的にベース電極３４と接触するリセスエッチング部を形成する。
その後、本実施例の第３工程として、レジストなどを用いてカソード電極６２を形成すべき領域を開口してバリア層２０の表面を表出させ、そこに、Ｔｉ、ＡｌとＳｉの合金膜、Ｗを順次蒸着してカソード電極６２をリフトオフ法などにより、形成する。
次に、ベース電極３４を形成するための本実施例の第４工程として、レジストなどによりパターニングを行って、ベース電極３４を形成すべき領域に、レジストなどを用いて開口部を設けたパターニングをし、Ｎｉ／Ａｕ（６０ｎｍ／４０ｎｍ）を蒸着してベース電極３４を形成する。酸素雰囲気あるいは、酸素−窒素混合雰囲気で５００℃〜６００℃でアニールし、形成する。
その後、本実施例の第５工程として、レジストなどによりパターニングを行って、アノード電極６４を形成すべき領域に、レジストなどを用いて開口部を設けたパターニングをし、ＮｉあるいはＰｄなどを蒸着してアノード電極Ａを形成する。なお、アノード電極６４はポリシリコンなどを用いてもよい。その結果、図９に示したダイオードが製造される。
［第５の実施例］
本実施例の概略構成の一例を示す概略構成図を図１０に示す。図１０（Ａ）は、上面から見た概略の平面図であり、（Ｂ）は、（Ａ）図のＢ−Ｂ線断面図であり、（Ｃ）は（Ａ）図のＣ−Ｃ線断面図である。なお、第５の実施例は、第１の実施例と略同様の構成、工程を有するため、略同一部分には同一符号を付し、詳細な説明を省略する。
本実施例では、第１の実施例の電界効果トランジスタ１０と異なり、本発明の窒化物系化合物半導体素子をノーマリオン型の電界効果トランジスタとして構成した場合について説明する。
本実施例の電界効果トランジスタ７０の製造方法の一例について説明する。
まず、第１の実施例の第１工程の要領でエピ基板（基板１２、バッファ層１４、高抵抗層層１６、チャネル層１８、バリア層２０、キャップ層２２、及びキャップ層２４が積層された基板）を準備する。
その後、本実施例の第２工程として、塩素ガスなどを用いて素子分離のためのアイソレーションメサ形成を実施する。その後、ベース電極３４を形成するための領域をレジストなどでマスクし、バリア層２０の表面が露出するまで塩素ガスなどを用いて、ドライエッチングを行う。このとき、フッ素系のガスを混合する、あるいは酸素系のガスを混合するなどして、選択的にエッチングを行うことで、良好な再現性・歩留まりの素子形成が実現できる。その際に、ベース電極３４を形成するための層として島状に残した部分の内側にｐ型キャップ層２４およびアンドープキャップ層２２を電流の流れる方向と並行にストライプ状の開口部４０を同時に形成しておき、将来的にベース電極３４と接触するリセスエッチング部を形成する。
次に、第１の実施例の第３工程の要領で、ソース電極３０及びドレイン電極３２を形成する。なお、本実施例の電界効果トランジスタ７０は、ノーマリオンであるため、第１の実施例と異なり、ゲートリセス部は形成しない。
次に、ベース電極３４を形成する本実施例の第４工程として、レジストなどによりパターニングを行って、ベース電極３４を形成すべき箇所に、レジストなどを用いて開口部を設けたパターニングをし、Ｎｉ／Ａｕ（６０ｎｍ／４０ｎｍ）を蒸着してベース電極３４を形成する。酸素雰囲気あるいは、酸素−窒素混合雰囲気において、５００℃〜６００℃でアニールし、形成する。
さらに、レジストなどによりパターニングを行って、ゲート電極３６を形成すべき領域に、レジストなどを用いて開口部を設けたパターニングをし、ＮｉあるいはＴｉなどを蒸着してゲート電極３６を形成する。なお、ゲート電極３６はポリシリコンなどを用いてもよい。また、ゲート電極３６の形成される領域の一部の誘電体膜２６を除去して、ショットキー接合するゲート部も形成することができる。その結果、図１０に示した電界効果トランジスタ７０が製造される。
以上、上述の各実施例で説明したように、本発明による窒化物系化合物半導体素子では、２ＤＨＧ層を有する、アンドープキャップ層２２及びｐ型キャップ層２４にエッチングによって部分的にリセス構造（開口部４０）をつくりこみ、２ＤＨＧ層のエピタキシャル成長面と異なる面が露出された開口部４０を覆うようにベース電極３４が形成されているため、ベース電極３４とオーミックコンタクトがとりやすくなる構成されている。当該構成により、２ＤＨＧのホールを効果的に排出できるようになる。また、チャネル層１８をアンドープ層とすることで、順方向特性や逆方向特性を維持しながら電流コラプスを抑制し、短絡耐量を維持できる。
例えば、電界効果トランジスタ１０では、図１１に示した従来の窒化物系化合物半導体素子ではオン抵抗が５ｍΩｃｍ２の素子において、電流コラプスとしてオン抵抗の増大率が６００Ｖで１．５倍以上に悪化してしまったものが、１．１倍以下まで改善することが確認できた。また、ホールの排出を改善できたことで、負荷短絡耐量も向上し、図１１に示した従来の窒化物系化合物半導体素子では、ほとんど耐量がなかったものが、１００Ａ／ｃｍ２、６００Ｖでの耐量が７００ｍＪまで改善できた。
また、ノーマリオフ型の素子としては、ハイブリッドＭＯＳＨＦＥＴ構造が望ましい。この構造では、ゲート電極３６のリセスエッチングによってゲート電極３６下の２ＤＥＧキャリアを除去することができるが、このエッチングおよび設計条件は２ＤＨＧの設計パラメータに影響を与えずに独立に設計することが出来るという効果がある。もちろん、バリア層２０を完全除去せずに、数ｎｍ残してゲート絶縁膜である誘電体膜２６を形成する方式にも適用できることはいうまでもないことである。
そのため、高耐圧のインバータやコンバータなどへの応用が可能になる。以上のことより、高耐圧で、かつ高い信頼性をもつＧａＮ系電界効果トランジスタの実現が可能である。
なお、上記各実施例で示した開口部４０の形状等は具体的一例であり、これに限定されるものではない。上述したように、少なくとも１箇所でも開口部を備えていれば、備えていない場合に比べて、オーミックコンタクトがとりやすくなるため、ホールを効果的に排出することができるという効果が得られる。例えば、ストライプ状ではなく、円形状等の他の形状であってもよい。また第２の実施例では、ゲート電極３６側からドレイン電極３２側に向けてアンドープキャップ層２２およびｐ型キャップ層２４の面積が小さくなるように開口部４０を形成しているが、これに限らず、例えば、ドレイン側に向けて当該面積が同じ（アルファベットの「Ｅ」形状）ように形成してもよい。また、アンドープキャップ層２２及びｐ型キャップ層２４を複数、間隔（開口部４０に相当）を開けてストライプ状に形成してもよい。本発明の主旨を逸脱しない限り、このように、種々の変形が可能であることはいうまでもない。
なお、上記各実施例では、基板１２をシリコン基板とした場合について例示したが、シリコン基板以外のＳｉＣ基板、サファイア基板、ＧａＮ基板、ＭｇＯ基板、及びＺｎＯ基板上など、ＧａＮが結晶成長可能なあらゆる基板上の素子についても成り立つことは言うまでも無い。
また、上述の各実施の形態で説明した窒化物系化合物半導体素子の構成、及び製造方法などは一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。
１０、７０ 電界効果トランジスタ
１４ バッファ層
１８ チャネル層
２０ バリア層
２２ アンドープキャップ層
２４ ｐ型キャップ層
３０ ソース電極
３２ ドレイン電極
３４ ベース電極
３６ ゲート電極
４０ 開口部
６０ ダイオード
６２ カソード電極
６４ アノード電極

Claims (15)

  1. 電子走行層と、電子供給層と、該電子走行層と該電子供給層との界面に形成される二次元電子ガス層を有する第１窒化物系半導体層と、
    前記第１窒化物系半導体層上に形成されており、分極接合の界面に形成される二次元ホールガス層を有する第２窒化物系半導体層と、
    前記第２窒化物系半導体層に接して形成されており、少なくとも１箇所のエピタキシャル成長面と異なる方位をもつ面が露出された前記二次元ホールガス層に電気的に接触しているベース電極と、
    を備えた窒化物系化合物半導体素子。
  2. 前記第２窒化物系半導体層は、前記二次元ホールガス層に接触する開口部を有している、請求項１に記載の窒化物系化合物半導体素子。
  3. 前記開口部は、前記第１窒化物系半導体層の前記電子供給層の表面に至る、請求項２に記載の窒化物系化合物半導体素子。
  4. 前記開口部の側面と、底面とのなす角度が４５°以上、１７５°以下であり、前記ベース電極が前記開口部を覆うように形成されている。請求項２または請求項３に記載の窒化物系化合物半導体素子。
  5. 前記開口部の側面と、底面とのなす角度が９０°以上、１５０°以下であり、前記ベース電極が前記開口部を覆うように形成されている。請求項２または請求項３に記載の窒化物系化合物半導体素子。
  6. ゲート電極と、
    ドレイン電極と、
    ソース電極と、
    前記ゲート電極と前記ドレイン電極との間の領域に前記第２窒化物系半導体層を含む電界緩和層と、
    を備え、ノーマリオフ動作をする電界効果トランジスタである、請求項１から請求項５のいずれか１項に記載の窒化物系化合物半導体素子。
  7. ゲート電極と、
    ドレイン電極と、
    ソース電極と、
    前記ゲート電極と前記ドレイン電極との間の領域に前記第２窒化物系半導体層を含む電界緩和層と、
    を備え、ノーマリオン動作をする電界効果トランジスタである、請求項１から請求項５のいずれか１項に記載の窒化物系化合物半導体素子。
  8. 前記電界緩和層における前記二次元ホールガス層の平均濃度が、前記ゲート電極から前記ドレイン電極に向かって減少していく、請求項６または請求項７に記載の窒化物系化合物半導体素子。
  9. 前記電界緩和層が、ｐ型キャリアを有する窒化物系半導体層を有しており、前記ゲート電極から前記ドレイン電極に向かって前記第１窒化物系半導体層に接する面積を低減させていくよう配置された、請求項８に記載の窒化物系化合物半導体素子。
  10. アノード電極と、
    カソード電極と、
    前記アノード電極と前記カソード電極との間の領域に前記第２窒化物系半導体層を含む電界緩和層と、
    を備えたダイオードである、請求項１から請求項５のいずれか１項に記載の窒化物系化合物半導体素子。
  11. 前記電界緩和層が、ｐ型キャリアを有する窒化物系半導体層を有しており、前記アノード電極から前記カソード電極に向かって前記第１窒化物系半導体層に接する面積を低減させていくよう配置された、請求項１０に記載の窒化物系化合物半導体素子。
  12. 前記ソース電極または前記ゲート電極と、前記ベース電極と、が同一の電位をもつ、請求項６から請求項９のいずれか１項に記載の窒化物系化合物半導体素子。
  13. 前記アノード電極と、前記ベース電極と、が同一の電位をもつ、請求項１０または請求項１１に記載の窒化物系化合物半導体素子。
  14. 前記ゲート電極が、前記ベース電極の少なくとも一部を覆うように形成されている、請求項１２に記載の窒化物系化合物半導体素子。
  15. 前記アノード電極が、前記ベース電極の少なくとも一部を覆うように形成されている、請求項１３に記載の窒化物系化合物半導体素子。
JP2012054985A 2012-03-12 2012-03-12 窒化物系化合物半導体素子 Pending JP2013191637A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012054985A JP2013191637A (ja) 2012-03-12 2012-03-12 窒化物系化合物半導体素子
PCT/JP2013/056846 WO2013137267A1 (ja) 2012-03-12 2013-03-12 窒化物系化合物半導体素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012054985A JP2013191637A (ja) 2012-03-12 2012-03-12 窒化物系化合物半導体素子

Publications (1)

Publication Number Publication Date
JP2013191637A true JP2013191637A (ja) 2013-09-26

Family

ID=49161173

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012054985A Pending JP2013191637A (ja) 2012-03-12 2012-03-12 窒化物系化合物半導体素子

Country Status (2)

Country Link
JP (1) JP2013191637A (ja)
WO (1) WO2013137267A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104934476A (zh) * 2014-03-19 2015-09-23 株式会社东芝 半导体装置及其制造方法
JP2015179785A (ja) * 2014-03-19 2015-10-08 株式会社東芝 半導体装置
JP2016054250A (ja) * 2014-09-04 2016-04-14 豊田合成株式会社 半導体装置、製造方法、方法
US10714606B2 (en) 2015-09-22 2020-07-14 Denso Corporation Semiconductor device
WO2021200564A1 (ja) * 2020-03-31 2021-10-07 豊田合成株式会社 半導体素子および装置
WO2021200563A1 (ja) * 2020-03-31 2021-10-07 豊田合成株式会社 半導体素子および装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019181391A1 (ja) * 2018-03-22 2019-09-26 パナソニック株式会社 窒化物半導体装置
CN114400246A (zh) * 2021-12-13 2022-04-26 晶通半导体(深圳)有限公司 反向导通高迁移率晶体管

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008172055A (ja) * 2007-01-12 2008-07-24 Sharp Corp 窒化物半導体装置及びそれを用いた電力変換装置
JP2010206048A (ja) * 2009-03-05 2010-09-16 Panasonic Corp 電界効果トランジスタ装置
JP2011082331A (ja) * 2009-10-07 2011-04-21 National Institute Of Advanced Industrial Science & Technology 半導体素子
KR101774933B1 (ko) * 2010-03-02 2017-09-06 삼성전자 주식회사 듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법
WO2011162243A1 (ja) * 2010-06-24 2011-12-29 ザ ユニバーシティ オブ シェフィールド 半導体素子

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104934476B (zh) * 2014-03-19 2018-03-16 株式会社东芝 半导体装置及其制造方法
CN104934476A (zh) * 2014-03-19 2015-09-23 株式会社东芝 半导体装置及其制造方法
JP2015179786A (ja) * 2014-03-19 2015-10-08 株式会社東芝 半導体装置
EP2922096A3 (en) * 2014-03-19 2016-03-02 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method for the same
US10026804B2 (en) 2014-03-19 2018-07-17 Kabushiki Kaisha Toshiba Semiconductor device
US9461122B2 (en) 2014-03-19 2016-10-04 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method for the same
JP2015179785A (ja) * 2014-03-19 2015-10-08 株式会社東芝 半導体装置
US10714566B2 (en) 2014-03-19 2020-07-14 Kabushiki Kaisha Toshiba Semiconductor device
JP2016054250A (ja) * 2014-09-04 2016-04-14 豊田合成株式会社 半導体装置、製造方法、方法
US10714606B2 (en) 2015-09-22 2020-07-14 Denso Corporation Semiconductor device
WO2021200564A1 (ja) * 2020-03-31 2021-10-07 豊田合成株式会社 半導体素子および装置
WO2021200563A1 (ja) * 2020-03-31 2021-10-07 豊田合成株式会社 半導体素子および装置
CN115349176A (zh) * 2020-03-31 2022-11-15 丰田合成株式会社 半导体元件以及装置
JP7535258B2 (ja) 2020-03-31 2024-08-16 豊田合成株式会社 半導体素子および装置
JP7535257B2 (ja) 2020-03-31 2024-08-16 豊田合成株式会社 半導体素子および装置

Also Published As

Publication number Publication date
WO2013137267A1 (ja) 2013-09-19

Similar Documents

Publication Publication Date Title
TWI770134B (zh) 半導體裝置及半導體裝置之製造方法
JP5114947B2 (ja) 窒化物半導体装置とその製造方法
US11462635B2 (en) Nitride semiconductor device and method of manufacturing the same
JP6161910B2 (ja) 半導体装置
JP4691060B2 (ja) ＧａＮ系半導体素子
JP5675084B2 (ja) 窒化物系ダイオード
JP2013191637A (ja) 窒化物系化合物半導体素子
JP2007324263A (ja) 電界効果トランジスタ及びその製造方法
JP2010153493A (ja) 電界効果半導体装置及びその製造方法
JP2014229838A (ja) 半導体装置及び半導体装置の製造方法
JP6244557B2 (ja) 窒化物半導体デバイス
JP6343807B2 (ja) 電界効果トランジスタおよびその製造方法
JP2011249439A (ja) 電界効果トランジスタ
CN102148244A (zh) 半导体装置及其制造方法
JP2011155221A (ja) 半導体装置およびその製造方法
JP2014072377A (ja) 化合物半導体装置及びその製造方法
WO2012160757A1 (ja) ショットキーダイオード
US20120280281A1 (en) Gallium nitride or other group iii/v-based schottky diodes with improved operating characteristics
EP3539159A1 (en) Semiconductor devices with multiple channels and three-dimensional electrodes
US10141439B2 (en) Semiconductor device and method of manufacturing the same
JP2007142243A (ja) 窒化物半導体電界効果トランジスタ及びその製造方法
JP2019110273A (ja) 化合物半導体装置及びその製造方法
US12057490B2 (en) High electron mobility transistor structure and method of fabricating the same
JP2010245240A (ja) ヘテロ接合型電界効果半導体装置及びその製造方法
CN116314311A (zh) 半导体器件及其制备方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20140214

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20140423