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CN115621310A - 半导体装置以及其制作方法 - Google Patents

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CN115621310A
CN115621310A CN202110804673.2A CN202110804673A CN115621310A CN 115621310 A CN115621310 A CN 115621310A CN 202110804673 A CN202110804673 A CN 202110804673A CN 115621310 A CN115621310 A CN 115621310A
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CN
China
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iii
layer
compound
type doped
semiconductor device
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CN202110804673.2A
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English (en)
Inventor
叶治东
廖文荣
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United Microelectronics Corp
Original Assignee
United Microelectronics Corp
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Publication date
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Priority to TW111126263A priority patent/TW202306160A/zh
Priority to EP22184973.0A priority patent/EP4120364A1/en
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Landscapes

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Abstract

本发明公开一种半导体装置以及其制作方法，其中该半导体装置包括III‑V族化合物半导体层、III‑V族化合物阻障层、栅极沟槽以及P型掺杂III‑V族化合物层。III‑V族化合物阻障层设置在III‑V族化合物半导体层上。栅极沟槽设置在III‑V族化合物阻障层中。P型掺杂III‑V族化合物层设置在栅极沟槽中，且P型掺杂III‑V族化合物层的上表面与III‑V族化合物阻障层的上表面大体上共平面。

Description

半导体装置以及其制作方法
技术领域
本发明涉及一种半导体装置以及其制作方法，尤其是涉及一种具有III-V族化合物半导体层的半导体装置以及其制作方法。
背景技术
III-V族半导体化合物由于其半导体特性而可应用于形成许多种类的集成电路装置，例如高功率场效晶体管、高频晶体管或高电子迁移率晶体管(high electron mobilitytransistor，HEMT)。在高电子迁移率晶体管中，两种不同能带隙(band-gap)的半导体材料是结合而于结(junction)形成异质结(heterojunction)而为载流子提供通道。近年来，氮化镓(GaN)系列的材料由于拥有较宽能隙与饱和速率高的特点而适合应用于高功率与高频率产品。氮化镓系列的高电子迁移率晶体管由材料本身的压电效应产生二维电子气(2DEG)，其电子速度及密度均较高，故可用以增加切换速度。因此，如何通过对于材料、结构或/及制作方法的设计改变来进一步改良以III-V族化合物材料形成的晶体管的电性表现已成为相关领域人士的研究方向。
发明内容
本发明提供了一种半导体装置以及其制作方法，利用在III-V族化合物阻障层的沟槽中形成P型掺杂III-V族化合物层且使P型掺杂III-V族化合物层的上表面与III-V族化合物阻障层的上表面大体上共平面，由此提升P型掺杂III-V族化合物层的材料品质、改善半导体装置的电性表现或/及简化相关制作工艺步骤。
本发明的一实施例提供一种半导体装置，包括一III-V族化合物半导体层、一III-V族化合物阻障层、一栅极沟槽以及一P型掺杂III-V族化合物层。III-V族化合物阻障层设置在III-V族化合物半导体层上。栅极沟槽设置在III-V族化合物阻障层中。P型掺杂III-V族化合物层设置在栅极沟槽中，且P型掺杂III-V族化合物层的上表面与III-V族化合物阻障层的上表面大体上共平面。
本发明的一实施例提供一种半导体装置的制作方法，包括下列步骤。在一III-V族化合物半导体层上形成一III-V族化合物阻障层。在III-V族化合物阻障层中形成一栅极沟槽。在栅极沟槽中形成一P型掺杂III-V族化合物层，且P型掺杂III-V族化合物层的上表面与III-V族化合物阻障层的上表面大体上共平面。
附图说明
图1为本发明第一实施例的半导体装置的示意图；
图2至图4为本发明一实施例的半导体装置的制作方法示意图，其中
图3为图2之后的状况示意图；
图4为图3之后的状况示意图；
图5为本发明另一实施例的半导体装置的示意图；
图6为本发明另一实施例的半导体装置的制作方法示意图；
图7为本发明第二实施例的半导体装置的示意图；
图8为本发明第三实施例的半导体装置的示意图；
图9为本发明第四实施例的半导体装置的示意图；
图10为本发明第五实施例的半导体装置的示意图；
图11为本发明第六实施例的半导体装置的示意图；
图12为本发明第六实施例的半导体装置的制作方法流程示意图；
图13与图14为本发明第六实施例的半导体装置的制作方法示意图，其中图14为图13之后的状况示意图；
图15为本发明第七实施例的半导体装置的示意图；
图16为本发明第七实施例的半导体装置的制作方法流程示意图；
图17与图18为本发明第七实施例的半导体装置的制作方法示意图，其中图18为图17之后的状况示意图。
主要元件符号说明
10 基底
10B 底表面
10T 上表面
12 缓冲层
20 III-V族化合物半导体层
20B 底表面
20T 上表面
30 III-V族化合物阻障层
30B 底表面
30T 上表面
40 绝缘层
40T 上表面
42 图案化掩模层
50 P型掺杂III-V族化合物层
50B 底表面
50T 上表面
62 介电层
64 介电层
91 图案化制作工艺
92 外延成长制作工艺
101 半导体装置
102 半导体装置
103 半导体装置
104 半导体装置
105 半导体装置
201 半导体装置
202 半导体装置
203 半导体装置
D1 第一方向
D2 第二方向
DE1 漏极电极
DE2 漏极电极
DS 距离
GE1 栅极电极
GE2 栅极电极
OP1 开口
OP2 开口
R1 第一区
R2 第二区
S10～S14 步骤
S20～S25 步骤
SE1 源极电极
SE2 源极电极
T1 第一晶体管结构
T2 第二晶体管结构
TK1 厚度
TK2 厚度
TR 栅极沟槽
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。当“蚀刻”一材料时，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括刻蚀。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1。图1所绘示为本发明第一实施例的半导体装置101的示意图。如图1所示，半导体装置101包括一III-V族化合物半导体层20、一III-V族化合物阻障层30、一栅极沟槽TR以及一P型掺杂III-V族化合物层50。III-V族化合物阻障层30设置在III-V族化合物半导体层20上。栅极沟槽TR设置在III-V族化合物阻障层30中。P型掺杂III-V族化合物层50设置在栅极沟槽TR中，且P型掺杂III-V族化合物层50的上表面50T与III-V族化合物阻障层30的上表面30T大体上共平面。通过在栅极沟槽TR中设置P型掺杂III-V族化合物层50可降低半导体装置101的电阻并使得半导体装置101可具有正临界电压(positive thresholdvoltage)而可被视为常关式(normally-off)或/及增强型态(enhancement mode，E-mode)晶体管。
在一些实施例中，半导体装置101可还包括一基底10以及一缓冲层12。III-V族化合物半导体层20可设置在基底10上，且缓冲层12可在一垂直方向(例如图1中所示的第一方向D1)上设置在基底10与III-V族化合物半导体层20之间(例如在基底10的上表面10T与III-V族化合物半导体层20的底表面20B之间)。在一些实施例中，上述的第一方向D1可被视为基底10的厚度方向，而基底10可在第一方向D1上具有相对的一上表面10T与一底表面10B，且上述的缓冲层12、III-V族化合物半导体层20、III-V族化合物阻障层30以及P型掺杂III-V族化合物层50可设置在上表面10T的一侧。此外，与第一方向D1大体上正交的水平方向(例如图1中所示的第二方向D2以及其他与第一方向D1正交的方向)可大体上与基底10的上表面10T或/及底表面10B平行，但并不以此为限。此外，在本文中所述在垂直方向(例如第一方向D1)上相对较高的位置或/及部件与基底10的底表面10B之间在第一方向D1上的距离可大于在第一方向D1上相对较低的位置或/及部件与基底10的底表面10B之间在第一方向D1上的距离，各部件的下部或底部可比此部件的上部或顶部在第一方向D1上更接近基底10的底表面10B，在某个部件之上的另一部件可被视为在第一方向D1上相对较远离基底10的底表面10B，而在某个部件之下的另一部件可被视为在第一方向D1上相对较接近基底10的底表面10B。
在一些实施例中，半导体装置101可还包括一绝缘层40、一栅极电极GE1、一源极电极SE1以及一漏极电极DE1。绝缘层40可设置在III-V族化合物阻障层30上，且绝缘层40可包括一开口OP1在第一方向D1上与栅极沟槽TR对应设置。栅极电极GE1、源极电极SE1以及漏极电极DE1可设置在基底10上。在一些实施例中，栅极电极GE1可在第一方向D1上设置在P型掺杂III-V族化合物层50与绝缘层40上，而源极电极SE1与漏极电极DE1可分别位于栅极电极GE1在一水平方向(例如第二方向D2)的两相对侧，且源极电极SE1与漏极电极DE1可在第一方向D1上位于III-V族化合物阻障层30上。在一些实施例中，栅极电极GE1、源极电极SE1、漏极电极DE1、P型掺杂III-V族化合物层50、绝缘层40、III-V族化合物阻障层30以及III-V族化合物半导体层20可形成一晶体管结构，例如高电子迁移率晶体管(high electronmobility transistor，HEMT)，但并不以此为限。
在半导体装置101中，P型掺杂III-V族化合物层50的上表面50T与III-V族化合物阻障层30的上表面30T大体上共平面，也就是说，受制作工艺变异以及制作工艺均匀性的影响，上表面50T可在第一方向D1上略高于上表面30T或略低于上表面30T。举例来说，在一些实施例中，P型掺杂III-V族化合物层50的上表面50T与III-V族化合物阻障层30的底表面30B之间在第一方向D1上的距离DS可在宽容度为±10％的状况下等于III-V族化合物阻障层30在第一方向D1上的厚度TK1，故距离DS可大于或等于厚度TK1的0.9倍且小于或等于厚度TK1的1.1倍。
此外，栅极沟槽TR并未在第一方向D1上贯穿III-V族化合物阻障层30，故III-V族化合物阻障层30的一部分可在第一方向D1上位于栅极沟槽TR与III-V族化合物半导体层20之间，且P型掺杂III-V族化合物层50在第一方向D1上的厚度TK2可小于III-V族化合物阻障层30在第一方向D1上的厚度TK1。III-V族化合物阻障层30的厚度TK1可被视为III-V族化合物阻障层30的上表面30T与底表面30B之间在第一方向D1上的距离，而P型掺杂III-V族化合物层50的厚度TK2可被视为P型掺杂III-V族化合物层50的上表面50T与底表面50B之间在第一方向D1上的距离。在一些实施例中，P型掺杂III-V族化合物层50的厚度TK2与III-V族化合物阻障层30的厚度TK1的比值(TK2/TK1)可小于1且大于或等于0.8，由此使得P型掺杂III-V族化合物层50可尽量靠近III-V族化合物阻障层30与III-V族化合物半导体层20之间的交界面(例如III-V族化合物阻障层30的底表面30B与III-V族化合物半导体层20的上表面20T相连的部分)而发挥所需的降低电阻与达到正临界电压的效果且避免P型掺杂III-V族化合物层50直接接触III-V族化合物半导体层20。举例来说，在一些实施例中，III-V族化合物阻障层30的厚度TK1可介于50纳米至100纳米之间，而P型掺杂III-V族化合物层50的厚度TK2可介于40纳米至90纳米之间。
在一些实施例中，开口OP1与栅极沟槽TR可由同一个图案化制作工艺形成，故开口OP1与栅极沟槽TR可在第一方向D1上对应设置，而开口OP1在第一方向D1上的投影区域与栅极沟槽TR在第一方向D1上的投影区域可大体上相同且互相重叠。在一些实施例中，P型掺杂III-V族化合物层50可将栅极沟槽TR填满而未设置在栅极沟槽TR之外或仅些微形成在栅极沟槽TR之外，故P型掺杂III-V族化合物层50的上表面50T可在第一方向D1上低于绝缘层40的上表面40T，但并不以此为限。此外，在一些实施例中，栅极电极GE1可在第一方向D1上设置在P型掺杂III-V族化合物层50上并与P型掺杂III-V族化合物层50直接相连，而栅极电极GE1的一部分可在第一方向D1上设置在绝缘层40的上表面40T上。
在一些实施例中，III-V族化合物半导体层20可包括氮化镓(gallium nitride，GaN)、氮化铟镓(indium gallium nitride，InGaN)、氮化铝镓(alumium gallium nitride，AlGaN)或其他适合的III-V族化合物半导体材料，III-V族化合物阻障层30可包括氮化铝镓、氮化铝铟(alumium indium nitride，AlInN)、氮化铝镓铟(alumium gallium indiumnitride，AlGaInN)、氮化铝(alumium nitride，AlN)其他适合的III-V族化合物阻障材料，而P型掺杂III-V族化合物层50可包括P型掺杂氮化铝镓、P型掺杂GaN层或其他适合的P型掺杂III-V族化合物材料。此外，P型掺杂III-V族化合物层50中的P型掺杂物可包括二茂镁(cyclopentadienyl magnesium，Cp2Mg)、镁、铍(Be)、锌(Zn)、上述材料的组合或其他适合的P型掺杂物。
在一些实施例中，III-V族化合物半导体层20可包括一氮化镓层，III-V族化合物阻障层30可包括一氮化铝镓层，而P型掺杂III-V族化合物层50可包括一P型掺杂氮化铝镓层或/及一P型掺杂氮化镓层。P型掺杂III-V族化合物层50中的P型掺杂氮化铝镓层可通过适合的制作工艺(例如外延成长制作工艺)直接形成或/及由III-V族化合物阻障层30的铝扩散到在III-V族化合物阻障层30上的氮化镓层中而形成，故P型掺杂III-V族化合物层50中的铝原子浓度可低于III-V族化合物阻障层30中的铝原子浓度。换句话说，P型掺杂III-V族化合物层50可包括一P型掺杂AlxGa1-xN层，其中x小于1且大于0。或者，P型掺杂III-V族化合物层50可包括一P型掺杂AlxGa1-xN层，且x小于1且大于或等于0，而当x等于0时即为P型掺杂GaN层。
在一些实施例中，基底10可包括硅基底、碳化硅(SiC)基底、氮化镓基底、蓝宝石(sapphire)基底或其他适合材料所形成的基底，而缓冲层12可包括例如氮化镓、氮化铝镓、氮化铝铟或其他适合的缓冲材料。栅极电极GE1、源极电极SE1以及漏极电极DE1可分别包括金属导电材料或其他适合的导电材料。上述的金属导电材料可包括金(Au)、钨(W)、钴(Co)、镍(Ni)、钛(Ti)、钼(Mo)、铜(Cu)、铝(Al)、钽(Ta)、钯(Pd)、铂(Pt)、上述材料的化合物、复合层或合金，但并不以此为限。绝缘层40可包括氧化物绝缘材料、氮化物绝缘材料或其他适合的绝缘材料。
请参阅图1至图4。图2至图4所绘示为本发明一实施例的半导体装置的制作方法示意图，而图1可被视为绘示了图4之后的状况示意图。如图1所示，本实施例的半导体装置的制作方法可包括下列步骤。在III-V族化合物半导体层20上形成III-V族化合物阻障层30，在III-V族化合物阻障层30中形成栅极沟槽TR，并在栅极沟槽TR中形成P型掺杂III-V族化合物层50，且P型掺杂III-V族化合物层50的上表面50T与III-V族化合物阻障层30的上表面30T大体上共平面。
进一步说明，本实施例的半导体装置的制作方法可包括但并不限于下列步骤。首先，如图2所示，可在基底10上依序形成缓冲层12、III-V族化合物半导体层20以及III-V族化合物阻障层30，并在III-V族化合物阻障层30上形成一绝缘层40。然后，如图3所示，形成开口OP1以及栅极沟槽TR，开口OP1在第一方向D1上贯穿绝缘层40，且开口OP1在第一方向D1上与栅极沟槽TR对应。在一些实施例中，开口OP1与栅极沟槽TR可由一图案化制作工艺91形成。举例来说，在一些实施例中，图案化制作工艺91可包括一蚀刻步骤，而在此蚀刻步骤之前可先在绝缘层40上形成一图案化掩模层42，并以此图案化掩模层42为蚀刻掩模对绝缘层40以及III-V族化合物阻障层30进行蚀刻而形成开口OP1以及栅极沟槽TR。如图3至图4所示，在图案化制作工艺91之后可将图案化掩模层42移除，并进行一外延成长制作工艺92，以在栅极沟槽TR中形成P型掺杂III-V族化合物层50。在一些实施例中，外延成长制作工艺92可包括一选择性外延成长制作工艺，而P型掺杂III-V族化合物层50仅会自栅极沟槽TR所暴露出的III-V族化合物阻障层30的表面开始以外延成长方式形成而不会自绝缘层40以及被绝缘层40覆盖的III-V族化合物阻障层30的上表面30T产生外延成长。此外，通过外延成长的材料选择或/及制作工艺条件控制，可使P型掺杂III-V族化合物层50自栅极沟槽TR的内侧侧壁上的成长速率大于自栅极沟槽TR的底部表面上的成长速率，由此控制P型掺杂III-V族化合物层50形成在栅极沟槽TR之内较不易形成在栅极沟槽TR之外。
然后，如图4与图1所示，在P型掺杂III-V族化合物层50形成之后，可形成栅极电极GE1、源极电极SE1以及漏极电极DE1，从而形成半导体装置101。在一些实施例中，栅极电极GE1可形成在P型掺杂III-V族化合物层50以及绝缘层40上，而源极电极SE1以及漏极电极DE1可形成在绝缘层40上，但并不以此为限。在一些实施例中，源极电极SE1与漏极电极DE1可分别部分延伸至III-V族化合物阻障层30中。通过本实施例的制作方法，P型掺杂III-V族化合物层50可以自对准(self-aligned)的方式形成在栅极沟槽TR中，故可不需对P型掺杂III-V族化合物层50进行蚀刻制作工艺而可因此避免蚀刻制作工艺对于P型掺杂III-V族化合物层50或/及III-V族化合物阻障层30的蚀刻伤害，进而可提升P型掺杂III-V族化合物层50的材料品质、改善半导体装置的电性表现或/及简化相关制作工艺步骤。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图5。图5所绘示为本发明另一实施例的半导体装置201的示意图。如图5所示，在一些实施例中，基底10可包括一第一区R1与一第二区R2，上述的缓冲层12、III-V族化合物半导体层20、III-V族化合物阻障层30以及绝缘层40可设置在基底10的第一区R1与第二区R2之上，上述的栅极沟槽TR、P型掺杂III-V族化合物层50以及开口OP1可设置在基底10的第一区R1之上，上述的栅极电极GE1可被视为一第一栅极电极设置在基底10的第一区R1之上，而上述的源极电极SE1与漏极电极DE1可分别被视为一第一源极电极与一第一漏极电极设置在基底10的第一区R1之上。此外，半导体装置201可还包括一第二栅极电极(例如图5中所示的栅极电极GE2)、一第二源极电极(例如图5中所示的源极电极SE2)以及一第二漏极电极(例如图5中所示的漏极电极DE2)设置在基底10的第二区R2之上。栅极电极GE2可设置在第二区R2上的III-V族化合物阻障层30与绝缘层40上，栅极电极GE2可与绝缘层40中的另一个开口OP2对应设置，开口OP2可暴露出第二区R2上的III-V族化合物阻障层30，而栅极电极GE2可通过开口OP2而与III-V族化合物阻障层30接触。源极电极SE2与漏极电极DE2可分别位于栅极电极GE2在一水平方向(例如第二方向D2)的两相对侧，且源极电极SE2与漏极电极DE2可在第一方向D1上位于第二区R2上的III-V族化合物阻障层30上。
在一些实施例中，栅极电极GE2的材料组成可与栅极电极GE1的材料组成相似，而源极电极SE2与漏极电极DE2的材料组成可与源极电极SE1与漏极电极DE1的材料组成相似，但并不以此为限。在一些实施例中，栅极电极GE1、源极电极SE1、漏极电极DE1、P型掺杂III-V族化合物层50以及位于第一区R1上的绝缘层40、III-V族化合物阻障层30以及III-V族化合物半导体层20可形成一第一晶体管结构T1，而栅极电极GE2、源极电极SE2、漏极电极DE2以及位于第二区R2上的绝缘层40、III-V族化合物阻障层30以及III-V族化合物半导体层20可形成一第二晶体管结构T2，其中具有P型掺杂III-V族化合物层50的第一晶体管结构T1可被视为增强型态(E-mode)晶体管，而不具有栅极沟槽TR以及P型掺杂III-V族化合物层50的第二晶体管结构T2可被视为空乏型态(depletion mode，D-mode)晶体管，但并不以此为限。
请参阅图5与图6。图6所绘示为本发明另一实施例的半导体装置的制作方法示意图，而图5可被视为绘示了图6之后的状况示意图。如图6所示，缓冲层12、III-V族化合物半导体层20、III-V族化合物阻障层30以及绝缘层40可同时形成在第一区R1与第二区R2的基底10之上，且栅极沟槽TR、P型掺杂III-V族化合物层50以及开口OP1可形成在基底10的第一区R1之上。在形成P型掺杂III-V族化合物层50时，第二区R2上的III-V族化合物阻障层30可被绝缘层40完全覆盖，故可避免以外延成长制作工艺形成的P型掺杂III-V族化合物层50形成在第二区R2上的III-V族化合物阻障层30上。然后，如6图与图5所示，在P型掺杂III-V族化合物层50形成之后，可在第一区R1上形成栅极电极GE1、源极电极SE1以及漏极电极DE1，并在第二区R2上形成栅极电极GE2、源极电极SE2以及漏极电极DE2。栅极电极GE1可形成在位于第一区R1上的III-V族化合物阻障层30之上并在第一方向D1上与开口OP1对应，而栅极电极GE2可形成在位于第二区R2上的III-V族化合物阻障层30之上并在第一方向D1上与开口OP2对应。在一些实施例中，栅极电极GE1与栅极电极GE2可由同一制作工艺(例如一导电层的成膜制作工艺以及对此导电层进行图案化的图案化制作工艺)一并形成而具有相同的材料组成，而开口OP2可在P型掺杂III-V族化合物层50形成之后以及栅极电极GE2形成之前形成在第二区R2上的绝缘层40中。此外，源极电极SE1与漏极电极DE1可为包括栅极电极GE1的第一晶体管结构T1的源极电极与漏极电极而形成在位于第一区R1上的III-V族化合物阻障层30之上，且源极电极SE2与漏极电极DE2可为包括栅极电极GE2的第二晶体管结构T2的源极电极与漏极电极而形成在位于第二区R2上的III-V族化合物阻障层30之上。在一些实施例中，源极电极SE1、漏极电极DE1、源极电极SE2与漏极电极DE2可由同一制作工艺(例如一导电层的成膜制作工艺以及对此导电层进行图案化的图案化制作工艺)一并形成而具有相同的材料组成，但并不以此为限。换句话说，不同型态的第一晶体管结构T1与第二晶体管结构T2的至少一部分可由相同制作工艺一并形成，由此达到制作工艺简化的效果。
请参阅图7。图7所绘示为本发明第二实施例的半导体装置102的示意图。如图7所示，在一些实施例中，P型掺杂III-V族化合物层50的一部分可在第一方向D1上设置在绝缘层40上，而在绝缘层40上的P型掺杂III-V族化合物层50可在第一方向D1上位于绝缘层40与栅极电极GE1之间。举例来说，由外延成长制作工艺形成的P型掺杂III-V族化合物层50可能会部分形成在栅极沟槽TR之外而导致P型掺杂III-V族化合物层50的一部分在第一方向D1上形成在绝缘层40上，但并不以此为限。此外，本实施例的P型掺杂III-V族化合物层50的设置状况也可视设计需要应用在本发明的其他实施例中(例如应用在上述图5以及后续其他实施例中的第一晶体管结构T1中)。
请参阅图8。图8所绘示为本发明第三实施例的半导体装置103的示意图。如图8所示，在一些实施例中，P型掺杂III-V族化合物层50的上表面50T可包括一凹陷表面，上表面50T的一部分(例如最低部分)可在第一方向D1上略低于III-V族化合物阻障层30的上表面，而上表面50T与III-V族化合物阻障层30的底表面30B之间在第一方向D1上的距离DS可略小于III-V族化合物阻障层30在第一方向D1上的厚度TK1。在一些实施例中，可在栅极电极GE1形成之前，先对P型掺杂III-V族化合物层50进行平坦化制作工艺(例如化学机械研磨制作工艺或其他适合的平坦化方法)，用以移除栅极沟槽TR之外的P型掺杂III-V族化合物层50(例如上述图7中所示P型掺杂III-V族化合物层50的状况)，而P型掺杂III-V族化合物层50的上表面50T可受此平坦化制作工艺影响而具有略为凹陷的表面。此外，本实施例的P型掺杂III-V族化合物层50的上表面50T包括一凹陷(concave)表面的状况也可视设计需要应用在本发明的其他实施例中(例如应用在上述图5以及后续其他实施例中的第一晶体管结构T1中)。
请参阅图9。图9所绘示为本发明第四实施例的半导体装置104的示意图。如图9所示，在一些实施例中，P型掺杂III-V族化合物层50的一部分可在水平方向(例如第二方向D2)上设置在绝缘层40的侧边上，而P型掺杂III-V族化合物层50的上表面50T可被视为下凹(recess)表面，但并不以此为限。此外，本实施例的P型掺杂III-V族化合物层50的设置状况也可视设计需要应用在本发明的其他实施例中(例如应用在上述图5以及后续其他实施例中的第一晶体管结构T1中)。
请参阅图10。图10所绘示为本发明第五实施例的半导体装置105的示意图。如图10所示，在一些实施例中，源极电极SE1与漏极电极DE1可分别在第一方向D1上贯穿绝缘层40而部分设置在III-V族化合物阻障层30中。此外，本实施例的源极电极SE1与漏极电极DE1的设置状况也可视设计需要应用在本发明的其他实施例中(例如应用在上述图5以及后续其他实施例中的第一晶体管结构T1中)。
请参阅图11。图11所绘示为本发明第六实施例的半导体装置202的示意图。如图11所示，与上述图5中的半导体装置201不同的地方在于，半导体装置202可还包括一介电层62，介电层62可覆盖绝缘层40、栅极电极GE1以及栅极电极GE2，而源极电极SE1、漏极电极DE1、源极电极SE2以及漏极电极DE2可分别贯穿介电层62与绝缘层40而部分设置在III-V族化合物阻障层30中。介电层62可包括单层或多层的介电材料例如氧化物介电材料或其他适合的介电材料。在一些实施例中，部分的源极电极SE1可设置在介电层62上并位于栅极电极GE1与漏极电极DE1之间，用以调整栅极电极GE1与漏极电极DE1之间的电场分布状况，但并不以此为限。
请参阅图11至图14。图12所绘示为本发明第六实施例的半导体装置202的制作方法流程示意图，图13与图14所绘示为本实施例的半导体装置的制作方法示意图，且图11可被视为绘示了图14之后的状况示意图。如图12与图13所示，在一些实施例中，可先进行步骤S10，在基底的第一区R1与一第二区R2上同时且依序形成缓冲层12、III-V族化合物半导体层20、III-V族化合物阻障层30与绝缘层40，并在第一区R1上的绝缘层40中形成开口OP1且在第一区R1上的III-V族化合物阻障层30中形成栅极沟槽TR。然后，可进行步骤S11，在栅极沟槽TR中形成P型掺杂III-V族化合物层50，在形成P型掺杂III-V族化合物层50时，第二区R2上的III-V族化合物阻障层30可被绝缘层40完全覆盖，故可避免以外延成长制作工艺形成的P型掺杂III-V族化合物层50形成在第二区R2上的III-V族化合物阻障层30上。然后，如图12与图14所示，可进行步骤S12，形成栅极电极GE1与栅极电极GE2。在一些实施例中，开口OP2可在P型掺杂III-V族化合物层50形成之后以及栅极电极GE2形成之前形成，但并不以此为限。如图12与图11所示，在栅极电极GE1与栅极电极GE2形成之后，可进行步骤S13，形成介电层62覆盖栅极电极GE1、栅极电极GE2以及绝缘层40。在介电层62形成之后，可进行步骤S14，形成源极电极SE1、漏极电极DE1、源极电极SE2以及漏极电极DE2。换句话说，栅极电极与源极/漏极电极可由不同制作工艺分别形成，栅极电极GE1与栅极电极GE2可在源极电极SE1、漏极电极DE1、源极电极SE2以及漏极电极DE2之前形成，不同型态的第一晶体管结构T1与第二晶体管结构T2可一并形成在基底10上，且第一晶体管结构T1与第二晶体管结构T2的至少一部分(例如栅极电极或源极/漏极电极)可由相同制作工艺一并形成，由此达到制作工艺简化的效果。此外，由于第一晶体管结构T1的增强型态可通过在III-V族化合物阻障层30中形成栅极沟槽TR并在栅极沟槽TR中形成P型掺杂III-V族化合物层50来达成，故可在同一个基底10上制作不同型态的第一晶体管结构T1与第二晶体管结构T2，且第一晶体管结构T1与第二晶体管结构T2对应的部分材料层(例如缓冲层12、III-V族化合物半导体层20、III-V族化合物阻障层30)可同时形成在同一个基底10上。
请参阅图15。图15所绘示为本发明第七实施例的半导体装置203的示意图。与上述图5中的半导体装置201不同的地方在于，半导体装置203可还包括介电层62以及一介电层64。介电层62可设置在绝缘层40上，而介电层64可设置在介电层62上。源极电极SE1、漏极电极DE1、源极电极SE2以及漏极电极DE2可分别在第一方向D1上贯穿介电层62以及绝缘层40，由此与III-V族化合物阻障层30接触。栅极电极GE1可在第一方向上贯穿介电层64与介电层62而与P型掺杂III-V族化合物层50相连，而栅极电极GE2可在第一方向上贯穿介电层64、介电层62以及绝缘层40而与III-V族化合物阻障层30接触。介电层64可包括单层或多层的介电材料例如氧化物介电材料或其他适合的介电材料。
请参阅图15至图18。图16所绘示为本发明第七实施例的半导体装置203的制作方法流程示意图，图17与图18所绘示为本实施例的半导体装置的制作方法示意图，且图15可被视为绘示了图18之后的状况示意图。如图16与图17所示，在一些实施例中，可先进行步骤S20，在基底的第一区R1与一第二区R2上同时且依序形成缓冲层12、III-V族化合物半导体层20、III-V族化合物阻障层30与绝缘层40，并在第一区R1上的绝缘层40中形成开口OP1且在第一区R1上的III-V族化合物阻障层30中形成栅极沟槽TR。然后，可进行步骤S21，在栅极沟槽TR中形成P型掺杂III-V族化合物层50，在形成P型掺杂III-V族化合物层50时，第二区R2上的III-V族化合物阻障层30可被绝缘层40完全覆盖，故可避免以外延成长制作工艺形成的P型掺杂III-V族化合物层50形成在第二区R2上的III-V族化合物阻障层30上。然后，如图16与图18所示，可进行步骤S22，形成介电层62覆盖绝缘层40与P型掺杂III-V族化合物层50。在介电层62形成之后，可进行步骤S23，形成源极电极SE1、漏极电极DE1、源极电极SE2以及漏极电极DE2。然后，如图16与图15所示，可进行步骤S24，形成介电层64覆盖介电层62、源极电极SE1、漏极电极DE1、源极电极SE2以及漏极电极DE2。之后，可进行步骤S25，形成栅极电极GE1与栅极电极GE2。换句话说，栅极电极与源极/漏极电极可由不同制作工艺分别形成，栅极电极GE1与栅极电极GE2可在源极电极SE1、漏极电极DE1、源极电极SE2以及漏极电极DE2之后形成，不同型态的第一晶体管结构T1与第二晶体管结构T2可一并形成在基底10上，且第一晶体管结构T1与第二晶体管结构T2的至少一部分(例如栅极电极或源极/漏极电极)可由相同制作工艺一并形成，由此达到制作工艺简化的效果。此外，由于第一晶体管结构T1的增强型态可通过在III-V族化合物阻障层30中形成栅极沟槽TR并在栅极沟槽TR中形成P型掺杂III-V族化合物层50来达成，故可在同一个基底10上制作不同型态的第一晶体管结构T1与第二晶体管结构T2，且第一晶体管结构T1与第二晶体管结构T2对应的部分材料层(例如缓冲层12、III-V族化合物半导体层20、III-V族化合物阻障层30)可同时形成在同一个基底10上。
综上所述，在本发明的半导体装置以及其制作方法中，可在位于III-V族化合物阻障层中的栅极沟槽内形成P型掺杂III-V族化合物层且使P型掺杂III-V族化合物层的上表面与III-V族化合物阻障层的上表面大体上共平面，而设置在栅极沟槽中的P型掺杂III-V族化合物层可用以降低半导体装置的电阻并使半导体装置具有正临界电压。此外，P型掺杂III-V族化合物层可以外延成长的方式形成在栅极沟槽中，故可不需对P型掺杂III-V族化合物层进行蚀刻制作工艺而可因此避免蚀刻制作工艺造成的负面影响，进而可提升P型掺杂III-V族化合物层的材料品质、改善半导体装置的电性表现或/及简化相关制作工艺步骤。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (24)

1.一种半导体装置，包括：
III-V族化合物半导体层；
III-V族化合物阻障层，设置在该III-V族化合物半导体层上；
栅极沟槽，设置在该III-V族化合物阻障层中；以及
P型掺杂III-V族化合物层，设置在该栅极沟槽中，其中该P型掺杂III-V族化合物层的上表面与该III-V族化合物阻障层的上表面大体上共平面。
2.如权利要求1所述的半导体装置，其中该P型掺杂III-V族化合物层的该上表面与该III-V族化合物阻障层的底表面之间在垂直方向上的距离是在宽容度为±10％的状况下等于该III-V族化合物阻障层在该垂直方向上的厚度。
3.如权利要求1所述的半导体装置，其中该P型掺杂III-V族化合物层在垂直方向上的厚度与该III-V族化合物阻障层在该垂直方向上的厚度的比值小于1且大于或等于0.8。
4.如权利要求1所述的半导体装置，其中该P型掺杂III-V族化合物层包括P型掺杂氮化铝镓层，该III-V族化合物阻障层包括氮化铝镓层，且该P型掺杂III-V族化合物层中的铝原子浓度低于该III-V族化合物阻障层中的铝原子浓度。
5.如权利要求1所述的半导体装置，其中该P型掺杂III-V族化合物层包括P型掺杂AlxGa1-xN层，且x小于1且大于0。
6.如权利要求1所述的半导体装置，其中该P型掺杂III-V族化合物层包括P型掺杂氮化镓层。
7.如权利要求1所述的半导体装置，还包括：
绝缘层，设置在该III-V族化合物阻障层上，其中该绝缘层包括开口在垂直方向上与该栅极沟槽对应；以及
栅极电极，设置在该P型掺杂III-V族化合物层上。
8.如权利要求7所述的半导体装置，其中该栅极电极的一部分在该垂直方向上设置在该绝缘层上。
9.如权利要求7所述的半导体装置，其中该P型掺杂III-V族化合物层的一部分在该垂直方向上设置在该绝缘层上。
10.如权利要求7所述的半导体装置，其中该P型掺杂III-V族化合物层的该上表面在该垂直方向上低于该绝缘层的上表面。
11.如权利要求1所述的半导体装置，其中该P型掺杂III-V族化合物层的该上表面包括凹陷表面。
12.一种半导体装置的制作方法，包括：
在III-V族化合物半导体层上形成III-V族化合物阻障层；
在该III-V族化合物阻障层中形成栅极沟槽；以及
在该栅极沟槽中形成P型掺杂III-V族化合物层，其中该P型掺杂III-V族化合物层的上表面与该III-V族化合物阻障层的上表面大体上共平面。
13.如权利要求12所述的半导体装置的制作方法，还包括：
在形成该栅极沟槽之前，在该III-V族化合物阻障层上形成绝缘层；以及
在垂直方向上形成开口，该开口贯穿该绝缘层，其中该开口在该垂直方向上与该栅极沟槽对应。
14.如权利要求13所述的半导体装置的制作方法，其中该开口与该栅极沟槽是由图案化制作工艺形成。
15.如权利要求13所述的半导体装置的制作方法，还包括：
在该P型掺杂III-V族化合物层以及该绝缘层上形成第一栅极电极。
16.如权利要求15所述的半导体装置的制作方法，其中该III-V族化合物半导体层、该III-V族化合物阻障层以及该绝缘层形成在基底的第一区与第二区之上，该开口、该栅极沟槽、该P型掺杂III-V族化合物层以及该第一栅极电极形成在该基底的该第一区之上，且该制作方法还包括：
在位于该第二区上的该III-V族化合物阻障层之上形成第二栅极电极，其中该第一栅极电极与该第二栅极电极是由同一制作工艺一并形成。
17.如权利要求16所述的半导体装置的制作方法，还包括：
在位于该第一区上的该III-V族化合物阻障层之上形成第一源极电极以及第一漏极电极，其中该第一源极电极与该第一漏极电极为包括该第一栅极电极的第一晶体管结构的源极电极与漏极电极；以及
在位于该第二区上的该III-V族化合物阻障层之上形成第二源极电极以及第二漏极电极，其中该第二源极电极与该第二漏极电极为包括该第二栅极电极的第二晶体管结构的源极电极与漏极电极，且该第一源极电极、该第一漏极电极、该第二源极电极与该第二漏极电极是由同一制作工艺一并形成。
18.如权利要求17所述的半导体装置的制作方法，其中该第一晶体管结构为增强型态(enhancement mode，E-mode)晶体管，且该第二晶体管结构为空乏型态(depletion mode，D-mode)晶体管。
19.如权利要求12所述的半导体装置的制作方法，其中该P型掺杂III-V族化合物层是以选择性外延成长制作工艺形成。
20.如权利要求12所述的半导体装置的制作方法，其中该P型掺杂III-V族化合物层的该上表面与该III-V族化合物阻障层的底表面之间在垂直方向上的距离是在宽容度为±10％的状况下等于该III-V族化合物阻障层在该垂直方向上的厚度。
21.如权利要求12所述的半导体装置的制作方法，其中该P型掺杂III-V族化合物层在垂直方向上的厚度与该III-V族化合物阻障层在该垂直方向上的厚度的比值小于1且大于或等于0.8。
22.如权利要求12所述的半导体装置的制作方法，其中该P型掺杂III-V族化合物层包括P型掺杂氮化铝镓层，该III-V族化合物阻障层包括氮化铝镓层，且该P型掺杂III-V族化合物层中的铝原子浓度低于该III-V族化合物阻障层中的铝原子浓度。
23.如权利要求12所述的半导体装置的制作方法，其中该P型掺杂III-V族化合物层包括P型掺杂AlxGa1-xN层，且x小于1且大于或等于0。
24.如权利要求12所述的半导体装置的制作方法，其中该III-V族化合物阻障层的一部分在垂直方向上位于该栅极沟槽与该III-V族化合物半导体层之间。
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