JP4944402B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 155
- 229920005591 polysilicon Polymers 0.000 claims description 155
- 229910052751 metal Inorganic materials 0.000 claims description 55
- 239000002184 metal Substances 0.000 claims description 55
- 230000004888 barrier function Effects 0.000 claims description 47
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 34
- 229910052698 phosphorus Inorganic materials 0.000 claims description 34
- 239000011574 phosphorus Substances 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 24
- 229910052785 arsenic Inorganic materials 0.000 claims description 16
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 16
- 230000003746 surface roughness Effects 0.000 claims description 16
- 239000010408 film Substances 0.000 description 227
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 4
- 239000013039 cover film Substances 0.000 description 4
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical group 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/0554—External layer
- H01L2224/05599—Material
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
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- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
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- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
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Description
本発明は、半導体装置に関する。
従来、図１１に示すような、半導体装置１００が知られている。この半導体装置１００は、シリコン基板（半導体基板）１０１と、このシリコン基板１０１上に設けられたフィ−ルド酸化膜１０２と、フィ−ルド酸化膜１０２上に設けられたボンディングパット部とを有する（特許文献１参照）。
このボンディングパット部は、フィ−ルド酸化膜１０２上に設けられ、リンがドープされたドープトポリシリコン膜１０３と、該ポリシリコン膜１０３を覆うように形成された二酸化珪素膜１０４と、二酸化珪素膜１０４上に設けられ、リンがドープされたドープトポリシリコン膜１０５と、このドープトポリシリコン膜１０５上に設けられたモリブデンシリサイド膜（バリアメタル膜）１０６と、モリブデンシリサイド膜１０６上に設けられたアルミニウム膜１０７とを備える。
モリブデンシリサイド膜１０６上には、開口したＰＳＧ膜またはＢＰＳＧ膜１０８が設置されており、ＰＳＧ膜またはＢＰＳＧ膜１０８の開口にアルミニウム膜１０７が配置されている。
また、従来、特許文献２に示すような半導体装置も知られている。この半導体装置は、シリコン基板と、このシリコン基板上に設けられたボンディングパット部とを有し、ボンディングパット部は、ポリシリコン膜と、このポリシリコン膜上に設けられたＴｉＷ層（バリアメタル膜）と、このＴｉＷ層上に設けられたＡｌ合金層とを有する。
このボンディングパット部は、フィ−ルド酸化膜１０２上に設けられ、リンがドープされたドープトポリシリコン膜１０３と、該ポリシリコン膜１０３を覆うように形成された二酸化珪素膜１０４と、二酸化珪素膜１０４上に設けられ、リンがドープされたドープトポリシリコン膜１０５と、このドープトポリシリコン膜１０５上に設けられたモリブデンシリサイド膜（バリアメタル膜）１０６と、モリブデンシリサイド膜１０６上に設けられたアルミニウム膜１０７とを備える。
モリブデンシリサイド膜１０６上には、開口したＰＳＧ膜またはＢＰＳＧ膜１０８が設置されており、ＰＳＧ膜またはＢＰＳＧ膜１０８の開口にアルミニウム膜１０７が配置されている。
また、従来、特許文献２に示すような半導体装置も知られている。この半導体装置は、シリコン基板と、このシリコン基板上に設けられたボンディングパット部とを有し、ボンディングパット部は、ポリシリコン膜と、このポリシリコン膜上に設けられたＴｉＷ層（バリアメタル膜）と、このＴｉＷ層上に設けられたＡｌ合金層とを有する。
しかしながら、上記特許文献１，２に記載の技術では、ボンディングを行う際に、ボンディングパット部に剥がれが生じてしまうことがある。
本発明者は、ポリシリコン膜と、このポリシリコン膜上にあるバリアメタル膜との密着性がボンディングパット部の剥がれの発生に影響しているのではないかと推測するとともに、ポリシリコン膜と、バリアメタル膜との密着性には、ポリシリコン膜の表面の平滑性が大きく影響しているのではないかと推測した。ポリシリコン膜の表面が平滑である場合には、バリアメタル膜と密着するポリシリコン膜の表面積が減少するため、バリアメタル膜とポリシリコン膜との密着強度が低下すると考えられる。その結果、ボンディングパット部に剥がれが生じてしまうのではないかと推測される。
本発明によれば、半導体基板と、この半導体基板上に設けられたフィールド酸化膜と、このフィールド酸化膜上に形成されたボンディングパット部とを有する半導体装置において、前記ボンディングパット部は、前記フィールド酸化膜上に設けられたポリシリコン膜と、このポリシリコン膜上に設けられたバリアメタル膜と、このバリアメタル膜上に設けられたメタル電極とを備え、前記ポリシリコン膜の前記バリアメタル膜側の表面の表面粗さは、３ｎｍ以上であることを特徴とする半導体装置が提供される。
ここで、表面粗さとは、算術平均粗さのことである。
この構成によれば、ポリシリコン膜のバリアメタル膜側の表面の表面粗さを、３ｎｍ以上とし、表面を粗いものとすることで、ポリシリコン膜の表面積を大きく確保することができる。これにより、ポリシリコン膜と、バリアメタル膜との密着性を高めることができる。従って、本発明によれば、ボンディングパット部のはがれを防止することができる。
なお、ポリシリコン膜のバリアメタル膜側の表面の表面粗さは、２０ｎｍ以下であることが好ましい。表面粗さが２０ｎｍを超えるポリシリコン膜は、製造が困難となるからである。
ここで、表面粗さとは、算術平均粗さのことである。
この構成によれば、ポリシリコン膜のバリアメタル膜側の表面の表面粗さを、３ｎｍ以上とし、表面を粗いものとすることで、ポリシリコン膜の表面積を大きく確保することができる。これにより、ポリシリコン膜と、バリアメタル膜との密着性を高めることができる。従って、本発明によれば、ボンディングパット部のはがれを防止することができる。
なお、ポリシリコン膜のバリアメタル膜側の表面の表面粗さは、２０ｎｍ以下であることが好ましい。表面粗さが２０ｎｍを超えるポリシリコン膜は、製造が困難となるからである。
以下、本発明の実施形態を図面に基づいて説明する。
図１には、本実施形態の半導体装置１の断面図を示す。
この半導体装置１は、半導体基板としてのシリコン基板１１と、シリコン基板１１上に設けられたフィールド酸化膜１２と、このフィールド酸化膜１２上に形成されたボンディングパット部１３と、シリコン基板１１上の素子領域に形成されたゲート電極１４と、層間絶縁膜１５と、絶縁膜であるカバー膜１６とを備える。
ボンディングパット部１３は、フィールド酸化膜１２上に設けられたポリシリコン膜１３１と、ポリシリコン膜１３１上に設けられたバリアメタル膜１３３と、このバリアメタル膜１３３上に設けられたメタル電極１３４とを備える。
ポリシリコン膜１３１は、リンを実質的に含有していない。ここで、ポリシリコン膜１３１がリンを実質的に含有しないとは、ポリシリコン膜１３１にリンが全く含まれていない場合のみならず、ポリシリコン膜１３１にリンが含まれているがオージェ分光装置や、２次イオン質量分析装置での検出限界以下となっている場合も含む。
さらに、ポリシリコン膜１３１のバリアメタル膜１３３側の表面の表面粗さは、３ｎｍ以上である。ここでいう表面粗さとは、算術平均粗さのことである。
ここで、ポリシリコン膜１３１は、砒素を含有するものであってもよく、ポリシリコン膜１３１のバリアメタル膜１３３側の表面の砒素の濃度は、１×１０２０ｃｍ-３以上であることが好ましい。
また、ポリシリコン膜１３１のバリアメタル膜１３３側の表面の砒素の濃度は、１×１０21ｃｍ-３以下であることが好ましい。
さらに、ポリシリコン膜１３１の厚みは１００ｎｍ以上、２０００ｎｍ以下であることが好ましい。
図１には、本実施形態の半導体装置１の断面図を示す。
この半導体装置１は、半導体基板としてのシリコン基板１１と、シリコン基板１１上に設けられたフィールド酸化膜１２と、このフィールド酸化膜１２上に形成されたボンディングパット部１３と、シリコン基板１１上の素子領域に形成されたゲート電極１４と、層間絶縁膜１５と、絶縁膜であるカバー膜１６とを備える。
ボンディングパット部１３は、フィールド酸化膜１２上に設けられたポリシリコン膜１３１と、ポリシリコン膜１３１上に設けられたバリアメタル膜１３３と、このバリアメタル膜１３３上に設けられたメタル電極１３４とを備える。
ポリシリコン膜１３１は、リンを実質的に含有していない。ここで、ポリシリコン膜１３１がリンを実質的に含有しないとは、ポリシリコン膜１３１にリンが全く含まれていない場合のみならず、ポリシリコン膜１３１にリンが含まれているがオージェ分光装置や、２次イオン質量分析装置での検出限界以下となっている場合も含む。
さらに、ポリシリコン膜１３１のバリアメタル膜１３３側の表面の表面粗さは、３ｎｍ以上である。ここでいう表面粗さとは、算術平均粗さのことである。
ここで、ポリシリコン膜１３１は、砒素を含有するものであってもよく、ポリシリコン膜１３１のバリアメタル膜１３３側の表面の砒素の濃度は、１×１０２０ｃｍ-３以上であることが好ましい。
また、ポリシリコン膜１３１のバリアメタル膜１３３側の表面の砒素の濃度は、１×１０21ｃｍ-３以下であることが好ましい。
さらに、ポリシリコン膜１３１の厚みは１００ｎｍ以上、２０００ｎｍ以下であることが好ましい。
シリコン基板１１には、フィールド酸化膜１２で絶縁分離された素子領域が形成されており、この素子領域上には、ゲート電極１４が形成されている。また、このゲート電極１４を挟むようにしてシリコン基板１１には、ソース領域１１１と、ドレイン領域１１２とが形成されている。
ゲート電極１４は、ゲート酸化膜１４１と、ゲート酸化膜１４１上に設けられたポリシリコン膜１４２とを有する。ゲート電極１４を構成するポリシリコン膜１４２にはリンがドープされている。
ゲート電極１４は、ゲート酸化膜１４１と、ゲート酸化膜１４１上に設けられたポリシリコン膜１４２とを有する。ゲート電極１４を構成するポリシリコン膜１４２にはリンがドープされている。
層間絶縁膜１５は、ゲート電極１４およびボンディングパット部１３のポリシリコン膜１３１上を覆うように設けられている。層間絶縁膜１５のポリシリコン膜１３１の上方部分は、開口しており、この層間絶縁膜１５の開口部１５１にバリアメタル膜１３３と、このバリアメタル膜１３３上に設けられたメタル電極１３４とが形成されている。
また、層間絶縁膜１５には、ソース領域１１１、ドレイン領域１１２に達するコンタクトホール１５２が形成されており、コンタクトホール１５２には、バリアメタル膜１３３およびメタル電極１３４が形成されている。
また、層間絶縁膜１５には、ソース領域１１１、ドレイン領域１１２に達するコンタクトホール１５２が形成されており、コンタクトホール１５２には、バリアメタル膜１３３およびメタル電極１３４が形成されている。
カバー膜１６は、層間絶縁膜１５上に設けられており、ポリシリコン膜１３１の上方にあたる部分には開口部１６１が形成されている。
次に、図２〜図５を参照してこのような半導体装置１の製造方法について説明する。
図２に示すように、シリコン基板１１上にフィールド酸化膜１２を所定のパターンに形成する。
次に、図３に示すように、シリコン基板１１のうち、フィールド酸化膜１２が形成されていない部分（素子領域）にシリコン酸化膜１４１を形成する。
その後、フィールド酸化膜１２上、さらに、シリコン酸化膜１４１上にまたがるようにポリシリコン膜Ｐを成膜する。このポリシリコン膜Ｐは、ゲート電極１４を構成するポリシリコン膜１４２、および、ボンディングパット部１３を構成するポリシリコン膜１３１となるものである。
図２に示すように、シリコン基板１１上にフィールド酸化膜１２を所定のパターンに形成する。
次に、図３に示すように、シリコン基板１１のうち、フィールド酸化膜１２が形成されていない部分（素子領域）にシリコン酸化膜１４１を形成する。
その後、フィールド酸化膜１２上、さらに、シリコン酸化膜１４１上にまたがるようにポリシリコン膜Ｐを成膜する。このポリシリコン膜Ｐは、ゲート電極１４を構成するポリシリコン膜１４２、および、ボンディングパット部１３を構成するポリシリコン膜１３１となるものである。
ポリシリコン膜Ｐ上にフォトレジストで所定のパターンのマスクを形成し、ポリシリコン膜Ｐをエッチングする。これにより、ゲート電極１４を構成するポリシリコン膜１４２が形成されるとともに、ボンディングパット部１３を構成するポリシリコン膜１３１が形成されることとなる。なお、ポリシリコン膜Ｐのエッチングに伴いシリコン酸化膜１４１もエッチングされる。
その後、図４に示すように、ボンディングパット部１３を構成するポリシリコン膜１３１上にマスクＭを形成する。
次に、ゲート電極１４のポリシリコン膜１４２に対し、リンをドープする。この際、ボンディングパット部１３を構成するポリシリコン膜１３１はマスクされているので、ボンディングパット部１３を構成するポリシリコン膜１３１にはリンはドープされない。
次に、ゲート電極１４のポリシリコン膜１４２に対し、リンをドープする。この際、ボンディングパット部１３を構成するポリシリコン膜１３１はマスクされているので、ボンディングパット部１３を構成するポリシリコン膜１３１にはリンはドープされない。
次に、シリコン基板１１の素子領域に対し、砒素をドープし、ソース領域１１１、ドレイン領域１１２を形成する。砒素をドープする際に、ボンディングパット部１３を構成するポリシリコン膜１３１上にマスクＭを形成してもよく、ボンディングパット部１３を構成するポリシリコン膜１３１上にマスクＭを形成しなくてもよい。すなわち、ボンディングパット部１３を構成するポリシリコン膜１３１は、砒素を含有するものであってもよく、砒素を含有しなくてもよい。
その後、ボンディングパット部１３を構成するポリシリコン膜１３１およびゲート電極１４を覆うように層間絶縁膜１５を形成する。
層間絶縁膜１５に所定のパターンのマスクを形成し、エッチングを行って、コンタクトホール１５２を形成するとともに、ポリシリコン膜１４２上に開口部１５１を形成する（図５参照）。
その後、ボンディングパット部１３を構成するポリシリコン膜１３１およびゲート電極１４を覆うように層間絶縁膜１５を形成する。
層間絶縁膜１５に所定のパターンのマスクを形成し、エッチングを行って、コンタクトホール１５２を形成するとともに、ポリシリコン膜１４２上に開口部１５１を形成する（図５参照）。
次に、コンタクトホール１５２および前記開口部１５１内にバリアメタル膜１３３、メタル電極１３４を形成する。
その後、カバー膜１６を形成し、所定の部分を選択的にエッチングし、開口部１６１を形成する（図１参照）。
その後、カバー膜１６を形成し、所定の部分を選択的にエッチングし、開口部１６１を形成する（図１参照）。
次に、半導体装置１の効果について説明する。
ボンディングパット部１３のポリシリコン膜１３１の表面粗さを、３ｎｍ以上としており、バリアメタル膜１３３と接触するポリシリコン膜１３１の表面積（接触面積）を大きく確保することができるので、バリアメタル膜１３３とポリシリコン膜１３１とを確実に密着させることができる。これにより、ボンディングパット部１３の剥がれを防止することができる。
また、本実施形態のボンディングパット部１３のポリシリコン膜１３１は、リンを実質的に含有しないものとなっている。ポリシリコン膜１３１表面は、酸化に伴い平滑化されると推測される。すなわち、ポリシリコン膜１３１の表面に酸化膜が形成されることで、ポリシリコン膜の表面が平滑化されると考えられるのである。リンは、ポリシリコン膜１３１の表面の酸化を促進させる作用があると考えられ、ポリシリコン膜１３１を、リンを実質的に含有しないものとすることで、ポリシリコン膜１３１表面の酸化を抑え、バリアメタル膜１３３と密着するポリシリコン膜１３１の表面積の減少を防止することができる。これにより、バリアメタル膜１３３とポリシリコン膜１３１とを確実に密着させることができる。
ボンディングパット部１３のポリシリコン膜１３１の表面粗さを、３ｎｍ以上としており、バリアメタル膜１３３と接触するポリシリコン膜１３１の表面積（接触面積）を大きく確保することができるので、バリアメタル膜１３３とポリシリコン膜１３１とを確実に密着させることができる。これにより、ボンディングパット部１３の剥がれを防止することができる。
また、本実施形態のボンディングパット部１３のポリシリコン膜１３１は、リンを実質的に含有しないものとなっている。ポリシリコン膜１３１表面は、酸化に伴い平滑化されると推測される。すなわち、ポリシリコン膜１３１の表面に酸化膜が形成されることで、ポリシリコン膜の表面が平滑化されると考えられるのである。リンは、ポリシリコン膜１３１の表面の酸化を促進させる作用があると考えられ、ポリシリコン膜１３１を、リンを実質的に含有しないものとすることで、ポリシリコン膜１３１表面の酸化を抑え、バリアメタル膜１３３と密着するポリシリコン膜１３１の表面積の減少を防止することができる。これにより、バリアメタル膜１３３とポリシリコン膜１３１とを確実に密着させることができる。
さらに、ポリシリコン膜１３１に砒素をドープすれば、ポリシリコン膜１３１の表面をより粗いものとすることができ、バリアメタル膜１３３とポリシリコン膜１３１との密着性をより確実に高めることができる。
ここで、ポリシリコン膜１３１のバリアメタル膜１３３側の表面の砒素の濃度は、１×１０２０ｃｍ-３未満であってもよいが、１×１０２０ｃｍ-３以上とすることでポリシリコン膜１３１のバリアメタル膜１３３側の表面の表面粗さを確実に大きくすることができる。
ここで、ポリシリコン膜１３１のバリアメタル膜１３３側の表面の砒素の濃度は、１×１０２０ｃｍ-３未満であってもよいが、１×１０２０ｃｍ-３以上とすることでポリシリコン膜１３１のバリアメタル膜１３３側の表面の表面粗さを確実に大きくすることができる。
また、本実施形態では、フィールド酸化膜１２上、さらに、シリコン酸化膜１４１上にまたがるようにポリシリコン膜Ｐを成膜し、これをエッチングすることで、ボンディングパット部１３のポリシリコン膜１３１と、ゲート電極１４を構成するポリシリコン膜１４２を形成している。すなわち、ボンディングパット部１３のポリシリコン膜１３１と、ゲート電極１４を構成するポリシリコン膜１４２とを同時に成膜しているので、別々の工程で成膜する場合に比べ、半導体装置１の製造にかかる手間を省くことができる。
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
例えば、前記実施形態では、ボンディングパット部１３のポリシリコン膜１３１と、ゲート電極１４を構成するポリシリコン膜１４２とを同時に成膜したが、これに限らず、ボンディングパット部１３のポリシリコン膜１３１と、ゲート電極１４を構成するポリシリコン膜１４２とは同時に成膜しなくてもよい。
例えば、前記実施形態では、ボンディングパット部１３のポリシリコン膜１３１と、ゲート電極１４を構成するポリシリコン膜１４２とを同時に成膜したが、これに限らず、ボンディングパット部１３のポリシリコン膜１３１と、ゲート電極１４を構成するポリシリコン膜１４２とは同時に成膜しなくてもよい。
また、図６に示すように、ボンディングパット部１３のポリシリコン膜１３１と、フィールド酸化膜１２上に設置される抵抗素子を構成するポリシリコン膜１８とを同時に成膜してもよい。具体的には、フィールド酸化膜１２上のボンディングパット部を形成する領域および抵抗素子を形成する領域に、これらの領域に跨るポリシリコン膜を成膜する。そして、このポリシリコン膜を選択的に除去し、ボンディングパット部１３を構成するポリシリコン膜１３１を形成するとともに、抵抗素子を構成するポリシリコン膜１８を形成する。その後、ボンディングパット部１３を構成するポリシリコン膜１３１をマスクし、前記抵抗素子を構成するポリシリコン膜１８にリンをドープする。さらに、ボンディングパット部１３を構成するポリシリコン膜１３１上に前記実施形態と同様に、バリアメタル膜１３３と、このバリアメタル膜１３３上に設けられたメタル電極１３４とを形成する。なお、前記実施形態と同様に、ポリシリコン膜１３１に砒素をドープしてもよい。
さらには、ボンディングパット部１３のポリシリコン膜１３１と、ゲート電極１４を構成するポリシリコン膜１４２と、フィールド酸化膜１２上に設置される抵抗素子を構成するポリシリコン膜１８とを同時に成膜してもよい。前記実施形態のように、フィールド酸化膜およびシリコン基板の素子領域にまたがるポリシリコン膜を形成し、このポリシリコン膜を選択的に除去し、ゲート電極を構成するポリシリコン膜、ボンディングパット部を構成するポリシリコン膜を形成するとともに、抵抗素子を構成するポリシリコン膜を形成すればよい。なお、抵抗素子を構成するポリシリコン膜や、ゲート電極を構成するポリシリコン膜にリンをドープする際には、ボンディングパット部１３のポリシリコン膜１３１をマスクで覆う。その後の工程は前記実施形態と同様である。
また、前記実施形態では、ポリシリコン膜１３１が砒素を含有するものである場合、ポリシリコン膜１３１表面の砒素の濃度は、１×１０２０ｃｍ-３以上であるとしたが、これに限らず、１×１０２０ｃｍ-３未満であってもよい。
また、前記実施形態や、図６に示したボンディングパット部のポリシリコン膜はリンを実質的に含有しないとしたが、これに限らず、ポリシリコン膜のバリアメタル側の表面のリンの濃度が５×１０１６ｃｍ-３以下であってもよい。ポリシリコン膜のバリアメタル側の表面のリンの濃度が５×１０１６ｃｍ-３以下であれば、ポリシリコン膜１３１表面の酸化が起こりにくく、バリアメタル膜１３３と密着するポリシリコン膜１３１の表面積の減少を確実に防止することができる。
また、前記実施形態や、図６に示したボンディングパット部のポリシリコン膜はリンを実質的に含有しないとしたが、これに限らず、ポリシリコン膜のバリアメタル側の表面のリンの濃度が５×１０１６ｃｍ-３以下であってもよい。ポリシリコン膜のバリアメタル側の表面のリンの濃度が５×１０１６ｃｍ-３以下であれば、ポリシリコン膜１３１表面の酸化が起こりにくく、バリアメタル膜１３３と密着するポリシリコン膜１３１の表面積の減少を確実に防止することができる。
ボンディングパット部の剥がれの発生率とポリシリコン膜の表面粗さとの関係について検討した。
バリアメタル膜側の表面の表面粗さの異なるポリシリコン膜を使用して、前記実施形態と同様の構造の半導体装置を製造し、ボンディングパット部の剥がれの発生率を測定した。
具体的には、各表面粗さのポリシリコン膜（厚さ４７０ｎｍ）を使用した半導体装置を１２０個づつ製造し、所定の荷重、所定の力でボンディングを行い、剥がれが生じたものをカウントして、ボンディングパット部の剥がれの発生率を算出した。
結果を図７に示す。
図７の点ａのポリシリコン膜は、リンがドープされたものであり、ポリシリコン膜のバリアメタル側の表面のリンの含有濃度は、１×１０20ｃｍ-３である。なお、図７の点ａのポリシリコン膜の表面の凹凸の状態は図８のようになる。
点ｂのポリシリコン膜も、リンがドープされたものであり、ポリシリコン膜のバリアメタル側の表面のリンの含有濃度は、８×１０17ｃｍ-３である。
点ｃのポリシリコン膜も、リンがドープされたものであり、ポリシリコン膜のバリアメタル側の表面のリンの含有濃度は、１×１０17ｃｍ-３である。
点ｄのポリシリコン膜も、リンがドープされたものであり、ポリシリコン膜のバリアメタル側の表面のリンの含有濃度は、５×１０16ｃｍ-３である。
点ｅのポリシリコン膜は、リンがドープされておらず、リンを実質的に含有しないものとなっている。なお、図７の点ｅのポリシリコン膜の表面の凹凸の状態は、図９のようである。
さらに、点ｆのポリシリコン膜は砒素がドープされたものであり、ポリシリコン膜のバリアメタル側の表面の砒素の含有濃度は、１×１０20ｃｍ-３である。点ｆのポリシリコン膜には、リンがドープされておらず、リンを実質的に含有しないものとなっている。
なお、図７の点ｅのポリシリコン膜の表面の凹凸の状態は、図１０のようである。
図７を参照すると、ポリシリコン膜のバリアメタル側の表面の表面粗さを３ｎｍ以上とすることで、ボンディングパット部の剥がれの発生を防止できることがわかる。
バリアメタル膜側の表面の表面粗さの異なるポリシリコン膜を使用して、前記実施形態と同様の構造の半導体装置を製造し、ボンディングパット部の剥がれの発生率を測定した。
具体的には、各表面粗さのポリシリコン膜（厚さ４７０ｎｍ）を使用した半導体装置を１２０個づつ製造し、所定の荷重、所定の力でボンディングを行い、剥がれが生じたものをカウントして、ボンディングパット部の剥がれの発生率を算出した。
結果を図７に示す。
図７の点ａのポリシリコン膜は、リンがドープされたものであり、ポリシリコン膜のバリアメタル側の表面のリンの含有濃度は、１×１０20ｃｍ-３である。なお、図７の点ａのポリシリコン膜の表面の凹凸の状態は図８のようになる。
点ｂのポリシリコン膜も、リンがドープされたものであり、ポリシリコン膜のバリアメタル側の表面のリンの含有濃度は、８×１０17ｃｍ-３である。
点ｃのポリシリコン膜も、リンがドープされたものであり、ポリシリコン膜のバリアメタル側の表面のリンの含有濃度は、１×１０17ｃｍ-３である。
点ｄのポリシリコン膜も、リンがドープされたものであり、ポリシリコン膜のバリアメタル側の表面のリンの含有濃度は、５×１０16ｃｍ-３である。
点ｅのポリシリコン膜は、リンがドープされておらず、リンを実質的に含有しないものとなっている。なお、図７の点ｅのポリシリコン膜の表面の凹凸の状態は、図９のようである。
さらに、点ｆのポリシリコン膜は砒素がドープされたものであり、ポリシリコン膜のバリアメタル側の表面の砒素の含有濃度は、１×１０20ｃｍ-３である。点ｆのポリシリコン膜には、リンがドープされておらず、リンを実質的に含有しないものとなっている。
なお、図７の点ｅのポリシリコン膜の表面の凹凸の状態は、図１０のようである。
図７を参照すると、ポリシリコン膜のバリアメタル側の表面の表面粗さを３ｎｍ以上とすることで、ボンディングパット部の剥がれの発生を防止できることがわかる。
１ 半導体装置
１１ シリコン基板
１２ フィールド酸化膜
１３ ボンディングパット部
１４ ゲート電極
１５ 層間絶縁膜
１６ カバー膜
１８ ポリシリコン膜
１００ 半導体装置
１０１ シリコン基板
１０２ フィールド酸化膜
１０３ ポリシリコン膜
１０４ 二酸化珪素膜
１０５ ポリシリコン膜
１０６ モリブデンシリサイド膜
１０７ アルミニウム膜
１０８ ＰＳＧ膜またはＢＰＳＧ膜
１１１ ソース領域
１１２ ドレイン領域
１３１ ポリシリコン膜
１３３ バリアメタル膜
１３４ メタル電極
１４１ ゲート酸化膜
１４１ シリコン酸化膜
１４２ ポリシリコン膜
１５１ 開口部
１５２ コンタクトホール
１６１ 開口部
Ｍ マスク
Ｐ ポリシリコン膜
１１ シリコン基板
１２ フィールド酸化膜
１３ ボンディングパット部
１４ ゲート電極
１５ 層間絶縁膜
１６ カバー膜
１８ ポリシリコン膜
１００ 半導体装置
１０１ シリコン基板
１０２ フィールド酸化膜
１０３ ポリシリコン膜
１０４ 二酸化珪素膜
１０５ ポリシリコン膜
１０６ モリブデンシリサイド膜
１０７ アルミニウム膜
１０８ ＰＳＧ膜またはＢＰＳＧ膜
１１１ ソース領域
１１２ ドレイン領域
１３１ ポリシリコン膜
１３３ バリアメタル膜
１３４ メタル電極
１４１ ゲート酸化膜
１４１ シリコン酸化膜
１４２ ポリシリコン膜
１５１ 開口部
１５２ コンタクトホール
１６１ 開口部
Ｍ マスク
Ｐ ポリシリコン膜
Claims (5)
- 半導体基板と、この半導体基板上に設けられたフィールド酸化膜と、このフィールド酸化膜上に形成されたボンディングパット部とを有する半導体装置において、
前記ボンディングパット部は、前記フィールド酸化膜上に設けられたポリシリコン膜と、このポリシリコン膜上に設けられたバリアメタル膜と、このバリアメタル膜上に設けられたメタル電極とを備え、
前記ボンディングパット部の前記ポリシリコン膜の前記バリアメタル膜側の表面のリンの濃度が５×１０ １６ ｃｍ −３ 以下で、且つ、前記ポリシリコン膜の前記バリアメタル膜側の表面の砒素の濃度は１×１０ ２０ ｃｍ −３ 以上であり、前記ポリシリコン膜の前記バリアメタル膜側の表面の表面粗さは、３ｎｍ以上２０ｎｍ以下であることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記半導体基板上には、前記フィールド酸化膜で絶縁分離された素子領域が形成されており、
前記素子領域には、ポリシリコン膜を有するゲート電極が形成され、
前記ゲート電極を構成するポリシリコン膜は、リンを含有することを特徴とする半導体装置。 - 請求項１または２に記載の半導体装置において、
前記ボンディングパット部の前記ポリシリコン膜はリンを実質的に含有しないことを特徴とする半導体装置。 - 請求項１乃至３のいずれか一項に記載の半導体装置において、
前記半導体基板上には、前記フィールド酸化膜で絶縁分離された素子領域が形成されており、
前記素子領域には、ポリシリコン膜を有するゲート電極が形成され、
前記ボンディングパット部のポリシリコン膜および前記ゲート電極を構成するポリシリコン膜は、前記フィールド酸化膜および前記半導体基板の素子領域にまたがるように成膜されたポリシリコン膜を選択的に除去することにより、形成されたものであることを特徴とする半導体装置。 - 請求項１乃至４のいずれか一項に記載の半導体装置において、
前記フィールド酸化膜上には、ポリシリコン膜を有する抵抗素子が設けられており、
前記ボンディングパット部のポリシリコン膜および前記抵抗素子を構成するポリシリコン膜は、前記フィールド酸化膜上に成膜されたポリシリコン膜を選択的に除去することにより、形成されたものであることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005203910A JP4944402B2 (ja) | 2005-07-13 | 2005-07-13 | 半導体装置 |
| US11/476,581 US7679191B2 (en) | 2005-07-13 | 2006-06-29 | Polysilicon film with increased roughness |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005203910A JP4944402B2 (ja) | 2005-07-13 | 2005-07-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007027229A JP2007027229A (ja) | 2007-02-01 |
| JP4944402B2 true JP4944402B2 (ja) | 2012-05-30 |
Family
ID=37716881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005203910A Expired - Fee Related JP4944402B2 (ja) | 2005-07-13 | 2005-07-13 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7679191B2 (ja) |
| JP (1) | JP4944402B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3002545B1 (fr) * | 2013-02-22 | 2016-01-08 | Alchimer | Procede de formation d'un siliciure metallique a l'aide d'une solution contenant des ions or et des ions fluor |
| JP6270572B2 (ja) | 2014-03-19 | 2018-01-31 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP6230456B2 (ja) | 2014-03-19 | 2017-11-15 | 株式会社東芝 | 半導体装置 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116571A (ja) * | 1984-07-03 | 1986-01-24 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JPS624352A (ja) * | 1985-06-29 | 1987-01-10 | Toshiba Corp | 半導体記憶装置 |
| JPS6367754A (ja) | 1986-09-09 | 1988-03-26 | Mitsubishi Electric Corp | 半導体装置 |
| US5243210A (en) * | 1987-02-21 | 1993-09-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
| JP2763131B2 (ja) * | 1988-09-05 | 1998-06-11 | 株式会社東芝 | 固体撮像装置 |
| JP2598328B2 (ja) * | 1989-10-17 | 1997-04-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH04119631A (ja) * | 1990-09-10 | 1992-04-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2550248B2 (ja) | 1991-10-14 | 1996-11-06 | 株式会社東芝 | 半導体集積回路装置およびその製造方法 |
| JPH05175196A (ja) | 1991-12-25 | 1993-07-13 | Hitachi Ltd | 半導体装置の配線構造 |
| US5316976A (en) * | 1992-07-08 | 1994-05-31 | National Semiconductor Corporation | Crater prevention technique for semiconductor processing |
| JPH06188385A (ja) * | 1992-10-22 | 1994-07-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5358733A (en) * | 1993-01-08 | 1994-10-25 | United Microelectronics Corporation | Stress release metallization for VLSI circuits |
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| JP2000100816A (ja) * | 1998-09-18 | 2000-04-07 | Seiko Epson Corp | 半導体装置 |
| JP4101409B2 (ja) * | 1999-08-19 | 2008-06-18 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2001135639A (ja) * | 1999-11-05 | 2001-05-18 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP4341062B2 (ja) * | 2003-02-12 | 2009-10-07 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP2004349622A (ja) * | 2003-05-26 | 2004-12-09 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP4786126B2 (ja) * | 2003-06-04 | 2011-10-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2005
- 2005-07-13 JP JP2005203910A patent/JP4944402B2/ja not_active Expired - Fee Related
-
2006
- 2006-06-29 US US11/476,581 patent/US7679191B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US7679191B2 (en) | 2010-03-16 |
| US20070029599A1 (en) | 2007-02-08 |
| JP2007027229A (ja) | 2007-02-01 |
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| JP4379245B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100226 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120228 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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