JP4568118B2

JP4568118B2 - パワー半導体素子

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Authority: JP
Inventors: 渉齋藤; 一郎大村; 弘通大橋
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Description

本発明は、電力制御に用いられるパワー半導体素子に関する。特に、本発明は、窒化物半導体を用いた横型パワーＦＥＴ、ショットキーバリアダイオード（ＳＢＤ）などに関する。

スイッチング電源やインバータ回路などの電力制御回路では、スイッチング素子やダイオードなどのパワー半導体素子が用いられる。パワー半導体素子に求められる特性は、高耐圧特性と低オン抵抗特性である。パワー半導体素子における耐圧とオン抵抗との間には、素子材料で決まるトレードオフ関係がある。これまでの技術開発の進歩により、パワー半導体素子は、主な素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。オン抵抗を更に低減するには素子材料の変更が必要である。ＧａＮやＡｌＧａＮなどの窒化物半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いる。このようにすると、これらの材料で決まるトレードオフ関係が改善でき、低オン抵抗化が可能である。ＧａＮやＡｌＧａＮなどの窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor）については下記の文献に開示されている。この文献は、IEEE ELECTRON DEVICE LETTERS,VOL.23,No.10.OCTOBER 2002、第598-590頁のR.Coffie et alによる「p-Capped GaN-AlGaN-GaN High-Electron Mobility Transistors(HEMTs)」である。

現在、ワイドバンドギャップ半導体を用いたパワー半導体素子の研究が盛んに行われている。ＧａＮなどの窒化物半導体素子では、低オン抵抗は実現されている。しかし、アバランシェ耐量などパワー素子独特の特性を考慮した設計は行われていない。これは、ＧａＮ系素子が高周波（ＲＦ）素子をベースにして設計が行われているためである。

なお、ＦＥＴにおいて、フィールドプレート電極を設けることで高耐圧化が図られる。このような技術は、特開平５-２１７９３号公報、特開２００１-２３０２６３号公報、特許第３２７１６１３号公報などに記載されている。

本発明の目的は、高アバランシェ耐量を有し、かつ超低オン抵抗を有するパワー半導体素子を提供することである。

本発明によれば、ノンドープＡｌ_ＸＧａ_１−ＸＮ（０≦Ｘ≦１）からなる第１の半導体層と、前記第１の半導体層の一方面上に形成されたノンドープもしくはｎ型のＡｌ_ＹＧａ_１−ＹＮ（０≦Ｙ≦１、Ｘ＜Ｙ）からなる第２の半導体層と、前記第２の半導体層上に選択的に形成されたｐ型のＡｌ_ＺＧａ_１−ＺＮ（０≦Ｚ≦１）からなる第３の半導体層と、前記第３の半導体層の両側のうち一方側に位置する前記第２の半導体層上に形成されたドレイン電極と、前記第３の半導体層の両側のうち他方側に位置する前記第２の半導体層上に形成されたソース電極と、少なくとも前記第３の半導体層と前記ドレイン電極との間で前記第３の半導体層に隣接する位置の前記第２の半導体層上に形成された絶縁膜と、前記絶縁膜上に形成されたフィールドプレート電極と、前記第３の半導体層上に形成されたゲート電極とを具備し、前記フィールドプレート電極はソース電極と電気的に接続されており、前記第３の半導体層のドレイン電極側の端部が、ゲート電極のドレイン電極側の端部からドレイン電極側に延長されており、第３の半導体層はドレイン電極側の端部がフィールドプレート電極の下部に位置するように形成され、前記フィールドプレート電極の下部に位置する絶縁膜の厚さをｔ、絶縁膜の比誘電率をε_ｉとし、第２の半導体層の比誘電率をε_ｓ、第３の半導体層のドレイン電極側の端部からフィールドプレート電極のドレイン電極側の端部までの距離をＬとしたときに、絶縁膜の厚さｔが下記に示す関係、ε_ｓｔ＞ε_ｉＬを満足するように設定されているパワー半導体素子が提供されている。

本発明によるパワー半導体素子は、ＡｌＧａＮ系ヘテロ接合構造を組み合わせることで移動度の高い二次元電子ガスを生成し、これを導通時のキャリアとして使用することで低オン抵抗化する。また、バンドギャップの大きい窒化物半導体を用いることと、フィールドプレート構造とし、これにより高耐圧を実現する。加えて、半導体領域表面上にｐ型のＡｌＧａＮ層を形成することで、アバランシェ降伏時に発生するホールを速やかに排出することが可能となり、高アバランシェ耐量を得ることが可能になる。アバランシェ降伏が起こるポイントを半導体内部、つまりｐｎ接合面とし、フィールドプレート電極の端部などの半導体とパッシベーション膜との界面などではないようにする。これにより、熱による界面の不安定性などがなく、信頼性の高い素子が実現できる。

以下、本発明の実施形態について図面を参照しながら説明する。なお、全図に渡って対応する箇所には同じ符号を付して説明を行う。

（第１の実施形態）
図１は本発明の第１の実施形態に係るジャンクション型のパワーＨＥＭＴ（High Electron Mobility Transistor）の構成を模式的に示す断面図である。

このＨＥＭＴにはノンドープＡｌ_ＸＧａ_１−ＸＮ（０≦Ｘ≦１）としてＧａＮ層（Ｘ＝０）からなるチャネル層１が設けられている。このチャネル層１の厚さは、600Ｖの耐圧を得るために１〜２μｍ程度にされている。上記チャネル層１の表面（一方面）上には、ｎ型のＡｌ_ＹＧａ_１−ＹＮ（０≦Ｙ≦１、Ｘ＜Ｙ）として、厚さが0.02μｍのバリア層２が形成されている。このバリア層２は、不純物としてＳｉが１０¹³（atom/cm²)程度のドーズ量でドープされたＡｌ_0.2Ｇａ_0.8Ｎ層（Y＝0.2）を含んでいる。さらにバリア層２上には、ｐ型のＡｌ_ＺＧａ_１−ＺＮ（０≦Ｚ≦１）層として、厚さが0.01μｍの半導体層３が形成されている。この半導体層３は、不純物としてＭｇがドープされたＡｌ_0.1Ｇａ_0.9Ｎ層（Ｚ＝0.1）を含んでいる。

また、上記半導体層３の両側のバリア層２上には、Ti/Al/Ni/Auからなるドレイン電極（Ｄ：第１の電極）４とソース電極（Ｓ：第２の電極）５とが互いに分離して形成されている。上記ドレインおよびソース電極４，５は、それぞれバリア層２の表面と電気的に接続されている。

上記半導体層３上には、PtやNi/Auからなるゲート電極（Ｇ：制御電極）６が形成されている。このゲート電極６は半導体層３の表面と電気的に接続されている。

上記ゲート電極６上及びその周囲のバリア層２上を連続的に覆うように、絶縁膜７が形成されている。ゲート電極６とドレイン電極４との間に位置するように、上記絶縁膜７上にはTi/Al/Ni/Auからなるフィールドプレート電極８が形成されている。このフィールドプレート電極８は上記ソース電極５と電気的に接続されている。

このような構成でなるＨＥＭＴは、ゲート電極６に印加される電圧に応じてチャネル層１の表面領域に形成される空乏層の深さが制御されるジャンクション型のＦＥＴとして動作する。従って、ソースおよびドレイン電極５，４間に流れる電流がこの空乏層の深さに応じて制御される。

第１の実施形態のＨＥＭＴでは、素子材料してバンドギャップが広いＡｌ_ＸＧａ_１−ＸＮ、Ａｌ_ＹＧａ_１−ＹＮ、Ａｌ_ＺＧａ_１−ＺＮなどの窒化物半導体を用いている。このため、臨界電界を高くすることができ、素子の高耐圧化が実現できる。耐圧を決定するゲートとドレインとの間に、フィールドプレート電極８が形成されている。このため、電圧印加時に、ゲート電極６とドレイン電極４との間に加わる電界を緩和することができ、耐圧の低下が抑制できる。バリア層２とチャネル層１とからなるＡｌＧａＮ／ＧａＮヘテロ界面に、移動度の高い二次元電子ガスが形成されるので、低オン抵抗化が実現される。

ｎ型のバリア層２上にｐ型の半導体層３がさらに形成されている。このため、素子内でアバランシェ降伏が起こった場合、発生したホールが速やかにｐ型の半導体層３に流れ込み、これにより高いアバランシェ耐量が実現される。

加えるに、バリア層２上にｐ型の半導体層３が形成されているので、以下のような効果が得られる、つまり、ゲートリーク電流が減少する。

通常のＨＥＭＴ構造では、ゲート部のショットキー接合に加わる電界によって耐圧が決まる。これに対し、上記実施形態のＨＥＭＴ構造では、ｐ型の半導体層３とｎ型のバリア層との間のｐｎ接合に加わる電界によって耐圧が決まる。つまり、ショットキー接合などの素子の特性ばらつきが大きくなりやすいものに比べて、ブレークダウンポイントが半導体層内になる。このため、以下のような効果、つまり、耐圧のばらつきが抑えられるという効果が得られる。

さらに、通常のＨＥＭＴ構造などでは、ゲートショットキー界面やフィールドプレート端など、半導体とパッシベーション膜や金属界面などで高電界となる。従って、これらのポイントでアバランシェ降伏が起こる設計を行うと、熱による特性変動などが起きやすい。しかし、上記実施形態のＨＥＭＴ構造では、ブレークダウンポイントが半導体層内のｐｎ接合となる。このため、アバランシェ降伏の安定性が増し、信頼性の高い素子が実現できる。

フィールドプレート電極８をソース電極５と接続することで、ゲート／ドレイン間容量が小さくなり、高速スイッチング動作が実現できる。

ｐ型のＡｌ_0.1Ｇａ_0.9Ｎ層からなる半導体層３は、チャネル層１及びバリア層２と共に結晶成長により均一に形成される。この後、エッチングによってパターニングを行って半導体層３を形成してもよい。あるいは、半導体層３を結晶成長により形成した後、選択酸化するなどの方法で形成してもよい。もしくは、チャネル層１とバリア層２を結晶成長した後、その表面に半導体層３を選択成長により形成してもよい。

（第１の実施形態の第１の変形例）
図２は、図１に示すパワーＨＥＭＴの第１の変形例による構成を模式的に示す断面図である。図１のパワーＨＥＭＴでは、絶縁膜７をゲート電極６上及びその周囲のバリア層２上に渡って連続して形成し、かつフィールドプレート電極８をソース電極５と電気的に接続していた。

これに対し、図２のパワーＨＥＭＴは以下のような構造を有する。つまり、半導体層３とドレイン電極４の間に位置しかつ半導体層３と隣接するように、絶縁膜７が形成される。ゲート電極６を半導体層３上のみならず、絶縁膜７上にまで延長して形成している。すなわち、この第１の変形例では、ゲート電極６が図１に示すフィールドプレート電極８を兼用している。

この変形例のパワーＨＥＭＴでは、図１と同様の効果が得られる上に、フィールドプレート電極とゲート電極を一度に形成することができる。このため、以下のような効果が得られる。つまり、図１に比べて製造プロセスが簡略化できる。

（第１の実施形態の第２の変形例）
図３は図１に示すパワーＨＥＭＴの第２の変形例による構成を模式的に示す断面図である。図３のパワーＨＥＭＴが図１のものと異なる点は、ゲート電極６を、半導体層３のドレイン電極４側に隣接したバリア層２の表面まで延長して形成している点である。

つまり、図３のパワーＨＥＭＴでは、ゲート電極６は、バリア層２との間でショットキー接合を形成している。

この第２の変形例において、ゲート電極６はバリア層２とショットキー接続されている。しかし、半導体層３がゲート電極６と接続されているので、アバランシェ降伏時のホール排出は半導体層３を介して行われ、図１の場合と同様に高いアバランシェ耐量が実現される。その上、図１と同様の効果が得られる。

（第１の実施形態の第３の変形例）
図４は、図１に示すパワーＨＥＭＴの第３の変形例による構成を模式的に示す断面図である。図３のパワーＨＥＭＴでは、ゲート電極６を、半導体層３のドレイン電極４側に隣接したバリア層２の表面まで延長して形成していた。これに対し、図４のパワーＨＥＭＴでは、ゲート電極６を、半導体層３のソース電極５側に隣接したバリア層２の表面まで延長して形成している。

この第３の変形例の場合も、ゲート電極６はバリア層２とショットキー接続されている。しかし、半導体層３がゲート電極６と接続されているので、アバランシェ降伏時のホール排出は半導体層３を介して行われ、図１の場合と同様に高いアバランシェ耐量が実現される。その上、図１と同様の効果が得られる。

（第２の実施形態）
図５は、本発明の第２の実施形態に係るジャンクション型のパワーＨＥＭＴの構成を模式的に示す断面図である。図１のパワーＨＥＭＴでは、ｐ−ＡｌＧａＮ層からなる半導体層３は、ゲート電極６と同じ長さにされている。つまり、半導体層３のドレイン電極４側の端部と、ゲート電極６のドレイン電極４側の端部の位置は一致している。

これに対し、第２の実施形態のパワーＨＥＭＴでは、ｐ−ＡｌＧａＮ層からなる半導体層３のドレイン電極４側の端部が、ゲート電極６のドレイン電極４側の端部からドレイン電極４側に延長されている。さらに、ドレイン電極４側の端部がフィールドプレート電極８の下部に位置するように半導体層３が形成されている。

図６（Ａ）は図５のパワーＨＥＭＴの半導体層３の端部付近を抜き出して示す断面図であり、図６（Ｂ）は図５のパワーＨＥＭＴを動作させた際のバリア層２における電界分布の様子を示す特性図である。

図５に示すように、半導体層３のドレイン電極４側の端部がフィールドプレート電極８の下部に位置するように形成されている。これにより、図６（Ｂ）に示すように、電界が集中するポイントが半導体層３の端部とフィールドプレート電極８の端部とになる。図６（Ｂ）において、特性カーブ（線）２１は、絶縁膜７の膜厚がある程度厚い場合であり、特性カーブ２２は絶縁膜７の膜厚がある程度薄い場合である。

すなわち、フィールドプレート電極８下の絶縁膜７の厚さを適度に厚くすることで、アバランシェ降伏が起きるポイントである、最も電界が高くなるポイントが、半導体層３の端部に設定される。これにより、アバランシェ降伏時のホール排出が速やかに行われ、十分なアバランシェ耐量が確保される。

以下に半導体層３の端部における電界が最も高くなるような絶縁膜７の厚さの設定方法について説明する。図７（Ａ）は図５のパワーＨＥＭＴの半導体層３の端部付近を抜き出して示す断面図である。図７（Ｂ）は図５のパワーＨＥＭＴを動作させた際の平面方向における電界分布の様子を示す特性図である。図７（Ｃ）は図５のパワーＨＥＭＴを動作させた際の垂直方向における電界分布の様子を示す特性図である。図７（Ｂ）及び図７（Ｃ）において、半導体層３のドレイン電極４側の端部のポイントをＡ点、フィールドプレート電極８端部直下のバリア層２のポイントをＢ点、フィールドプレート電極８端部のポイントをＣ点とする。上記Ａ点乃至Ｃ点の各ポイントの電界をそれぞれＥ_Ａ、Ｅ_Ｂ、Ｅ_Ｃとする。また、Ａ点とＢ点の間の距離、つまり、フィールドプレート電極８の長さをＬ、絶縁膜７の厚さをｔとする。

各ポイントの電界の大きさと各部の寸法より、Ａ点とＢ点の間の電圧Ｖ_ＡＢと、Ｃ点とＢ点の間のＶ_ＣＢはそれぞれ以下の（１）式と（２）式で表現される。

Ｖ_ＡＢ＝（Ｅ_Ａ＋Ｅ_Ｂ）Ｌ／２ …（１）
Ｖ_ＣＢ＝Ｅ_Ｃｔ …（２）
フィールドプレート電極８の電位は半導体層３の電位とほぼ等しいので、Ｖ_ＡＢはＶ_ＣＢと等しい。そして、電束密度が連続となることから、Ｅ_ＢとＥ_Ｃの関係は以下の（３）式で表現される。

ε_ｉ・Ｅ_Ｃ＝ε_ｓＥ_Ｂ …（３）
但し、ε_ｉは絶縁膜７の比誘電率、ε_ｓはバリア層２の比誘電率である。上述した式（１）乃至（３）を変形し、Ｅ_ＡとＥ_Ｂの関係を求める。この関係は以下の（４）式で表現される。

Ｅ_Ａ／Ｅ_Ｂ＝２ε_ｓｔ／ε_ｉＬ−１ …（４）
Ｅ_ＡがＥ_Ｂよりも大きくなるようにすることが、アバランシェ耐量を大きくすることになる。従って、（４）式で表されるＥ_ＡとＥ_Ｂの比が１よりも大きくなればよい。これより、（４）式を変形すると以下の（５）式が得られる。

ε_ｓｔ＞ε_ｉＬ …（５）
（５）式の関係を満たすように、絶縁膜７の厚さｔとフィールドプレート電極の長さＬとを設定することが望ましい。

仮にフィールドプレート電極の長さＬを２μｍとし、絶縁膜７をＳｉＯ_２で構成し、ＡｌＧａＮ層からなるバリア層２の組成比を0.2とした場合、比誘電率ε_ｉは3.9、ε_ｓは9.3となる。従って、絶縁膜７の厚さｔは0.83μｍ以上とすることが望ましい。

ＡｌＧａＮやＧａＮなどのワイドバンドギャップ半導体では、臨界電界が絶縁膜の絶縁破壊電界に近くなる。絶縁膜７の絶縁破壊電圧がアバランシェ降伏電圧よりも小さいと、素子耐圧は絶縁破壊電圧で決まる。この場合、素子耐圧に相当する電圧が素子に印加されると素子が破壊する。半導体層の臨界電界と絶縁膜の絶縁破壊電界が等しいとすると、図７（Ｃ）に示すＣ点の電界Ｅ_Ｃを、図７（Ｂ）に示すＡ点の電界Ｅ_Ａよりも小さくすることで、絶縁破壊を避けることができる。

上記（１）乃至（３）式を変形して、Ｅ_ＡとＥ_Ｃの関係を求めると、この関係は以下の（６）式で表現される。

Ｅ_Ａ／Ｅ_Ｃ＝２ｔ／Ｌ−ε_ｉ／ε_ｓ …（６）
上記の（６）式で表現される比が１よりも大きくなることで、絶縁破壊が避けられる。これにより、絶縁膜７の厚さｔとフィールドプレート電極の長さＬとを、以下の（７）式を満足するように設定することが望ましい。

２ｔ／Ｌ＞（１＋ε_ｉ／ε_ｓ） …（７）
先程と同様に、フィールドプレート電極の長さを２μｍとし、絶縁膜７をＳｉＯ_２で構成し、ＡｌＧａＮ層からなるバリア層２の組成比を0.2とした場合、比誘電率ε_ｉは3.9、ε_ｓは9.3となる。従って、絶縁膜７の厚さｔは1.4μｍ以上とすることが望ましい。

（第３の実施形態）
図８は、本発明の第３の実施形態に係るジャンクション型のパワーＨＥＭＴの構成を模式的に示す断面図である。図１に示すような横型パワー素子の耐圧は、ゲートとドレイン間の間隔で決まるので、これを長くすることが望ましい。そして、耐圧に関係無いソースとゲート間の間隔を縮める。これは、オン抵抗を下げることにつながる。第３の実施形態のパワーＨＥＭＴでは、高耐圧化及び低オン抵抗化を図るために、ゲートとドレイン間の間隔をゲート・ソース間の間隔よりも広くしている。つまり、間隔Ｌｇｄを間隔Ｌｇｓよりも広くしている。上記間隔Ｌｇｄは、ゲート電極６のドレイン電極４側の端部とドレイン電極４のゲート電極４側の端部との間の距離である。上記間隔Ｌｇｓは、ゲート電極６のソース電極５側の端部とソース電極５のゲート電極６側の端部との間の距離である。

図８では、半導体層３のドレイン電極４側の端部がフィールドプレート電極８の下部に位置する場合を示している。しかし、第３の実施形態はこれに限定されるものではなく、図１に示すように、ドレイン電極４側の端部がゲート電極６の端部と一致するように半導体層３を形成するようにしてもよい。図３及び図４に示すように、ゲート電極６を、半導体層３のドレイン電極４側に隣接したバリア層２の表面にまで、あるいは半導体層３のソース電極５側に隣接したバリア層２の表面にまで延長して形成してもよい。

（第４の実施形態）
図９は、本発明の第４の実施形態に係るジャンクション型のパワーＨＥＭＴの構造を模式的に示す断面図である。図９に示すパワーＨＥＭＴは図１のものと以下の点で異なっている。すなわち、Ｐ型のＡｌｗＧａ_１−ｗＮ（０≦Ｗ≦１）として、不純物として例えばＭｇがドープされたＧａＮ層（Ｗ＝0）からなる半導体層９が、チャネル層１の裏面（他方面）上に、形成される。半導体層９の表面上にPtからなる裏面電極１０が形成されている。この場合、裏面電極１０はソース電極５に電気的に接続されている。

このような構造のパワーＨＥＭＴでは、アパランシェ降伏が起こった場合に発生するホールは、半導体層９及び裏面電極１０を介しても排出されるので、更にアバランシェ耐量を大きくすることができる。

（第４の実施形態の変形例）
図１０は第４の実施形態の変形例の断面図を示す。図１０に示すように、チャネル層１の厚さｔｄを、ゲート電極６とドレイン電極４との間隔Ｌｇｄよりも小さくする。これにより、アバランシェ降伏がチャネル層１と半導体層９との間の接合で起き難くなり、耐圧はチャネル層１の厚さで決まる。この場合、チャネル層１の厚さは結晶成長の際に制御できるので、耐圧のばらつきが少ない素子が製造できる。また、半導体層９中に含まれる不純物の濃度は高濃度であるため、速やかなホール排出が可能となり、高アバランシェ耐量が期待できる。

なお、第４の実施形態及びその変形例のＨＥＭＴでは、チャネル層１の裏面側に形成された半導体層９に対するコンタクトが、基板裏面より取り出されている。しかし、半導体層９に対するコンタクトは、ソース電極５と同じ表面から取り出してもよい。この場合には導電性基板は必要ない。

ｐ型の半導体層９は、チャネル層１で発生したホールを速やかに排出するため、チャネル層１と同じかもしくはチャネル層１よりも狭いバンドギャップを有することが望ましい。そのため、半導体層９の組成比Ｗは、チャネル層１の組成比Ｘと同じか、それよりも小さいことが望ましい。

（第５の実施形態）
図１１は、本発明の第５の実施の形態に係る横型ＧａＮ−ＭＩＳＦＥＴの構造を模式的に示す断面図である。

この実施形態のＭＩＳＦＥＴでは、図５に示すＨＥＭＴに対して、ゲート絶縁膜１１が追加されている。すなわち、半導体層３上及びその周囲のバリア層２上を連続的に覆うように、ゲート絶縁膜１１が形成されている。ゲート電極６は、半導体層３上に位置するゲート絶縁膜１１上に形成されている。この場合、ゲート絶縁膜１１の一部には開口部が開口され、半導体層３はこの開口部を介してゲート電極６と電気的に接続されている。

このような構造を有するＭＩＳＦＥＴでは、ゲート電極６に印加される電圧に応じてチャネル層１の表面領域に反転チャネル部が形成される。ソース電極５及びドレイン電極４間に流れる電流は、この反転チャネル部の形成状態に応じて制御される。

上記実施形態のＭＩＳＦＥＴでは、素子材料としてバンドギャップが広いＡｌ_ＸＧａ_１−ＸＮ、Ａｌ_ＹＧａ_１−ＹＮ、Ａｌ_ＺＧａ_１−ＺＮなどの窒化物半導体を用いている。このため、臨界電界を高くすることができ、素子の高耐圧化が実現できる。さらに、耐圧を決定するゲートとドレインとの間に、フィールドプレート電極８が形成されている。このため、電圧印加時に、ゲート電極６とドレイン電極４との間に加わる電界を緩和することができ、耐圧の低下が抑制できる。また、バリア層２とチャネル層１とからなるＡｌＧａＮ／ＧａＮヘテロ界面に、移動度の高い二次元電子ガスが形成されるので、低オン抵抗化が実現される。

ｎ型のバリア層２上にｐ型の半導体層３が形成されている。このため、素子内でアバランシェ降伏が起こった場合、発生したホールが速やかにｐ型の半導体層３に流れ込み、これにより高いアバランシェ耐量が実現される。

また、バリア層２上にｐ型の半導体層３が形成されているので、ゲートリーク電流が減少するという効果が得られる。

上記実施形態の構造では、ｐ型の半導体層３とｎ型のバリア層２との間のｐｎ接合における電界に耐圧がよって決まる。これにより、ブレークダウンポイントが半導体層内になるので、耐圧のばらつきが抑えられるという効果が得られる。

さらに、上記実施形態の構造では、ブレークダウンポイントが半導体層内のｐｎ接合となる。このため、アバランシェ降伏の安定性が増し、信頼性の高い素子が実現できる。

また、フィールドプレート電極８をソース電極５と接続しているので、ゲートとドレインとの間の容量が小さくなり、高速スイッチング動作が実現できる。

半導体層３がゲート電極６と電気的に接続されているので、ゲートリーク電流を小さくすることができるという効果も得られる。

（第５の実施形態の第１の変形例）
図１２は第５の実施形態の第１の変形例のＭＩＳＦＥＴを示している。図１２のＭＩＳＦＥＴに示すように、ゲート絶縁膜１１には開口部を開口することなく、半導体層３をゲート電極６から絶縁分離してもよい。このような構造を持つＭＩＳＦＥＴでは、ゲートリーク電流を極めて少なくすることができる。

この場合、半導体層３はゲート電極６と電気的に接続されていないので、電位的にフローティング状態になり、半導体層３にホールを排出することができなくなる。このため、この変形例のＭＩＳＦＥＴでは、ソース電極５の一部を半導体層３の上部まで延在して形成する。このようにすることで、半導体層３はソース電極５と電気的に接続される。これにより、アバランシェ電流は半導体層３を介してソース電極５に流れ込み、ゲート電極６には流れ込むことがない。これにより、ゲート電極６を駆動するゲート駆動回路への負担が軽減される。

なお、ゲート絶縁膜１１としては、半導体層３との間の界面準位が少ないことが望まれる。このため、ゲート絶縁膜１１として、以下のような絶縁膜を用いることが望ましい。この絶縁膜は、ＡｌＧａＮ層を酸化したＡｌ_ｘＧａ_２−ｘＯ_３膜などの酸化膜や、ＣＶＤ法などによって堆積したＡｌ_２Ｏ_３、ＳｉＮなどの絶縁膜を含む。

また、半導体層３の不純物濃度が高すぎると、ゲート電極６に印加した電圧によって生じる反転チャネル部の制御性が悪化する、つまり、ゲート電極６の相互コンダクタンスが小さくなる。これとは反対に、半導体層３の不純物濃度があまりに低いと、ホールを排出する際の排出抵抗が大きくなる。従って、両方の観点より、半導体層３の不純物濃度はバリア層２と同程度にするのが望ましい。

（第５の実施形態の第２の変形例）
図１３（Ａ）、（Ｂ）は、図１２に示すパワーＭＩＳＦＥＴの第２の変形例による構成を模式的に示す断面図と上面図である。図１２のパワーＭＩＳＦＥＴでは、半導体層３が、ゲート幅方向全面に形成されていた。

これに対し、図１３（Ａ）、（Ｂ）のパワーＭＩＳＦＥＴでは、半導体層３は、ゲート幅方向において短冊状に形成されている。半導体層３をこのような形状とすることで、ゲートしきい値電圧やオン抵抗の制御が可能となる。

半導体層３を短冊状に形成すると、ゲート下に半導体層３が形成されている部分と形成されていない部分の両方が形成される。ゲート下に半導体層３が形成されている部分は、ゲートしきい値電圧が高く、チャネル抵抗やゲートとソースとの間のオフセット抵抗が大きい。逆に、ゲート下に半導体層３が形成されていない部分は、ゲートしきい値電圧が低く、チャネル抵抗やゲート・ソース間のオフセット抵抗が小さい。

素子全体でみると、この両方の部分が並列に動作するのと同様なため、しきい値電圧やオン抵抗は、半導体層３の短冊の間隔や密度を変化させることで、制御が可能となる。

（第６の実施形態）
図１４は、本発明の第６の実施の形態に係る横型ＧａＮ−ショットキーバリアダイオード（ＳＢＤ）の構造を模式的に示す断面図である。

このＳＢＤでは、図１に示すＦＥＴの場合と同様に、ノンドープＧａＮ層からなるチャネル層１が設けられている。また、チャネル層１の表面上には、ｎ型のＡｌ_0.2Ｇａ_0.8Ｎ層（Y＝0.2）からなるバリア層２が形成されている。さらにバリア層２上には、ｐ型のＡｌ_0.1Ｇａ_0.9Ｎ層からなる複数の半導体層３が選択的に形成されている。

上記複数の半導体層３上及びその周囲のバリア層２上には、これらを連続的に覆うように、Ni/Auからなるアノード電極（Ａ：第２の電極）１２が形成されている。このアノード電極１２と接するように、バリア層２上は絶縁膜７が形成されている。絶縁膜７上にはNi/Auからなるフィールドプレート電極８が形成されている。このフィールドプレート電極８はアノード電極１２と電気的に接続されている。さらに、バリア層２上には、Ti/Al/Ni/Auからなり、上記アノード電極１２と分離されたカソード電極（Ｋ：第１の電極）１３が形成されている。

この第６の実施形態のＳＢＤでは、先に説明したＨＥＭＴと同様に、バリア層２とチャネル層１とからなるｎ−ＡｌＧａＮ／ＧａＮへテロ構造が用いられる。これより、高耐圧化及び超低オン抵抗化が実現できる。

また、ｎ−ＡｌＧａＮ層からなるバリア層２上に、ｐ−ＡｌＧａＮ層からなる半導体層３が形成されている。これにより、アバランシェ降伏時のホール排出を確保することができ、高電圧耐量が期待できる。また、上記のようにして半導体層３が形成されていることによって、アノード電極１２とバリア層２とが直接に接するショットキー接合面積が減少し、逆方向リーク電流を減少することができる。

（第７の実施形態）
図１５は、第７の実施形態に係るショットキーバリアダイオード（ＳＢＤ）の構造を模式的に示す断面図である。

この第７の実施形態のＳＢＤでは、ショットキー接合部端部に半導体層３が形成されている。この場合、半導体層３のカソード電極１３側の端部は、フィールドプレート電極８のカソード電極１３側の端部と、アノード電極１２のカソード電極１３側の端部との間に位置する。

図１６（Ａ）は図１５のＳＢＤの半導体層３の端部付近を拡大して示す断面図であり、図１６（Ｂ）は図１５のＳＢＤを動作させた際のバリア層２における電界分布の様子を示す特性図である。

図１５に示すように、半導体層３は、カソード電極１３側の端部がフィールドプレート電極８の下部に位置するように形成される。このようであると、図１６（Ｂ）に示すように、電界が集中するポイントが、半導体層３の端部と、フィールドプレート電極８の端部とになる。なお、図１６（Ｂ）において、特性カーブ２３は絶縁膜７の膜厚がある程度厚い場合であり、特性カーブ２４は絶縁膜７の膜厚がある程度薄い場合である。

すなわち、ＳＢＤにおいても、先の第２の実施形態のＨＥＭＴの場合と同様に、式（５）、（７）の関係を満たすように絶縁膜７の膜厚ｔが設定される。これにより、アバランシェ耐量の確保と絶縁膜破壊の回避を図ることができる。

本発明について、上述した第１乃至第７の実施形態により説明した。しかし、本発明は上記実施形態に限定されるものではなく、これ以外にも当該技術者が容易に考え得る変形はすべて適用可能である。

例えば、ホール排出に用いるｐ−ＡｌＧａＮ層からなる半導体層３は、ホール排出の観点から、ｎ−ＡｌＧａＮ層からなるバリア層２よりもバンドギャップが狭いことが望ましい。つまり、Ａｌの組成比が小さいことが望ましく、ｐ−ＧａＮ層を用いることもできる。また、半導体層３に対するコンタクト抵抗を下げるために、ＩｎＧａＮ層などのバンドギャップの狭い半導体層がコンタクト層として用いられる。このコンタクト層を、ゲート電極６またはアノード電極１２と半導体層３との間に形成してもよい。

また、上記各実施形態では、素子材料として、ＡｌＧａＮ／ＧａＮの組み合わせを用いている。この場合、ＧａＮ／ＩｎＧａＮやＡｌＮ／ＡｌＧａＮなどの組み合わせを用いてもよい。

また、本発明は、ジャンクション型のＦＥＴのユニポーラ素子に限定されない。この場合、本発明は、ｐｉｎダイオードやＭＩＳＦＥＴのドレイン側にｐ層を設けたＩＧＢＴなどバイポーラ素子であっても横型素子であれば容易に実施が可能である。

以上説明したように、本発明によれば、高アバランシェ耐量を有し、高耐圧及び超低オン抵抗の横型ＧａＮ系パワー素子が得られる。

本発明の第１の実施形態のパワー半導体素子を模式的に示す断面図。第１の実施形態の第１の変形例のパワー半導体素子を模式的に示す断面図。第１の実施形態の第２の変形例のパワー半導体素子を模式的に示す断面図。第１の実施形態の第３の変形例のパワー半導体素子を模式的に示す断面図。本発明の第２の実施形態のパワー半導体素子を模式的に示す断面図。（Ａ）及び（Ｂ）は上記第２の実施形態を説明するために使用する断面図及び特性図。（Ａ）乃至（Ｃ）は上記第２の実施形態を説明するために使用する断面図及び特性図。本発明の第３の実施形態のパワー半導体素子を模式的に示す断面図。本発明の第４の実施形態のパワー半導体素子を模式的に示す断面図。第４の実施形態の変形例のパワー半導体素子を模式的に示す断面図。本発明の第５の実施形態のパワー半導体素子を模式的に示す断面図。第５の実施形態の第１の変形例のパワー半導体素子を模式的に示す断面図。（Ａ）及び（Ｂ）は第５の実施形態の第２の変形例のパワー半導体素子を模式的に示す断面図。本発明の第６の実施形態のパワー半導体素子を模式的に示す断面図。本発明の第７の実施形態のパワー半導体素子を模式的に示す断面図。（Ａ）及び（Ｂ）は上記第７の実施形態を説明するために使用する断面図及び特性図。

Claims

ノンドープＡｌ_ＸＧａ_１−ＸＮ（０≦Ｘ≦１）からなる第１の半導体層と、
前記第１の半導体層の一方面上に形成されたノンドープもしくはｎ型のＡｌ_ＹＧａ_１−ＹＮ（０≦Ｙ≦１、Ｘ＜Ｙ）からなる第２の半導体層と、
前記第２の半導体層上に選択的に形成されたｐ型のＡｌ_ＺＧａ_１−ＺＮ（０≦Ｚ≦１）からなる第３の半導体層と、
前記第３の半導体層の両側のうち一方側に位置する前記第２の半導体層上に形成されたドレイン電極と、
前記第３の半導体層の両側のうち他方側に位置する前記第２の半導体層上に形成されたソース電極と、
少なくとも前記第３の半導体層と前記ドレイン電極との間で前記第３の半導体層に隣接する位置の前記第２の半導体層上に形成された絶縁膜と、
前記絶縁膜上に形成されたフィールドプレート電極と、
前記第３の半導体層上に形成されたゲート電極とを具備し、
前記フィールドプレート電極はソース電極と電気的に接続されており、
前記第３の半導体層のドレイン電極側の端部が、ゲート電極のドレイン電極側の端部からドレイン電極側に延長されており、第３の半導体層はドレイン電極側の端部がフィールドプレート電極の下部に位置するように形成され、
前記フィールドプレート電極の下部に位置する絶縁膜の厚さをｔ、絶縁膜の比誘電率をε_ｉとし、第２の半導体層の比誘電率をε_ｓ、第３の半導体層のドレイン電極側の端部からフィールドプレート電極のドレイン電極側の端部までの距離をＬとしたときに、絶縁膜の厚さｔが下記に示す関係
ε_ｓｔ＞ε_ｉＬ
を満足するように設定されているパワー半導体素子。
ノンドープＡｌ_ＸＧａ_１−ＸＮ（０≦Ｘ≦１）からなる第１の半導体層と、
前記第１の半導体層上に形成されたノンドープもしくはｎ型のＡｌ_ＹＧａ_１−ＹＮ（０≦Ｙ≦１、Ｘ＜Ｙ）からなる第２の半導体層と、
前記第２の半導体層上に選択的に形成されたｐ型のＡｌ_ＺＧａ_１−ＺＮ（０≦Ｚ≦１）からなる第３の半導体層と、
前記第２の半導体層上に形成された絶縁膜と、
前記絶縁膜上に形成されたフィールドプレート電極と、
前記第３の半導体層の両側のうち一方側に位置する前記第２の半導体層上に形成されたカソード電極と、
前記第３の半導体層の両側のうち他方側に位置する前記第２の半導体層上及び前記第３の半導体層上に渡って形成され、前記第３の半導体層の前記他方側に位置する前記第２の半導体層とショットキー接合を形成するアノード電極とを具備し、
前記第３の半導体層は、カソード側の端部がフィールドプレート電極の下部に位置するように形成され、
前記フィールドプレート電極の下部に位置する絶縁膜の厚さをｔ、絶縁膜の比誘電率をε_ｉとし、第２の半導体層の比誘電率をε_ｓ、第３の半導体層のカソード電極側の端部からフィールドプレート電極のカソード電極側の端部までの距離Ｌとしたときに、絶縁膜の厚さｔが下記に示す関係
ε_ｓｔ＞ε_ｉＬ
を満足するように設定されているパワー半導体素子。