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KR20040086423A - 전력 반도체소자 - Google Patents

전력 반도체소자 Download PDF

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KR20040086423A
KR20040086423A KR10-2004-7013050A KR20047013050A KR20040086423A KR 20040086423 A KR20040086423 A KR 20040086423A KR 20047013050 A KR20047013050 A KR 20047013050A KR 20040086423 A KR20040086423 A KR 20040086423A
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South Korea
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electrode
insulating film
layer
semiconductor device
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오무라이치로
오하시히로미치
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가부시끼가이샤 도시바
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  • Electrodes Of Semiconductors (AREA)
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Abstract

도핑되지 않은 GaN 채널층(1), 채널층(1) 위에 형성된 n형 Al0.2Ga0.8N 장벽층(2), 장벽층(2) 위에 선택적으로 형성된 p형 Al0.1Ga0.9N 반도체층(3), 반도체층(3)의 양측면 중 하나에 위치하고, 장벽층(2) 위에 형성된 드레인 전극(4), 적어도 반도체층(3)과 드레인 전극(4) 사이에서, 반도체층(3)에 인접한 장벽층(2) 위에 형성된 절연막(7) 및, 절연막(7) 위에 형성된 필드 판전극(8)을 구비하는 전력 반도체소자가 개시된다.

Description

전력 반도체소자{POWER SEMICONDUCTOR DEVICE}
스위칭 소자 및 다이오드와 같은 전력 반도체소자는 스위칭 모드 전원 및 인버터(inverter) 회로 등의 전력제어 회로에 사용된다. 전력 반도체소자는 높은 항복전압과 낮은 ON 저항과 같은 특성을 필요로 한다. 전력 반도체소자의 항복전압과 ON 저항 사이에는 소자 재료에 의해 결정되는 트레이드 오프(trade-off) 관계가 존재한다. 최근 기술의 발전에 따라, 주요 소자 재료, 즉 실리콘의 한계에 가까운 낮은 ON 저항이 전력 반도체소자에서 실현된다. ON 저항을 더욱 감소시키기 위해, 소자 재료를 변경할 필요가 있다. GaN 및 AlGaN 등과 같은 질화물 반도체나 실리콘 카바이드(SiC), 넓은 밴드 갭(band gap) 반도체가 스위칭소자 재료로 사용된다. 그렇게 함으로써, 상기 재료에 의해 결정되는 트레이드 오프 관계를 향상시키는 것이 가능하고, 낮은 ON 저항을 달성할 수 있다. GaN 및 AlGaN 등과 같은 질화물 반도체를 이용하는 HEMT(High Electron Mobility Transistor)가 아래의 문서에 개시되어 있다. 그 문서는 "IEEE ELECTRON DEVICE LETTERS"의 "VOL.23, No.10. OCTOBER2002, page 598-590"에 개시된 "Coffie 등"에 의한 "p-Capped GaN-AlGaN-GaN High Electron Mobility Transistors" 이다.
최근, 넓은 밴드 갭 반도체를 이용하는 전력 반도체소자에 대한 연구는 종종 있어 왔다. GaN 등과 같은 질화물 반도체에서, 낮은 ON 저항이 실현되었다. 그러나, 전력 소자에 고유한 특성, 즉 애벌랜치 저항능력(avalanche withstand capability)을 고려하는 설계는 만들어지지 않았다. 이것은 GaN 기반의 소자가 무선 주파수(RF) 소자에 기초하여 설계되었기 때문이다.
더욱이, FET에서 필드 판전극(field plate electrode)이 제공되고, 따라서 높은 항복전압이 달성된다. 상기의 기법은, 예컨대 일본국 특허공개공보 평5-21793호, 제2001-230263호, 일본국 특허 제3271613호에 개시되어 있다.
본 발명은 전력제어에 사용되는 전력 반도체소자에 관한 것이다. 특히, 본 발명은 질화물 반도체, 쇼트키 장벽 다이오드(SBD) 등을 이용하는 측면형(lateral type) 전력 FET에 관한 것이다.
도 1은 본 발명의 제1실시예에 따른 전력 반도체소자를 개략적으로 나타낸 단면도,
도 2는 제1실시예의 제1변형예에 따른 전력 반도체소자를 개략적으로 나타낸 단면도,
도 3은 제1실시예의 제2변형예에 따른 전력 반도체소자를 개략적으로 나타낸 단면도,
도 4는 제1실시예의 제3변형예에 따른 전력 반도체소자를 개략적으로 나타낸 단면도,
도 5는 본 발명의 제2실시예에 따른 전력 반도체소자를 개략적으로 나타낸 단면도,
도 6의 (a) 및 (b)는 상기 제2실시예를 설명하기 위한 단면도 및 특성 다이어그램,
도 7의 (a) 내지 (c)는 상기 제2실시예를 설명하기 위한 단면도 및 특성 다이어그램,
도 8은 본 발명의 제3실시예에 따른 전력 반도체소자를 개략적으로 나타낸 단면도,
도 9는 본 발명의 제4실시예에 따른 전력 반도체소자를 개략적으로 나타낸 단면도,
도 10은 제4실시예의 변형예에 따른 전력 반도체소자를 개략적으로 나타낸 단면도,
도 11는 본 발명의 제5실시예에 따른 전력 반도체소자를 개략적으로 나타낸 단면도,
도 12는 제5실시예의 제1변형예에 따른 전력 반도체소자를 개략적으로 나타낸 단면도,
도 13의 (a) 및 (b)는 제5실시예의 제2변형예에 따른 전력 반도체소자를 개략적으로 나타낸 단면도 및 평면도,
도 14는 본 발명의 제6실시예에 따른 전력 반도체소자를 개략적으로 나타낸 단면도,
도 15는 본 발명의 제7실시예에 따른 전력 반도체소자를 개략적으로 나타낸 단면도,
도 16의 (a) 및 (b)는 상기 제7실시예를 설명하기 위한 단면도 및 특성 다이어그램이다.
본 발명의 목적은 높은 애벌랜치 저항능력 및 매우 낮은 ON 저항을 갖는 전력 반도체소자를 제공하는 데 있다.
본 발명의 이러한 관점에 따라, 도핑되지 않은 AlXGa1-XN(0≤X≤1)의 제1반도체층, 제1반도체층의 일 표면 위에 형성된 도핑되지 않은 또는 n형 AlYGa1-YN(0≤Y≤1, X<Y)의 제2반도체층, 제2반도체층 위에 선택적으로 형성된 p형 AlZGa1-ZN(0≤Z≤1)의 제3반도체층, 제3반도체층의 양측면 중 하나에 위치하고, 제2반도체층 위에 형성된 제1전극, 적어도 제3반도체층과 제1전극 사이에서, 제3반도체층에 인접한 제2반도체층 위에 형성된 절연막 및, 절연막 위에 형성된 필드 판전극을 구비한 전력 반도체소자가 제공된다.
본 발명에 의한 전력 반도체소자는 AlGaN 기반의 헤테로 접합 구조를 결합시킴으로써 고이동도를 갖는 2차원 전자가스를 생성하고, 전류가 수송되는 캐리어로서 생성된 전자가스를 이용하므로, 낮은 ON 저항이 실현된다. 넓은 밴드 갭을 갖는 질화물 반도체가 사용되고, 필드 판 구조가 채용되므로, 높은 항복전압이 실현된다. 더욱이, p형 AlGaN 층이 반도체층의 표면에 형성되므로, 애벌랜치 항복이 발생할 때 정공을 신속하게 방출하는 것이 가능하다. 따라서, 높은 애벌랜치 저항능력이 얻어질 수 있다. 애벌랜치 항복이 일어나는 점이 반도체 내, 즉 p-n 접합 표면에 존재하고, 필드 판전극의 말단과 같은 보호막과 반도체 사이의 인터페이스에 존재하지 않는다. 그렇게 함으로써, 열에 의한 불안정 인터페이스를 방지하는 것이 가능하고, 따라서 높은 신뢰성을 갖는 소자를 실현하는 것이 가능하다.
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다. 전체 도면을 통해 상응하는 부분에는 동일한 참조번호가 부여된다.
(제1실시예)
도 1은 본 발명의 제1실시예에 따른 접합형(junction type) 전력 HEMT(High Electron Mobility Transistor)의 구조를 개략적으로 나타낸 단면도이다.
HEMT는 도핑되지 않은 AlXGa1-XN(0≤X≤1)로서 GaN층(X=0)을 포함하는 채널층(1)을 구비한다. 채널층(1)의 두께는 항복전압 600V를 얻기 위해 약 1 내지 2㎛로 설정된다. 장벽층(2)은 0.02㎛의 두께를 갖고 n형 AlYGa1-YN(0≤Y≤1, X<Y)로서 채널층(1)의 표면(일측)에 형성된다. 장벽층(2)은 Si가 불순물로서 약 1013(atom/cm2)의 양으로 도핑된 Al0.2Ga0.8N 층(Y=0.2)을 포함한다. 더욱이, 반도체층(3)은 0.01㎛의 두께를 갖고 p형 AlZGa1-ZN(0≤Z≤1)로서 장벽층(2) 위에 선택적으로 형성된다. 반도체층(3)은 Mg가 불순물로서 도핑된 Al0.1Ga0.9N 층(Z=0.1)을 포함한다.
Ti/Al/Ni/Au로 이루어진 드레인 전극(4)(D:제1전극)과 소스 전극(5)(S:제2전극)은 장벽층(2) 위의 상기 반도체층(3)의 양면에 서로 분리되어 형성된다. 상기 드레인 및 소스 전극(4,5)은 각각 장벽층(2)의 표면과 전기적으로 접속된다.
Pt 또는 Ni/Au로 이루어진 게이트 전극(6)(G:게이트 전극)은 반도체층(3) 위에 형성된다. 게이트 전극(6)은 반도체층(3)의 표면과 전기적으로 접속된다.
상기 게이트 전극(6) 및 주변의 장벽층(2) 연속적으로 덮기 위해, 절연막(7)이 형성된다. Ti/Al/Ni/Au로 이루어진 필드 판전극(8;field plate electrode)이 게이트 전극(6)과 드레인 전극(4) 사이에 위치하도록 절연막(7) 위에 형성된다. 필드 판전극(8)은 소스 전극(5)과 전기적으로 접속된다.
상기한 구조를 갖는 HEMT는, 채널층(1)의 표면영역에 형성된 공핍층의 깊이가 게이트 전극(6)에 인가된 전압에 따라 제어되는 접합형 FET로 동작한다. 따라서, 소스 및 드레인 전극(5,4) 사이를 흐르는 전류는 공핍층의 깊이에 따라 제어된다.
제1실시예의 HEMT에서, 넓은 밴드 갭을 갖는 AlXGa1-XN, AlYGa1-YN 및, AlZGa1-ZN와 같은 질화물 반도체가 소자 재료로서 사용된다. 따라서, 임계필드(critical field)가 강화되고, 소자의 높은 항복전압이 실현될 수 있다. 필드 판전극(8)은 항복전압을 결정하는 게이트와 드레인 사이에 형성된다. 따라서, 전압이 인가되면, 게이트 전극(6)과 드레인 전극(4) 사이에 인가된 전기장이 낮아지고, 항복전압의 감소가 방지될 수 있다. 고이동도를 갖는 2차원 전자 가스가 장벽층(2)과 채널층(1)을 포함하는 AlGaN/GaN 헤테로 인터페이스(hetero interface)에 생성되고, 따라서 낮은 ON 저항이 실현될 수 있다.
더욱이, p형 반도체층(3)이 n형 장벽층(2) 위에 형성된다. 그러므로, 애벌랜치 항복이 소자에서 발생한다면, 생성된 정공은 재빨리 p형 반도체층(3)으로 이동하고, 따라서 높은 애벌랜치 저항능력이 실현된다.
더욱이, p형 반도체층(3)이 장벽층(2) 위에 형성되므로, 다음의 효과, 즉 게이트 누설전류가 감소된다는 효과가 얻어진다.
일반적인 HEMT 구조에서, 항복전압은 게이트의 쇼트키 접합에 생성된 전기장에 의해 결정된다. 반대로, 상기 실시예의 HEMT 구조에서는, p형 반도체층(3)과 n형 장벽층 사이의 p-n 접합에 생성된 전기장이 상기 항복전압을 결정한다. 즉, 쇼트키 접합 소자의 특성 불균일성이 커지기 쉬운 구조와 비교할 때, 항복점은 반도체층 내에 존재한다. 따라서, 다음의 효과, 즉 항복전압의 불균일성이 방지된다.
더욱이, 일반적인 HEMT 구조에서, 높은 전기장이 게이트 쇼트키 인터페이스, 필드 판 말단, 반도체와 보호막(passivation film) 사이의 금속 인터페이스 등에 생성된다. 이러한 이유로, 애벌랜치 항복이 상기의 점에서 발생하도록 설계된다면, 열에 의한 특성변화가 발생하기 쉽다. 반대로, 상기 실시예의 HEMT 구조에서, 항복점은 반도체층의 pn 접합에 존재한다. 따라서, 애벌랜치 항복의 안정성이 증가하고, 높은 신뢰성을 가진 소자가 실현된다.
필드 판전극(8)은 소스 전극(5)과 접속되므로, 사이의 게이트/드레인 캐패시턴스는 작아지고, 따라서 고속의 스위칭 동작이 실현된다.
p형 Al0.1Ga0.9N 층을 포함하는 반도체층(3)은 채널층(1) 및 장벽층(2)과 함께 결정 성장에 의해 균일하게 형성된다. 이후, 반도체층(3)이 패터닝되고 식각에 의해 형성된다. 또는, 반도체층(3)은 결정 성장에 의해 형성되고, 이후 선택적 산화 프로세스에 의해 형성된다. 또는, 채널층(1) 및 장벽층(2)은 결정 성장에 의해 형성되고, 이후 반도체층(3)은 선택적 성장에 의해 그 층들의 표면에 형성될 수 있다.
(제1실시예의 제1변형예)
도 2는 제1변형예에 따라 도 1에 도시된 전력 HEMT의 구조를 개략적으로 나타낸 단면도이다. 도 1에 도시된 전력 HEMT에서, 유전층(7)이 게이트 전극(6) 및 주변의 장벽층(2)을 연속적으로 덮기 위해 형성되고, 필드 판전극(8)이 소스 전극(5)에 전기적으로 접속되었다.
반대로, 도 2의 전력 HEMT는 다음의 구조를 갖는다. 즉, 유전층(7)이 반도체층(3)과 드레인 전극(4) 사이에 위치할 수 있도록 형성되고, 반도체층(3)에 인접해 있다. 게이트 전극(6)은 반도체층(3)의 상부 표면 외에 유전층(7) 까지 연장되도록 형성된다. 즉, 제1변형예에 따르면, 게이트 전극(6)은 도 1에 도시된 필드 판전극(8)으로서 동시에 기능한다.
변형예의 전력 HEMT는 도 1과 동일한 효과를 얻을 수 있으며, 더욱이 필드 판전극 및 게이트 전극은 함께 형성될 수 있다. 따라서, 다음의 효과가 얻어진다. 즉, 제조 프로세스가 도 1과 비교할 때 단순화될 수 있다.
(제1실시예의 제2변형예)
도 3은 제2변형예에 따른 도 1에 도시된 전력 HEMT의 구조를 개략적으로 나타낸 단면도이다. 도 3의 전력 HEMT은 게이트 전극(6)이 반도체층(3)의 드레인 전극(4)측에 인접한 장벽층(2)까지 연장되도록 형성된다는 점에서 도 1과 다르다. 즉, 도 3의 전력 HEMT에서, 게이트 전극(6)은 장벽층(2)과 쇼트키 접합을 형성한다.
제2변형예에 따르면, 게이트 전극(6)은 장벽층(2)과 쇼트키 접속을 형성한다. 그러나, 반도체층(3)이 게이트 전극(6)과 접속되기 때문에, 정공이 애벌랜치 항복 시에 반도체층(3)을 통해 방출되고, 따라서 높은 애벌랜치 저항능력이 도 1의 경우에서와 같이 실현된다. 더욱이, 도 1의 경우와 동일한 효과가 얻어진다.
(제1실시예의 제3변형예)
도 4는 제3변형예에 따른 도 1에 도시된 전력 HEMT의 구조를 개략적으로 나타낸 단면도이다. 도 3의 전력 HEMT에서, 게이트 전극(6)이 반도체층(3)의 드레인 전극(4)측에 인접한 장벽층(2)의 표면에 까지 연장되도록 형성되었다. 반면, 도 4의 전력 HEMT에서는, 게이트 전극(6)이 반도체층(3)의 소스 전극(5)에 인접한 장벽층(2) 표면에 까지 연장되도록 형성된다.
제3변형예에 따라, 게이트 전극(6)은 장벽층(2)과 쇼트키 접속을 형성한다. 그러나, 반도체층(3)이 게이트 전극(6)과 접속되기 때문에, 정공이 애벌랜치 항복 시에 반도체층(3)을 통해 방출되고, 따라서 높은 애벌랜치 저항능력이 도 1의 경우와 같이 실현된다. 더욱이, 도 1의 경우와 동일한 효과가 얻어진다.
(제2실시예)
도 5는 본 발명의 제2실시예에 따른 접합형 전력 HEMT의 구조를 개략적으로 나타낸 단면도이다. 도 1의 전력 HEMT에서, p-AlGaN 층을 포함하는 반도체층(3)은 게이트 전극(6)과 동일한 길이로 형성되었다. 즉, 드레인 전극(4)측의 반도체층(3) 말단이 동일한 측면에 있는 게이트 전극(6) 말단의 위치에서 정렬된다.
반대로, 제2실시예의 전력 HEMT에서는, p-AlGaN 층을 포함하는 반도체층(3)은, 드레인 전극(4)측의 말단이 드레인 전극(4)측의 게이트 전극(6) 말단으로부터 드레인 전극(4)측으로 연장되도록 형성된다. 더욱이, 반도체층(3)은 드레인 전극(4)측의 말단이 필드 판전극(8)의 아래에 위치할 수 있도록 형성된다.
도 6의 (a)는 도 5의 전력 HEMT 반도체층(3)의 말단 영역을 확대한 단면도이고, 도 6의 (b)는 도 5의 전력 HEMT가 동작할 경우 장벽층(2)에서의 전기장 분포를 나타낸 특성 다이어그램이다.
도 5에 도시된 바와 같이, 반도체층(3)은 드레인 전극(4)의 측면에 있는 말단이 필드 판전극(8)의 아래에 위치할 수 있도록 형성된다. 그렇게 함으로써, 도 6의 (b)에서 보여지는 바와 같이, 필드가 집중된 점은 반도체층(3)의 말단과 필드 판전극(8)의 말단에 존재한다. 도 6의 (b)에서, 특성 커브(21;선)은 절연막(7)이 소정 두께로 두껍게 형성된 경우를 나타내고, 반면에 특성 커브(22)는 절연막(7)이 소정 두께로 얇게 형성된 경우를 나타낸다.
더욱 구체적으로, 필드 판전극(8) 하부의 유전층(7)은 적절한 두께를 갖도록 형성되고, 따라서 애벌랜치 항복이 발생하는 점, 즉 전기장이 최대로 되는 점은 반도체층(3)의 말단에 설정된다. 그러므로, 애벌랜치 항복시 정공은 빠르게 방출되므로, 충분한 애벌랜치 저항능력이 확보될 수 있다.
다음은 전기장이 반도체층(3)의 말단에서 최대가 되도록 절연막(7)의 두께를 설정하는 방법에 관한 설명이다. 도 7의 (a)는 도 5에 도시된 전력 HEMT 반도체층(3)의 말단 영역을 확대한 단면도이다. 도 7의 (b)는 도 5의 전력 HEMT가 동작할 경우 수평 방향에서 전기장 분포를 나타낸 특성 다이어그램이다. 도 7의 (c)는 도 5의 전력 HEMT가 동작할 경우 수직 방향에서 전기장 분포를 나타낸 특성 다이어그램이다. 도 7의 (b) 및 (c)에서, 드레인 전극(4)측의 반도체층(3) 말단의 점은 A로 설정되고, 필드 판전극(8) 말단 하부의 장벽층(2)의 점은 B로 설정되며, 필드 판전극(8) 말단의 점은 C로 설정된다. 상기 점 A 내지 C의 전기장은 각각 EA, EB, EC로 설정된다. 더욱이, 점 A로부터 B 까지의 거리, 즉 필드 판전극(8)의 길이는 L로 설정되고, 절연막(7)의 두께는 t로 설정된다.
각 점의 전기장의 크기 및 각 요소의 치수에 기초할 때, A와 B 점 사이의 전압(VAB) 및 C와 B 점 사이의 전압(VCB)은 다음의 수학식에 의해 각각 표현된다.
VAB= (EA+ EB)L/2
VCB= ECt
필드 판전극(8)의 전위는 반도체층(3)의 전위와 거의 동등하고, 따라서 전압(VAB)은 전압(VCB)와 동등하다. 전기 유속밀도(electric flux density)는 지속되므로, 전기장(EB)과 전기장(EC) 사이의 관계는 다음의 수학식 3과 같이 표현된다.
εi·EC= εSEB
여기에서, εi는 절연막(7)의 유전상수(상대 유전율)이고, εS는 장벽층(2)의 유전상수이다. 상기 수학식 1 내지 3은 전기장 EA와 EB사이의 관계가 결정될 수 있도록 변형된다. 상기 관계는 다음의 수학식 4에 의해 표현된다.
EA/EB= 2εSt/εiL-1
이러한 경우, 전기장(EA)은 전기장(EB) 보다 크게 설정되고, 따라서 애벌랜치 저항능력이 커진다. 그러므로, 수학식 4에 의해 표현된 EA와 EB의 비는 1 보다 크게 설정된다. 상기한 것에 기초하여 수학식 4를 변형하면 다음의 수학식 5가 얻어진다.
εSt > εIL
따라서, 상기 수학식 5에 의해 표현된 관계를 만족하도록 절연막(7)의 두께(t)와 필드 판전극의 길이(L)를 설정하는 것이 바람직하다.
만일 필드 판전극의 길이(L)가 2㎛로 설정되고, 절연막(7)이 SiO2로 이루어지며, AlGaN 층을 포함하는 장벽층(2)의 구성비가 0.2로 설정된다면, 유전상수(εi,εS)는 각각 3.9와 9.3이다. 따라서, 절연막(7)의 두께가 0.83㎛ 이상으로 설정되는 것이 바람직하다.
AlGaN 및 GaN 등과 같은 넓은 밴드 갭 반도체에서, 임계 필드는 절연막의 유전 항복 필드에 가깝다. 만일 절연막(7)의 유전 항복전압이 애벌랜치 항복전압보다 작다면, 유전 항복전압이 소자의 항복전압을 결정한다. 이러한 경우, 소자의 항복전압과 동등한 전압이 소자에 인가되면, 소자는 파괴된다. 반도체층의 임계 필드가 절연막의 유전 항복 필드와 동등하다면, 도 7의 (c)에 도시된 점 C의 전기장(EC)은 도 7의 (b)에 도시된 점 A의 전기장(EA) 보다 작게 된다. 이렇게 함으로써, 유전 항복을 피할 수 있게 된다.
상기 수학식 1 내지 3이 EA와 EC사이의 관계가 결정될 수 있도록 변형되는 경우, 상기 관계는 다음의 수학식 6에 의해 표현된다.
EA/EC= 2t/L - εi/εS
상기 수학식 6에 의해 표현된 비가 1 보다 커지게 되고, 따라서 유전 항복을 피할 수 있게 된다. 그러므로, 다음의 수학식 7이 만족되도록 절연막(7)의 두께(t)와 필드 판전극의 길이(L)를 설정하는 것이 바람직하다.
2t/L > (1 + εi/εS)
동일하게, 만일 필드 판전극의 길이(L)가 2㎛로 설정되고, 절연막(7)이 SiO2로 이루어지며, AlGaN 층을 포함하는 장벽층(2)의 구성비가 0.2로 설정된다면, 유전상수(εi,εS)는 각각 3.9와 9.3이다. 따라서, 절연막(7)의 두께(t)가 1.4㎛ 이상으로 설정되는 것이 바람직하다.
(제3실시예)
도 8은 본 발명의 제3실시예에 따른 접합형 전력 HEMT의 구조를 개략적으로 나타낸 단면도이다. 게이트와 드레인 사이의 거리가 도 1에 도시된 측면형 전력소자의 항복전압을 결정하므로, 상기 거리를 길게 하는 것이 바람직하다. 더욱이, 항복전압과 관계가 없는 소스와 게이트 사이의 거리는 짧게 한다. 이것은 ON 저항을 감소시키는데 기여한다. 제3실시예에 의한 전력 HEMT에서, 게이트와 드레인 사이의 거리는 높은 항복전압과 낮은 ON 저항을 달성하기 위해 게이트와 소스 사이의 거리보다 더 넓게 설정된다. 더욱 구체적으로, 거리 Lgd는 거리 Lgs 보다 더 넓게 설정된다. 즉, 거리 Lgd는 드레인 전극(4)측의 게이트 전극(6) 말단과 게이트 전극(6)측의 드레인 전극(4) 말단 사이의 거리이다. 거리 Lgs는 소스 전극(5)측의 게이트 전극(6) 말단과 게이트 전극(6)측의 소스 전극(5) 말단 사이의 거리이다.
도 8은 드레인 전극(4)측의 반도체층(3) 말단이 필드 판전극(8) 아래에 위치하는 경우를 나타낸다. 그러나, 제3실시예는 상기와 같은 배치에 국한되지 않고,도 1에 도시된 바와 같이, 반도체층(3)은 드레인 전극(4)측의 말단이 게이트 전극(6)의 말단과 정렬하도록 형성될 수 있다. 도 3 및 도 4에 도시된 바와 같이, 게이트 전극(6)은 반도체층(3)의 드레인 전극(4)측에 인접한 장벽층(2)의 표면으로 연장되도록, 또는 소스 전극(5)의 측면으로 연장되도록 형성될 수 있다.
(제4실시예)
도 9는 본 발명의 제4실시예에 따른 접합형 전력 HEMT의 구조를 개략적으로 나타낸 단면도이다. 도 9에 도시된 전력 HEMT는 다음의 점에서 도 1에 도시된 것과 다르다. 즉, Mg가 불순물로서 도핑된 GaN 층(W=0)을 포함하는 반도체층(9)이 채널층(1)의 뒷면(다른 면)에 p형 AlWGa1-WN(0≤W≤1)로서 형성된다. Pt로 이루어진 후면전극(10)이 반도체층(9)의 표면에 더욱 형성된다. 이러한 경우, 후면전극(10)은 소스 전극(5)과 전기적으로 접속된다.
상기 구조를 갖는 전력 HEMT에서, 애벌랜치 항복이 발생할 때 생성된 정공은 반도체층(9) 및 후면전극(10)을 통해 방출되고, 따라서 애벌랜치 저항능력을 더욱 강화하는 것이 가능해 진다.
(제4실시예의 변형예)
도 10은 제4실시예의 변형예를 나타낸 단면도이다. 도 10에 도시된 바와 같이, 채널층(1)의 두께 td는 게이트 전극(6)과 드레인 전극(4) 사이의 거리 Lgd 보다 작게 설정된다. 그렇게 함으로써, 애벌랜치 항복은 채널층(1)과 반도체층(9) 사이의 접합에서 발생하기 어렵게 되고, 따라서 채널층(1)의 두께가 항복전압을 결정하게 된다. 이러한 경우, 채널층(1)의 두께는 결정 성장에서 조절되므로, 항복전압에 거의 변화가 없는 소자를 제조하는 것이 가능하다. 반도체층(9)에 포함된 불순물의 농도는 높아지고, 따라서 정공이 빠르게 방출되며, 결국 높은 애벌랜치 저항능력이 예상된다.
제4실시예와 변형예의 HEMT에서, 채널층(1)의 후면에 반도체층(9)에 대해 형성된 콘택트는 기판의 후면으로부터 꺼내어진다. 반도체층(9)에 대한 콘택트는 소스 전극(5)과 동일한 표면으로부터 꺼내어질 수 있다. 이러한 경우, 도전성 기판이 필요 없게 된다.
p형 반도체층(9)은 채널층(1)에서 생성된 정공을 빠르게 방출하고, 따라서 반도체층(9)이 채널층(1)과 동일하거나 더 좁은 밴드 갭을 갖는 것이 바람직하다. 이러한 이유로, 반도체층(9)의 구성비(W)가 채널층(1)의 구성비(X)와 동일하거나 더 작은 것이 바람직하다.
(제5실시예)
도 11은 본 발명의 제5실시예에 따른 측면형 GaN-MISFET의 구조를 개략적으로 나타낸 단면도이다.
제5실시예에 의한 MISFET에서, 게이트 절연막(11)이 도 5에 도시된 HEMT에 부가된다. 더욱 구체적으로는, 게이트 절연막(11)이 반도체층(3)과 주위의 장벽층(2)을 연속적으로 덮도록 형성된다. 게이트 전극(6)은 반도체층(3) 위에 위치한 게이트 절연막(11) 위에 형성된다. 이러한 경우, 게이트 절연막(11)에는 반도체층(3)이 개구 영역을 통해 게이트 전극과 전기적으로 접속되도록 개구 영역이 부분적으로 형성된다.
상기 구조를 갖는 MISFET에서, 채널층(1)의 표면은 게이트 전극(6)에 인가된 전압에 따라 반전된 채널로 형성된다. 소스 전극(5) 및 드레인 전극(4) 사이에 흐르는 전류는 반전된 채널의 형성 상태에 따라 제어된다.
상기 실시예의 MISFET에서, 넓은 밴드 갭을 갖는 AlXGa1-XN, AlYGa1-YN 및, AlZGa1-ZN와 같은 질화물 반도체가 소자 재료로 사용된다. 따라서, 임계 필드를 향상시키고, 소자에서 높은 항복전압을 실현하는 것이 가능하다. 필드 판전극(8)은 항복전압을 결정하는 게이트와 드레인 사이에 형성된다. 이 때문에, 전압이 인가될 때 게이트 전극(6)과 드레인 전극(4) 사이에 인가된 전기장이 경감되고, 따라서 항복전압의 감소를 방지하는 것이 가능하다. 고이동도를 갖는 2차원 전자 가스가 장벽층(2)과 채널층 사이의 헤테로 인터페이스에서 생성되고, 따라서 낮은 ON 저항이 실현된다.
p형 반도체층(3)이 n형 장벽층(2) 위에 형성된다. 따라서, 소자에서 애벌랜치 항복이 발생할 경우, 생성된 정공은 p형 반도체층(3)으로 빠르게 이동하므로, 높은 애벌랜치 효과가 얻어진다.
더욱이, p형 반도체층(3)은 장벽층(2) 위에 형성되므로, 게이트 누설 전류가 감소된다는 효과가 얻어질 수 있다.
상기 실시예의 구조에서, p형 반도체층(3)과 n형 장벽층(2) 사이의 p-n 접합에서의 전기장이 항복전압을 결정한다. 항복점이 반도체층 내에 존재하므로, 항복전압의 불균일성이 방지된다는 효과가 얻어진다.
상기 실시예의 구조에서, 항복점은 반도체층의 p-n 접합 내에 존재한다. 따라서, 애벌랜치 항복이 안정성 있게 증가하고, 높은 신뢰성을 갖는 소자가 실현될 수 있다.
필드 판전극(8)이 소스 전극(5)과 접속되기 때문에, 게이트와 드레인 사이의 캐패시턴스가 작아지고, 따라서 고속의 스위칭 동작이 실현될 수 있다.
반도체층(3)이 게이트 전극(6)과 전기적으로 접속되므로, 다음의 효과, 즉 작은 게이트 누설 전류를 얻을 수 있다는 효과가 있다.
(제5실시예의 제1변형예)
도 12는 제5실시예의 제1변형예에 따른 MISFET을 도시한다. 도 12에 도시된 MISFET에서 보여지는 바와 같이, 게이트 절연막(11)은 반도체층(3)이 게이트 전극(6)으로부터 절연되도록 개구 영역 없이 형성될 수 있다. MISFET이 상기와 같은 구조를 가지므로, 게이트 누설 전류를 대폭 감소하는 것이 가능하다.
이러한 경우, 반도체층(3)은 전위적으로 부유 상태(floating state)가 되도록 게이트 전극과 전기적으로 접속되지 않으며, 따라서 정공은 반도체층(3)으로 방출되지 않는다. 이러한 이유 때문에, 변형예의 MISFET에서, 소스 전극(5)은 반도체층(3)의 상부 영역까지 부분적으로 연장될 수 있도록 형성된다. 그렇게 함으로써, 반도체층(3)은 소스 전극(5)과 전기적으로 접속된다. 따라서, 애벌랜치 전류가 반도체층(3)을 통해 소스 전극(5)으로 흐르나, 게이트 전극(6)으로는 흐르지 않는다. 이 때문에, 게이트 전극(6)을 구동시키기 위한 게이트 구동 회로에 대한 부하를 감소시키는 것이 가능하다.
또한, 반도체층(3)과의 인터페이스 상태가 작은 것이 바람직하다. 이 때문에, 다음의 막이 바람직한 게이트 절연막(11)으로 사용된다. 즉, AlGaN 층을 산화한 AlXGa2-XO3막과 같은 산화막, CVD 프로세스에 의해 증착된 Al2O3, SiN 등과 같은 절연막이 포함된다.
만일 반도체층(3)의 분순물 농도가 너무 높다면, 이것은 게이트 전극에 인가된 전압에 의해 생성되는 반전된 채널의 제어 특성을 악화시키는 요인이 된다. 즉, 게이트 전극(6)의 상호 컨덕턴스가 작아진다. 반대로, 만일 반도체층(3)의 불순물 농도가 너무 낮다면, 정공을 방출할 때 방출 저항이 커진다. 따라서, 상기한 두가지 관점을 고려할 때, 반도체층(3)의 불순물 농도는 장벽층(2)과 동일하게 설정하는 것이 바람직하다.
(제5실시예의 제2변형예)
도 13의 (a) 및 도 13의 (b)는 도 12에 도시된 전력 MISFET의 제2변형예에 따른 구조를 개략적으로 나타낸 단면도 및 평면도이다. 도 12에 도시된 전력 MISFET에서, 반도체층(3)은 게이트 폭 방향으로 전체 표면 위에 형성되었다.
반대로, 도 13의 (a) 및 도 13의 (b)에 도시된 전력 MISFET에서, 반도체층(3)은 게이트 폭 방향으로 직사각형 모양과 같이 형성된다. 반도체층(3)은 상기 모양을 가지므로, 게이트 문턱전압과 ON 저항의 제어가 가능해진다.
반도체층(3)이 직사각형 모양으로 형성되므로, 게이트 하부에는 반도체층(3)이 형성되는 영역과, 형성되지 않는 영역의 양자가 존재한다. 반도체층(3)이 형성되는 영역에는, 게이트 문턱전압이 높고, 더욱이 게이트와 소스 사이의 채널 저항과 오프셋 저항이 크다. 반대로, 반도체층(3)이 게이트 하부에 형성되지 않는 영역에서는 게이트 문턱전압이 낮고, 더욱이 게이트와 소스 사이의 채널 저항과 오프셋 저항이 작다.
소자 전체에서는, 전자 및 후자 영역이 동시에 동작된다. 따라서, 문턱전압이나 ON 저항은 직사각형 모양의 반도체층(3) 사이의 간격과 밀도를 변화시킴으로써 조절가능하다.
(제6실시예)
도 14는 본 발명의 제6실시예에 따른 측면형 GaN-Schottky 장벽 다이오드(SBD)의 구조를 개략적으로 나타낸 단면도이다.
SBD는, 도 1에 도시된 FET와 같이, 도핑되지 않은 GaN 층을 포함하는 채널층(1)을 구비한다. n형 Al0.2Ga0.8N 층(Y=0.2)을 포함하는 장벽층(2)이 채널층(1)의 표면에 형성된다. 더욱이, p형 Al0.1Ga0.9N 층을 포함하는 복수의 반도체층(3)이 장벽층(2) 위에 선택적으로 형성된다.
Ni/Au로 이루어진 애노드 전극(12)(A:제2전극)은 상기 반도체층(3)과 주위의 장벽층(2)을 연속적으로 덮도록 형성된다. 절연막(7)은 애노드 전극(12)과 접촉하도록 장벽층(2) 위에 형성된다. Ni/Au로 이루어진 필드 판전극(8)은 절연막(7) 위에 형성된다. 필드 판전극(8)은 애노드 전극(12)과 전기적으로 접속된다. 또한,Ti/Al/Ni/Au로 이루어진 캐소드 전극(13)(K:제1전극)은 상기 애노드 전극(12)과 분리된 상태로 장벽층(2) 위에 형성된다.
제6실시예의 SBD에서는 상기한 HEMT 처럼 장벽층(2)과 채널층(1)을 포함하는 n-AlGaN/GaN 헤테로 구조가 채용된다. 그렇게 함으로써, 높은 항복전압과 매우 낮은 ON 저항을 실현하는 것이 가능하다.
p-AlGaN 층을 포함하는 반도체층(3)은 n-AlGaN 층을 포함하는 장벽층(2) 위에 형성된다. 그렇게 함으로써, 애벌랜치 항복이 발생할 때 정공이 안전하게 방출되고, 따라서 고전압 효과를 예상할 수 있다. 반도체층(3)이 상기 방식으로 형성되므로, 애노드 전극(12)과 장벽층을 직접적으로 접촉시키는 쇼트키 접합 영역을 감소시키는 것이 가능하고, 역누설전류를 감소시키는 것이 가능하다.
(제7실시예)
도 15는 본 발명의 제7실시예에 따른 쇼트키 장벽 다이오드(SBD)의 구조를 개략적으로 나타낸 단면도이다.
제7실시예의 SBD에서, 반도체층(3)은 쇼트키 접합 말단에 형성된다. 이러한 경우, 캐소드 전극(13)측의 반도체층(3) 말단은 캐소드 전극(13)측의 필드 판전극(8) 말단과 캐소드 전극(13)측의 애노드 전극(12) 말단 사이에 위치한다.
도 16의 (a)는 도 15에 도시된 반도체층(3)의 말단을 확대한 단면도이고, 도 16의 (b)는 도 15의 SBD가 동작할 때 장벽층(2)에서 전기장 분포를 나타낸 특성 다이어그램이다.
도 15에 도시된 바와 같이, 반도체층(3)은 캐소드 전극(13)측의 말단 영역이필드 판전극(8)의 아래에 위치하도록 형성된다. 그렇게 함으로써, 도 16의 (b)에 도시된 바와 같이, 필드 집중점은 반도체층(3)의 말단 및 필드 판전극(8)의 말단에 위치한다. 도 16의 (b)에서, 특성 커브(23)는 절연막(7)이 소정 두께로 두껍게 형성된 경우를 보여주고, 반면 특성 커브(24)는 절연막(7)이 소정 두께로 얇게 형성된 경우를 보여준다.
더욱 구체적으로, 상기 제2실시예의 HEMT에서 설명한 바와 같이, SBD에서 절연막(7)의 두께(t)는 상기 상대적인 수학식 5 및 7이 만족되도록 설정된다. 그렇게 함으로써, 애벌랜치 저항능력을 보장하는 것이 가능하고, 유전 항복을 피하는 것이 가능하다.
본 발명이 제1 내지 제7실시예에 기초하여 설명되었다. 본 발명은 상기 실시예에 한정되지 않고, 또한 당업자에 의해 용이하게 발명될 수 있는 변형으로도 응용가능하다.
예컨대, 정공을 방출하기 위해 사용된 p-AlGaN 층을 포함하는 반도체층(3)은, 정공 방출의 관점에서 n-AlGaN 층을 포함하는 장벽층(2) 보다 더 좁은 밴드 갭을 갖는 것이 바람직하다. 즉, Al의 구성비가 작은 것이 바람직하고, p-GaN 층이 사용될 수 있다. 반도체층(3)에 대한 접촉 저항을 감소시키기 위해, 좁은 밴드 갭을 갖는 InGaN 층과 같은 반도체층이 접촉층으로서 사용된다. 접촉층은 게이트 전극(6)이나 애노드 전극(12)과 반도체층(3) 사이에 형성될 수 있다.
상기 실시예에서, AlGaN/GaN의 조합이 소자 재료로서 채용되었다. 이러한 경우, GaN/InGaN이나 AlN/AlGaN의 조합이 채용될 수 있다.
본 발명은 접합형 FET 등과 같은 단극형 소자에 국한되지 않는다. 이러한 경우, 본 발명은 소자가 측면형인 한 MISFET의 드레인측에 p 층을 채용하는 핀 다이오드 및 IGBT 등과 같은 양극형 소자에도 쉽게 응용가능하다.
상기 설명으로부터 명확한 바와 같이, 본 발명에 의하면 높은 애벌랜치 저항능력, 높은 항복전압 및, 매우 낮은 ON 저항을 갖는 측면형 GaN 기반의 전력 소자를 얻는 것이 가능하다.

Claims (17)

  1. 도핑되지 않은 AlXGa1-XN(0≤X≤1)의 제1반도체층;
    제1반도체층의 일 표면 위에 형성된 도핑되지 않은 또는 n형 AlYGa1-YN(0≤Y≤1, X<Y)의 제2반도체층;
    제2반도체층 위에 선택적으로 형성된 p형 AlZGa1-ZN(0≤Z≤1)의 제3반도체층;
    제3반도체층의 양측면 중 하나에 위치하고, 제2반도체층 위에 형성된 제1전극;
    적어도 제3반도체층과 제1전극 사이에서, 제3반도체층에 인접한 제2반도체층 위에 형성된 절연막 및;
    절연막 위에 형성된 필드 판전극을 구비하여 구성된 것을 특징으로 하는 전력 반도체소자.
  2. 제1항에 있어서,
    제3반도체층의 양측면 중 다른 하나에 위치하고, 제2반도체층 위에 형성된 제2전극 및;
    제3반도체층 위에 형성된 제어전극을 더 구비하여 구성되고,
    필드 판전극이 제어전극 또는 제2전극과 전기적으로 접속된 것을 특징으로 하는 전력 반도체소자.
  3. 제2항에 있어서, 제1전극측의 제3반도체층 말단이 제1전극측의 제어전극 말단과 제1전극측의 필드 판전극 말단 사이에 위치한 것을 특징으로 하는 전력 반도체소자.
  4. 제2항에 있어서, 필드 판전극 아래에 위치한 절연막의 두께가 t로 설정되고, 절연막의 유전상수가 εi로 설정되고, 제2반도체층의 유전상수가 εS로 설정되고, 제1전극측의 제3반도체층 말단과 제1전극측의 제어전극 말단 사이의 거리가 L로 설정될 때, 절연막의 두께 t가
    εSt > εiL
    의 관계를 만족하도록 설정되는 것을 특징으로 하는 전력 반도체소자.
  5. 제2항에 있어서, 필드 판전극 아래에 위치한 절연막의 두께가 t로 설정되고, 절연막의 유전상수가 εi로 설정되고, 제2반도체층의 유전상수가 εS로 설정되고, 제1전극측의 제3반도체층 말단과 제1전극측의 제어전극 말단 사이의 거리가 L로 설정될 때, 절연막의 두께 t가
    2t/L > (1 + εi/εS)
    의 관계를 만족하도록 설정되는 것을 특징으로 하는 전력 반도체소자.
  6. 제2항에 있어서, 제1전극과 제어전극 사이의 간격이 제2전극과 제어전극 사이의 간격 보다 더 넓은 것을 특징으로 하는 전력 반도체소자.
  7. 제2항에 있어서, 제어전극과 제3반도체층 사이에 형성된 게이트 절연막을 더 구비하여 구성된 것을 특징으로 하는 전력 반도체소자.
  8. 제7항에 있어서, 제2전극이 제3반도체층과 전기적으로 접속된 것을 특징으로 하는 전력 반도체소자.
  9. 제8항에 있어서, 제3반도체층이, 평행하게 배열된 제1 및 제2전극과 수직인 방향으로 직사각형 모양으로 형성된 것을 특징으로 하는 전력 반도체소자.
  10. 제2항에 있어서, 제1반도체층의 다른 표면 위에 형성된 p형 AlWGa1-WN(0≤W≤1, W≤X)의 제4반도체층을 더 구비하여 구성되고,
    상기 제4반도체층이 제2전극과 전기적으로 접속된 것을 특징으로 하는 전력 반도체소자.
  11. 제10항에 있어서, 제1반도체층의 두께가 제어전극과 제1전극 사이의 간격 보다 작은 것을 특징으로 하는 전력 반도체소자.
  12. 도핑되지 않은 AlXGa1-XN(0≤X≤1)의 제1반도체층;
    제1반도체층의 표면 위에 형성된 도핑되지 않은 또는 n형 AlYGa1-YN(0≤Y≤1, X<Y)의 제2반도체층;
    제2반도체층 위에 선택적으로 형성된 p형 AlZGa1-ZN(0≤Z≤1)의 제3반도체층;
    제2반도체층 위에 형성된 절연막;
    절연막 위에 형성된 필드 판전극;
    제2반도체층 위에 형성된 제1전극 및;
    제3반도체층 위에 형성된 제2전극을 구비하여 구성된 것을 특징으로 하는 전력 반도체소자.
  13. 제12항에 있어서, 제2전극이 제2반도체층과 전기적으로 접속된 것을 특징으로 하는 전력 반도체소자.
  14. 제12항에 있어서, 제2전극이 필드 판전극과 전기적으로 접속된 것을 특징으로 하는 전력 반도체소자.
  15. 제12항에 있어서, 제1전극측의 제3반도체층 말단이 제1전극측의 필드 판전극 말단과 제1전극측의 제2전극 말단 사이에 위치한 것을 특징으로 하는 전력 반도체소자.
  16. 제12항에 있어서, 필드 판전극 아래에 위치한 절연막의 두께가 t로 설정되고, 절연막의 유전상수가 εi로 설정되고, 제2반도체층의 유전상수가 εS로 설정되고, 제1전극측의 제3반도체층 말단과 제1전극측 제어전극의 말단 사이의 거리가 L로 설정될 때, 절연막의 두께 t가
    εSt > εiL
    의 관계를 만족하도록 설정되는 것을 특징으로 하는 전력 반도체소자.
  17. 제12항에 있어서, 필드 판전극 아래에 위치한 절연막의 두께가 t로 설정되고, 절연막의 유전상수가 εi로 설정되고, 제2반도체층의 유전상수가 εS로 설정되고, 제1전극측의 제3반도체층 말단과 제1전극측의 제어전극 말단 사이의 거리가 L로 설정될 때, 절연막의 두께 t가
    2t/L > (1 + εi/εS)
    의 관계를 만족하도록 설정되는 것을 특징으로 하는 전력 반도체소자.
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