JP5580872B2 - 半導体素子 - Google Patents

Description

本発明は、電力用途の半導体素子、特に電力用インバータまたはコンバータ回路用素子に関する。

半導体を用いたスイッチング素子（トランジスタ、サイリスタなど）や整流素子（ダイオード）は、電力用インバータまたはコンバータ回路用の素子として広く用いられている。現在、こうした電力用途の半導体素子としては、将来の高い電力需要に応えるため、より小型で低損失なものが望まれているという状況がある。従来、半導体材料としてはシリコンが広く用いられてきたが、このような状況を鑑み、次世代の半導体材料として、絶縁破壊電界の高いワイドバンドギャップ半導体材料の開発が進んでいる。ダイヤモンドやＳｉＣやIII族窒化物半導体などのいわゆるワイドバンドギャップ半導体材料は、その材料物性から、低いオン抵抗と高い絶縁破壊電圧が見込まれるため、これらを用いて電力用途の半導体素子を形成することによる電力制御装置の大幅な小型化と低損失化とが期待されている。

このような電力用ダイオードに望まれる特性上の要件としては、逆方向阻止時に（１）漏れ電流が少なく、かつ（２）絶縁破壊電圧が高いこと、（３）順方向導通時に出力電流が大きいこと、などのほか、（４）遮断時の逆回復時間が短いこと、（５）せん頭サージ電流値が高いこと、などがある。当然ながら、ワイドバンドギャップ半導体材料にて形成するダイオードも、これらの要件を満たすことが必要とされる。

従来は、これらの要件のうち（２）および（３）を確保すべく、半導体基板を貫通する方向を導通方向とするいわゆる縦型ダイオードが一般的に用いられている。

しかしながら、従来より実用化されている、シリコンを用いたＰ−Ｎ接合型、またはその変形であるＰ−ｉ−Ｎ型の縦型ダイオードの場合には、逆方向電圧印加時の絶縁破壊電圧が高いという長所のほか、Ｐ−Ｎ双方向からのキャリアの注入が起こるため、順方向導時の出力電流密度が高いという長所も有するが、その一方で遮断時の逆回復時間が長いという欠点、つまりは（４）をみたさないという欠点がある。

一方、シリコンを用いたショットキー障壁接合型の縦型ダイオードも実用化されているが、係るダイオードの場合には、遮断時の逆電流が原理的に生じないという長所を有する一方、逆方向電圧印加時の漏れ電流が大きく絶縁破壊電圧も低い、さらにせん頭サージ電流が低いという欠点、つまりは（１）、（２）および（５）をみたさないという欠点がある。

このようなシリコンを用いたダイオードの欠点を補うべく、ＳｉＣを用いたショットキー型の縦型ダイオードが開発され、公知となっている（例えば、非特許文献１参照）。

また、III族窒化物材料を用いた高電子移動度トランジスタ（ＨＥＭＴ）であって、高耐圧を実現するためにいわゆるフィールドプレート構造を備えたものが、公知となっている（例えば、非特許文献２参照）。

"P-Type 4H and 6H-SiC High Voltage Schottky Barrier Diodes" R. Raghunathan and B. J. Baliga, IEEE ELECTRON DEVICE LETTERS, VOL. 19, ｐｐ．71-73 (1998) "Design and Demonstration of High Breakdown Voltage GaN H Electron Mobility Transistor(HEMT) Using Field Plate Structure for Power Electronics Applications" W. Saito et al., Japanese Journal of Applied Physics Vol. 43, pp. 2239-2242 (2004)

非特許文献１に開示されているような、ＳｉＣを用いたショットキー型の縦型ダイオードにおいては、シリコンを用いたものと異なり、絶縁破壊電圧が高くなるという効果が得られているが、上記（１）および（５）をみたさないという欠点については、解決がなされていないのが現状である。

なお、ＳｉＣ単結晶には多くの結晶欠陥（具体的には貫通欠陥、いわゆるマイクロパイプ）が内在するため、十分な出力電流を確保できる程度の、比較的大面積の素子を、安定的に作製することが困難で作成過程における歩留まりが悪いという問題もある。

さらには、ＳｉＣを用いてＰ−Ｎ接合型ダイオードを構成した場合には、係る結晶欠陥に起因したキャリアの再結合が生じるため、出力電流が制限されやすく、上記（３）の要件がみたされないという問題がある。

また、半導体プロセスや実装工程などの製作工程においては、取り扱いの観点から、厚みが１００μｍ程度よりも小さい基板を使うことは難しいとされている。縦型ダイオードの場合、基板の厚みがそのまま電極間距離に反映されるので、電極間距離を短くすることが係る観点から困難であり、そのため半導体層に由来する直列抵抗成分を十分に低くすることが出来ないという問題もある。

一方、シリコンやＳｉＣに代えてIII族窒化物半導体を用いた縦型ダイオードについては、原理的にはＳｉＣを用いたものと同等以上の特性を示すことが期待される。しかしながら、縦型ダイオードを形成する場合、基板として導電性を示す単結晶基板を用いることが必要となるが、III族窒化物半導体の単結晶基板が非常に高価であるという問題がある。加えて、素子構造をＰ−Ｎ接合型ダイオードとする場合、Ｐ型、Ｎ型の導電領域を半導体層内部に形成する必要がある。また、Ｐ−Ｎ接合型にせよ、ショットキー接合型にせよ、いわゆる電界制限リング（ＦＬＲ）などを形成する必要がある。従って、いずれの構造にせよＰ型およびＮ型の導電領域の形成は必須である。しかしながら、III族窒化物半導体を用いる場合、電力用ダイオードに適応しうる高い正孔濃度を示すＰ型導電層を得るのが容易ではないという問題がある。

また、非特許文献２に開示されているフィールドプレートを有するＨＥＭＴの構造からは、例えば高い絶縁破壊電圧と短い逆回復時間を両立させるなどといった横型ダイオードにおける特性向上が実現される構造を、導き出すことは困難である。

本発明は、上記課題を鑑みてなされたものであり、III族窒化物半導体を用いて形成され、優れた特性を有する半導体素子を提供することを目的とする。

上記課題を解決するため、請求項１の発明は、半導体素子であって、III族窒化物材料を用いて電子を多数キャリアとするように構成されてなる第１半導体層と、前記半導体素子においてアノードとして作用し、前記第１半導体層の一方の主面上に接合形成されてなり、それぞれが電気的に接続されてなる複数の単位アノード部、を有するアノード部と、前記半導体素子においてカソードとして作用し、前記主面上に接合形成されてなり、それぞれが電気的に接続されてなる複数の単位カソード電極、を有するカソード部と、を備え、前記カソード部は、互いに略平行な複数のくり抜き領域を有しつつ前記主面上の略全面に設けられてなり、前記複数のくり抜き領域のそれぞれの境界部分が前記単位カソード部とされており、かつ、前記複数のくり抜き領域のそれぞれに前記複数の単位アノード部が設けられており、これによって、前記主面上においては、前記複数の単位アノード部のそれぞれと前記複数の単位カソード電極のそれぞれとが交互に配置された電極列が形成されてなり、前記複数の単位アノード部のそれぞれの、少なくとも前記第１半導体層と接合する部分が、所定の半導体材料を用いて正孔を多数キャリアとするように構成されてなる第２半導体層であり、前記第１半導体層と前記第２半導体層との接合部においてはＰ−Ｎ接合が形成されてなる、ことを特徴とする。

請求項２の発明は、請求項１に記載の半導体素子であって、前記第１半導体層が、第１と第２の窒化物層を積層することにより形成されてなり、前記第１と第２の窒化物層が、Ａｌ_{１−ｘ−ｙ}Ｇａ_ｘＩｎ_ｙＮ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成式で表現されるIII族窒化物を用いて、少なくとも前記第１と第２の窒化物層の隣接部分においては前記第１と第２の窒化物層を構成するIII族窒化物の禁制帯幅が相異なるように構成されてなる、ことを特徴とする。

請求項３の発明は、請求項２に記載の半導体素子であって、前記第１と第２の窒化物層は所定の単結晶基材の上にエピタキシャル形成されてなる、ことを特徴とする。

請求項４の発明は、請求項２または請求項３に記載の半導体素子であって、前記第１半導体層は前記第２の窒化物層の主面上に前記複数の単位アノード部が接合形成されるように形成されてなり、少なくとも前記第１と第２の窒化物層の隣接部分においては、前記第２の窒化物層を構成するIII族窒化物の禁制帯幅よりも前記第１の窒化物層を構成するIII族窒化物の禁制帯幅の方が狭い、ことを特徴とする。

請求項５の発明は、請求項４に記載の半導体素子であって、前記第２の窒化物層がＡｌ_１−ｘＧａ_ｘＮ（０≦ｘ≦１)なる組成式で表現されるIII族窒化物を用いて構成されてなる、ことを特徴とする。

請求項６の発明は、請求項５に記載の半導体素子であって、前記第２の窒化物層が、少なくとも前記第１の窒化物層と隣接する部分においてはＡｌＮを用いて構成されてなる、ことを特徴とする。

請求項７の発明は、請求項４ないし請求項６のいずれかに記載の半導体素子であって、前記第１の窒化物層が、少なくとも前記第２の窒化物層と隣接しない部分においてはＧａＮを用いて構成されてなる、ことを特徴とする。

請求項８の発明は、請求項７に記載の半導体素子であって、前記第１の窒化物層が、少なくとも前記第２の窒化物層と隣接しない部分においてはＧａＮを用いて構成されてなる、ことを特徴とする。

請求項９の発明は、請求項８に記載の半導体素子であって、前記第１の窒化物層がＧａＮを用いて構成されてなる、ことを特徴とする。

請求項１０の発明は、請求項４ないし請求項９のいずれかに記載の半導体素子であって、前記第１と第２の窒化物層のそれぞれが、ウルツ鉱型構造を有するIII族窒化物を用いて（０００１）面を主面として形成されてなる、ことを特徴とする。

請求項１１の発明は、請求項１に記載の半導体素子であって、前記第１半導体層のうち、少なくとも前記アノード部と接合される部分が、Ａｌ_１−ｘＧａ_ｘＮ（０≦ｘ≦１)なる組成式で表現されるIII族窒化物を用いて構成される、ことを特徴とする。

請求項１２の発明は、請求項１ないし請求項１１のいずれかに記載の半導体素子であって、前記第２半導体層の正孔濃度が、少なくとも前記第１半導体層と接合される部分においては１×１０^１９／ｃｍ^３以上である、ことを特徴とする。

請求項１３の発明は、請求項１ないし請求項１２のいずれかに記載の半導体素子であって、前記第２半導体層のアクセプタ濃度が、少なくとも前記第１半導体層と接合される部分においては２×１０^２０／ｃｍ^３以上である、ことを特徴とする。

請求項１４の発明は、請求項１２または請求項１３に記載の半導体素子であって、前記所定の半導体材料が、IV族半導体である、ことを特徴とする。

請求項１５の発明は、請求項１４に記載の半導体素子であって、前記所定の半導体材料が、少なくとも前記第１半導体層と接合される部分においてはＳｉ_１−ｚＧｅ_ｚ（０≦ｚ≦１）である、ことを特徴とする。

請求項１６の発明は、請求項１５に記載の半導体素子であって、前記所定の半導体材料が、少なくとも前記第１半導体層と接合される部分においてはＳｉである、ことを特徴とする。

請求項１７の発明は、請求項１ないし請求項１６のいずれかに記載の半導体素子であって、前記複数の単位アノード部と前記複数の単位カソード電極とを被覆するように前記電極列全体の上面に設けられてなり、前記アノード部と前記カソード電極部とを絶縁する絶縁層、をさらに備えるとともに、前記アノード部が、前記絶縁層の上に形成され、前記絶縁層に設けた導通部を介して前記複数の単位アノード部と導通接続されてなる金属層を有する、ことを特徴とする。

請求項１ないし請求項１７の発明によれば、第１半導体層内にて面内方向に主導通経路を有し、Ｐ−Ｎ接合型ダイオードとして優れた特性を発揮する半導体素子を、得ることができる。III族窒化物材料を第１半導体層に用いているので、シリコンなどの半導体材料と比較して、絶縁破壊耐圧に対する支配的因子となるアノード−カソード間の距離の大幅な短縮が可能となることから、オン抵抗の低減と素子面積の小型化と実現することが可能となり、結果としてチップ面積あたりの出力電流密度を向上することができる。

また、請求項１ないし請求項１７の発明によれば、高い絶縁破壊電圧と高い出力電流密度を有する横型ダイオードとして機能する半導体素子を実現することができる。縦型ダイオード構造を有する半導体素子のように、数十μｍ程度以上の厚みのIII族窒化物単結晶基板を用いる必要がなく、例えば所定の基材上に形成されたエピタキシャル膜を第１半導体層とすることもできるので、コスト面でも優れてなる半導体素子が実現される。

特に、請求項２ないし請求項１０の発明によれば、第１半導体層が第１と第２の窒化物層の積層構造を有することで、積層面近傍に２次元電子ガス層が形成され、２次元電子ガスが多数キャリアとして振る舞うので、第１半導体層において、高い電子濃度と電子移動度が実現され、ひいては低抵抗も実現される。これにより、他のワイドバンドギャップ材料を用いて第１半導体層を構成する場合よりもさらに、直列抵抗成分を大幅に小さくすることができ、ダイオードの順方向オン抵抗をより小さくすることができる。

特に、請求項３ないし請求項１０の発明によれば、III族窒化物単結晶基板に比べてマクロ欠陥が少なく、比較的大面積に渡って均質で、純度が高いエピタキシャル膜を第１半導体層として用いるので、縦型ダイオード構造を有するものよりもダイオード特性の優れた半導体素子を実現することができる。また、縦型ダイオード構造を有する半導体素子のように、数十μｍ程度以上の厚みのIII族窒化物単結晶基板を用いずとも第１半導体層を形成することができるので、コスト面でも優れてなる半導体素子が実現される。

特に、請求項４ないし請求項１０の発明によれば、第１と第２の窒化物層の界面において、２次元電子ガス層が効果的に形成されるので、より特性の優れた半導体素子が実現できる。

特に、請求項１２ないし請求項１６の発明によれば、第２半導体層の比抵抗が低くなることに加えて、単位アノード部における第２半導体層の接触抵抗を低減することができるとともに、逆方向阻止時における第２半導体層への空乏層の拡がりを抑制できるため、第２半導体層を薄く形成することが可能となる。これらにより、第２半導体層における順方向導通時の直列抵抗成分を低減することができる。

特に、請求項１４ないし請求項１６の発明によれば、第２半導体層の価電子帯エネルギーの上端が、第１半導体層の価電子帯エネルギーの上端よりも大幅に高い状態を実現することができる。これにより、順方向導通時には、第２半導体層から第１半導体層への正孔の注入が抑制されるため、半導体素子においては、電子のみが導電を支配することとなり、その結果、遮断時の逆回復電流が極端に流れにくくすることが可能となる。加えて、第２半導体層に内在する電子密度が極めて少ないために、逆方向阻止時における逆方向リーク電流が大幅に低減することができる。

特に、請求項１７の発明によれば、逆方向阻止時に本来的には最も電界集中しやすい箇所である導電層と単位アノード部との接合部における電界集中が緩和されるので、逆方向阻止時の絶縁破壊電圧がより向上してなる半導体素子が実現できる。

第１の実施の形態に係る半導体素子１０の上面図である。 電極パッド層３を省いて示す半導体素子１０の上面図である。 半導体素子１０の部分拡大断面図である。 単位アノード部５ｕのより詳細な構成を示す図である。 導電層１が、二層構造を有する場合を示す図である。 第３の実施の形態における、単位アノード部５ｕの構造を説明するための図である。 比較例に係る縦型ダイオード素子２００の構成を示す図である。 実施例および比較例における測定結果を一覧にして示す図である。

＜第１の実施の形態＞
＜半導体素子の全体構成＞
図１は、本発明の第１の実施の形態に係る半導体素子１０の上面図である。図１に示すように、半導体素子１０は、概観的にみれば、導電層１の上に、カソード（陰極）部２と電極パッド層３とが設けられてなる構造を有している。具体的には、図２および図３にて示されたような構造を有している。ここで、図２は、電極パッド層３を省いて示す半導体素子１０の上面図である。また、図３は、図１において破線で示した部分（図２の対応位置にも破線を図示）についての断面図である。なお、図１以降の各図における各部の比率は、必ずしも実際のものを反映したものではない。

図２に示すように、半導体素子１０においてカソード部２は導電層１の略全面に形成されてはいるが、その中央部分においては、カソード部２が形成されていない（図２においては導電層１が露出しているように見える）、複数の長尺状のくり抜き領域４が存在する。そして、それぞれのくり抜き領域４には、その長尺方向（図２においてはｙ軸方向）に平行に所定の長さＬを有する長尺状の単位アノード部５ｕが設けられてなる。なお、複数の単位アノード部５ｕを総称してアノード部５と称することとする。また、カソード部２のうち、それぞれのくり抜き領域４の境界となっている部分を特に、単位カソード電極２ｕと称することとする。係る単位カソード部２ｕについてもやはり、ｙ軸方向に平行な長尺状の構造を有するものといえる。

これら単位カソード電極２ｕと単位アノード部５ｕは、図３に示すように、水平方向（ｘ軸方向）にそれぞれ所定の幅ｗ２およびｗ５をもって形成される。また、個々の単位カソード電極２ｕと単位アノード部５ｕとは一定の間隔ｗがとなるように形成される。すなわち、半導体素子１０は、導電層１の上に、複数の単位カソード電極２ｕと複数の単位アノード部５ｕとが、交互かつ等間隔に水平配置されてなる構成（いわば、電極列が形成されてなる構成）を有してなる。

導電層１は、電子を多数キャリアとするように構成されてなるｎ型の半導体層である。例えばＳｉＣやIII族窒化物などのワイドバンドギャップ材料に、所定のｎ型ドーパントすなわちドナー元素をドープすることで構成することができる。ドナー元素としては、例えばＳｉＣの場合にはＮ（窒素）、III族窒化物の場合にはＳｉを用いることができる。あるいは、後述するようにIII族窒化物を用いて二次元電子ガス層を形成させる態様によって構成することも可能である。後者の場合、例えば、ＳｉＣやサファイアなどの単結晶基板を下地基板とし、その上にＭＯＣＶＤ法やＨＶＰＥ法などといった公知の手法によって作製されてなる、数μｍ程度の厚みのIII族窒化物エピタキシャル膜を用いることができる。

カソード部２は、例えばＴｉ／Ａｌによって形成することができる。単位カソード電極２ｕは、それぞれが半導体素子１０においてカソードとして機能する。カソード部２の形成は、真空蒸着法などの公知の手法で実現できる。

図４は、アノード部５を構成する個々の単位アノード部５ｕのより詳細な構成を示す図である。単位アノード部５ｕは、接合部７において導電層１の上に接合形成されてなるｐ型層５ａと、係るｐ型層５ａの上に積層形成されてなる単位アノード電極５ｂとから構成されてなる。

ｐ型層５ａは、正孔を多数キャリアとするよう構成されてなるｐ型の半導体層である。例えば、所定のIV族半導体に所定のｐ型ドーパントすなわちアクセプタ元素をドープすることで構成される。アクセプタ元素としては、例えばＢ（ボロン）を用いることができる。

単位アノード電極５ｂは、半導体素子においてアノードとして機能する。単位アノード電極５ｂは、例えばＮｉ／Ａｌによって形成することができる。係る単位アノード部５ｕは、真空蒸着法などの公知の手法で実現できる。

また、図２においては図示を省略しているが、導電層１、カソード部２、アノード部５、および電極パッド層３に概略囲まれた領域には、カソード部２と、アノード部５および電極パッド層３との間の絶縁を確保するための絶縁保護層６が形成されてなる。絶縁保護層６は、例えばＳｉＮにて形成されてなる。

このような構成を有する半導体素子１０においては、接合部７において導電層１とｐ型層５ａとがＰ−Ｎ接合されてなることから、Ｐ−Ｎ接合型のダイオード構造が実現されていることになる。このようにＰ−Ｎ接合型のダイオードとして機能する半導体素子１０は、漏れ電流が少なく、せん頭サージ電流が大きいという特徴を有するものである。また、高電圧導通時の順方向オン電圧が低いという特徴も有してなる。

また、アノード電極とカソード電極が互いに隣接する形で横方向に集積化されてなることから、半導体素子１０においては、導電層１内において水平方向に（面内方向に）主導通経路を有する横型ダイオード構造が実現されていることになる。

一般的な電力用ダイオードの場合、高い絶縁破壊電圧を確保するために、およびチップ面積あたりの出力電流を大きくするために、このような横型ダイオード構造よりも、むしろ縦型ダイオード構造を有することが多い。縦型ダイオードの場合、チップ面積を占める部分の大半を電極とすることができるので、チップ面積あたりの順方向出力電流を大きくできるという利点があるからである。

他方、横型ダイオードの場合には、電極の外周長と半導体層の厚みによって導通断面積が決まるため、出力電流を大きくするには、電極の数を増やしたり、あるいは個々の電極の面積を大きくするなどして、チップ面積あたりの電極面積を増加させることが必要となる。加えて、横方向にアノード電極とカソード電極を隣接する形で配列する構造とする場合、チップ面積を小さくするためには互いの電極間距離を短くすることが必要となる。ただし、一般に、電極間距離を短くすると逆方向阻止時の絶縁破壊電圧が小さくなるという、トレードオフの関係があることに留意する必要がある。

しかしながら、本実施の形態に係る半導体素子１０は、導電層１がシリコンよりも絶縁破壊電界が約１オーダー大きいワイドバンドギャップ材料を用いて構成されてなるので、横型ダイオード構造を有しつつ、絶縁破壊電圧が高いという特徴を有してなる。換言すれば、本実施の形態においては、同じ絶縁破壊電圧を有するデバイスをシリコンを用いて作製する場合に比して、各電極の間隔が約１オーダー程度小さい半導体素子が実現されてなる。例えば、シリコンを用いた場合に２００μｍの電極間隔を必要とする条件のもとで半導体素子を作成する場合に、本実施の形態においては、電極間隔を２０μｍ程度とすることができる。

さらに半導体素子１０においては、図２および図３に示すように、長尺形状の電極を平行に配置するようにしているので、電極面積あたりの電極外周長を確保しつつ、小さい面積に効率的に電極が集積化されてなる構造を有している。これにより、半導体素子１０は、チップ面積あたりの順方向出力電流が大きいという特徴も有してなる。

また、横型ダイオード構造の場合、横方向の電極間距離を短くするほど、導通時の直列抵抗成分を低減することができ、順方向オン抵抗を小さくすることができるという特徴がある。さらには、必ずしも縦型ダイオード構造の場合のように導電層自体を基板として用いなくともよいので、ハンドリングのための厚みの確保を、導電層の厚みによって実現する必要がないという利点もある。例えば、上述したようにＳｉＣやサファイアなどの下地基板の上に、数μｍ程度の厚みのIII族窒化物エピタキシャル膜を形成して、これを導電層とすることができる。係る場合、数十μｍ程度以上の厚みのIII族窒化物単結晶基板を用いる縦型ダイオード構造の場合に比して、コスト面で非常に有利となる。加えて、このような構成とすることにより、縦型ダイオード構造のＦＬＲなどのようにＰ型の導電領域を導電層１の内部に形成する必要がなく、作製工程を大幅に簡略化できるという利点もある。

＜導電層＞
上述したように、導電層１は、好ましくはＡｌ_{１−ｘ−ｙ}Ｇａ_ｘＩｎ_ｙＮ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成式で表現されるIII族窒化物を用いて構成される。これにより、より高密度に電極を集積することが可能となる。例えばＧａＮを用いることができる。

なお、導電層１の全体において該III族窒化物が均一組成である必要はなく、傾斜組成を有しているような構成であってもよい。好ましくは、少なくとも接合部７の近傍は、ｙ＝０なる組成のIII族窒化物、つまりはＡｌ_１−ｘＧａ_ｘＮ（０≦ｘ≦１)なる組成のIII族窒化物を用いて構成される。これにより、接合部７におけるＰ−Ｎ接合を、より良好な特性をもって実現することができる。

あるいは、導電層１が、組成の異なるIII族窒化物を用いて形成された複数の層が積層されてなる態様であってもよい。このような積層構造は、公知の有機金属ＣＶＤ法や分子線エピタキシャル成長法またはその組合せを用いて容易に作製することができる。図５は、係る場合の導電層１の構成を例示する図である。

図５は、導電層１が、第１層１ａと第２層１ｂとの二層構造を有する場合を示している。第１層１ａと第２層１ｂとは、いずれもＡｌ_{１−ｘ−ｙ}Ｇａ_ｘＩｎ_ｙＮ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成式で表現されるIII族窒化物を用いて構成される。また、第１層１ａと第２層１ｂとは、両層を構成するIII族窒化物の禁制帯幅が少なくとも両層の隣接部分（つまりは積層面近傍）において相異なるように構成される。

導電層１がこのような積層構造を有する場合、具体的には、上述のような禁制帯幅の関係を有する場合、第１層１ａと第２層１ｂとの積層面Ｓの近傍に２次元的な電子層（いわゆる２次元電子ガス層）が形成され、２次元電子ガスが多数キャリアとして振る舞うので、導電層１において、高い電子濃度と電子移動度が実現され、ひいては低抵抗も実現される。これにより、ＳｉＣなどを用いて導電層１を構成する場合よりもさらに、直列抵抗成分を大幅に小さくすることができ、ダイオードの順方向オン抵抗をより小さくすることができる。

なお、上述の禁制帯幅の要件を満たしていれば、第１層１ａと第２層１ｂはいずれも、全体として均一な組成を有していなくともよい。例えば、傾斜組成を有する態様であってもよい。あるいは、相異なる禁制帯幅を有するIII族窒化物を用いて積層形成される複数の層からなる層群が、第１層１ａや第２層１ｂに該当する態様であってもよい。

例えば、第２層１ｂは、少なくとも接合部７の近傍部分がＡｌ_１−ｘＧａ_ｘＮ（０≦ｘ≦１)なる組成のIII族窒化物を用いて数ｎｍ〜数十ｎｍ程度の厚みに構成されるのが好ましい。その場合、Ａｌ_１−ｘＧａ_ｘＮ（０≦ｘ≦１)なる組成のIII族窒化物による組成の異なる複数の層（すなわちｘの値が互いに異なる複数の層）が積層されてなる態様であってもよい。係る場合、例えばＳｉをドープしてなるｎ型導電層を含んでいてもよい。また、２次元電子ガスを効果的に生成させるという点からは、第１層１ａと隣接する部分をＡｌＮを用いて構成するのがより好ましい。

一方、第１層１ａは、少なくとも第２層１ｂと隣接する部分においては、Ｇａ_１−ｗＩｎ_ｗＮ（０≦ｗ≦１)なる組成式で表現されるIII族窒化物を用いて数百ｎｍ〜数μｍ程度の厚みに構成されることが好ましい。その場合、Ｇａ_１−ｗＩｎ_ｗＮ（０≦ｗ≦１)なる組成のIII族窒化物による組成の異なる複数の層（すなわちｗの値が互いに異なる複数の層）が積層されてなる態様であってもよい。係る場合、第１層１ａは、例えばＳｉをドープしてなるｎ型導電層を含んでいてもよい。

２次元電子ガスを効果的に生成させるという点からは、第１層１ａは、少なくとも第２層１ｂと隣接しない部分においては、ＧａＮを用いて構成されることが好ましい。ＧａＮはIII族窒化物の中でも特に結晶品質が良好であるので、その上に形成され導電を担う第１層１ａと第２層１ｂとの積層界面近傍部分の結晶性を良好なものとすることが可能となり、これにより、導通時の直列抵抗成分をより低減することができ、逆方向阻止時の漏れ電流をさらに低減させること、および絶縁破壊電圧の低下をより抑制することができる。

さらには、第１層１ａは、第２層１ｂと隣接する部分についても、ＧａＮを用いて構成されてなるのがより好ましい。これにより、導通時の直列抵抗成分のさらなる低減、逆方向阻止時の漏れ電流のさらなる低減、および絶縁破壊電圧の低下の一段の抑制が実現できる。係る場合、第１層１ａは、例えばＳｉをドープしてなるｎ型導電層を含んでいてもよい。

なお、上述のような積層構造を構成するIII族窒化物は、ウルツ鉱型結晶構造を有するものであるのが望ましい。さらには、積層面がウルツ鉱型結晶の（０００１）面に相当することが望ましい。このような構成を有する場合、結晶内部に発生するピエゾ分極効果、自発分極効果に起因して、効果的に２次元電子ガスが生成されることになり、このことも、半導体素子１０の直列抵抗成分の低減に寄与するからである。

＜ｐ型層＞
ｐ型層５ａは、上述のように、例えば、所定のIV族半導体にＢ（ボロン）などをアクセプタ元素としてドープすることで形成されてなるが、好ましくは、少なくとも接合部７の近傍における正孔濃度が１×１０^１９／ｃｍ^３以上であるように構成される。係る構成を有する場合、ｐ型層５ａ自体の比抵抗が低くなることに加えて、ｐ型層５ａと単位アノード電極５ｂとの間の接触抵抗を低減することができる。加えて、逆方向阻止時におけるｐ型層５ａへの空乏層の拡がりを抑制できるため、ｐ型層５ａを薄く形成することが可能となる。これらにより、ｐ型層５ａにおける順方向導通時の直列抵抗成分を低減することができる。係るｐ型層５ａは、Ｂのようなアクセプタ元素を１×１０^２０／ｃｍ^３以上の濃度で含むようにすることで、容易に実現することができる。

IV族半導体材料としては、例えば、Ｓｉ_１−ｚＧｅ_ｚ（０≦ｚ≦１）を用いることができる。このようなｐ型層５ａは、例えば、導電層１の上にＣＶＤ法、スパッタリング法、蒸着法などの種々の物理蒸着法や化学蒸着法などの公知の方法を用いてサブミクロンオーダーから数μｍ程度以下の厚みに積層形成することで、容易に実現される。なかでも、Ｓｉを用いるのが、層形成の制御性が高い点で好適である。係る場合、Ｓｉは多結晶であってもよい。

Ｓｉ_１−ｚＧｅ_ｚ（０≦ｚ≦１）は、Ａｌ_ｘＧａ_ｙＮ（ｘ＋ｙ＝１)なるIII族窒化物に比べ、狭い禁制帯幅を持つことから、導電層１の少なくとも接合部７の近傍をＡｌ_ｘＧａ_ｙＮ（ｘ＋ｙ＝１)なるIII族窒化物を用いて構成し、ｐ型層５ａの少なくとも接合部の近傍をＳｉ_１−ｚＧｅ_ｚ（０≦ｚ≦１）を用いて接合部７においてＰ−Ｎ接合を形成すると、Ｓｉ_１−ｚＧｅ_ｚ（０≦ｚ≦１）の価電子帯エネルギーの上端が、Ａｌ_ｘＧａ_ｙＮ（ｘ＋ｙ＝１)の価電子帯エネルギーの上端よりも大幅に高い状態を実現することができる。これにより、順方向導通時には、ｐ型層５ａから導電層１への正孔の注入が抑制されるため、半導体素子１０は、電子のみが導電を支配するキャリアとなるＰ−Ｎ接合型ダイオードとして機能することになる。係る半導体素子１０においては、導通時のキャリアが電子のみとなるので、遮断時の逆回復電流が極端に流れにくくなっている。すなわち、本実施の形態に係る半導体素子１０は、Ｐ−Ｎ接合型のダイオードでありながら、逆回復時間が短いという特徴を有してなる。さらに、逆方向阻止時においては、ｐ型層５ａに内在する電子密度が極めて少ないために、逆方向リーク電流が大幅に低減できるという効果が得られる。

＜電極パッド層＞
半導体素子１０においては、上述したように電極パッド層３が備わっているが、これは図３に示すように、それぞれの単位アノード電極５ｂの上端に接続されてなるものである。係る電極パッド層３は、例えばＡｌによって構成される。電極パッド層３により、個々の単位アノード電極５ｂは電気的に接続されてなる。これにより、電極パッド層３そのものもアノードとしての機能を有していることになる。換言すれば、電極パッド層３の下側主面に複数の単位アノード電極５ｂを設けたものが、半導体素子１０のアノードであるともいえる。なお、それぞれの単位アノード電極５ｂが電気的に接続されていれば、必ずしも電極パッド層３を設けなくとも、横型ダイオードとしての作用効果を奏することは可能であるが、電極パッド層３を有することにより、チップ面積を余分に大きくせずとも、半導体素子１０の実装を容易にすることができるという効果が得られる。

本実施の形態に係る半導体素子１０において、逆方向阻止時に本来的には最も電界集中しやすい箇所は、Ｐ−Ｎ接合が形成されてなる接合部７であるが、絶縁保護層６を介して上部に電極パッド層３が備わる構造を有することにより、係る接合部７における電界集中が緩和されるという効果を得ることができる。これは、逆方向阻止時の破壊電圧を向上に資するものである。

以上、説明したように、本実施の形態によれば、Ｐ−Ｎ接合型の横型ダイオードとして機能する半導体素子であって、逆方向阻止時に（１）漏れ電流が少なくかつ（２）絶縁破壊電圧が高く、（３）順方向導通時の出力電流が大きく、（４）遮断時の逆回復時間が短く、さらには、（５）せん頭サージ電流値が高い半導体素子を得ることができる。

＜第２の実施の形態＞
第１の実施の形態は、単位アノード部５ｕをｐ型層５ａと単位アノード電極５ｂとの積層構成とすることで、導電層１とｐ型層５ａとの間でＰ−Ｎ接合を形成し、半導体素子１０をＰ−Ｎ接合型の横型ダイオードとして機能させる態様を示しているが、横型ダイオードの態様はＰ−Ｎ接合型に限定されるものではない。本実施の形態においては、半導体素子１０がショットキー接合型の横型ダイオードとして機能する場合について説明する。

具体的には、図２や図３に示した単位アノード部５ｕのそれぞれを、図４に示したようにｐ型層５ａと単位アノード電極５ｂとの積層構造として形成するのに代えて、単位アノード部５ｕ全体を、所定の金属によって導電層１との間でショットキー接合を有するように形成することで、ショットキー接合型の横型ダイオード構造は実現される。このような単位アノード部５ｕは、例えばＮｉによって形成することができる。

このようなショットキー接合型の構造を有する半導体素子１０は、電流立ち上がり時の電圧が小さいという特徴を有するほか、原理的に逆電流が流れない構造であるので逆回復時間は極端に短いという特徴を有してなる。

また、横型ダイオード構造を有することにより、III族窒化物単結晶基板に比べてマクロ欠陥が少なく、比較的大面積に渡って均質で、純度が高いエピタキシャル膜を所定の基材上に形成し、これを導電層１として用いることができるので、ショットキー接合型でありながら、III族窒化物単結晶基板が必要な縦型ダイオード構造を有するものよりも漏れ電流が小さいダイオードを実現することができる。

また、他の各部の配置構成は上述の第１の実施の形態と同じであるので、係る配置構成に基づいて得られる効果は、ショットキー接合型の構造を有する場合であっても同様に得られるものである。具体的にいうと、例えば、導電層１をIII族窒化物を用いて構成する場合の効果、なかでも特に積層構造を取る場合の２次元電子ガスに係る効果は、第１の実施の形態と同様である。また、電極パッド層３が備えることで、ショットキー接合が形成されてなる接合部７への電界集中は、緩和されてなる。

以上、本実施の形態によれば、ショットキー接合型の横型ダイオードであって特性の優れたものを実現することができる。

＜第３の実施の形態＞
本実施の形態においては、半導体素子１０が、Ｐ−Ｎ接合とショットキー接合とが複合形成されてなる横型ダイオード構造を有する態様について説明する。図６は、本実施の形態における、単位アノード部５ｕの構造を説明するための図である。図２や図３に示した単位アノード部５ｕのそれぞれを、図４に示したように形成するのに代えて、図６に示すに形成することで、係る複合形成型の横型ダイオード構造は実現される。

具体的には、単位アノード電極部５ｕを、ｐ型層５ｃと、単位アノード電極５ｄとで構成するようにする。ｐ型層５ｃは、接合部７ａにおいて導電層１の上に接合形成されてなる。ｐ型層５ｃは、第１の実施の形態に係るｐ型層５ａと同様に形成される、正孔を多数キャリアとするよう構成されてなるｐ型の半導体層である。単位アノード電極５ｄは、第１の実施の形態に係る単位アノード電極５ｂと同様にｐ型層５ｃと電極パッド層３との間に位置するように設けられるだけでなく、それ自体が接合部７ｂにおいて直接に導電層１とショットキー接合されるように設けられてなる。単位アノード電極５ｂは、半導体素子においてアノードとして機能する。単位アノード部５ｕは、第１の実施の形態と同様の手法で形成可能である。

これにより、接合部７ａにおいては導電層１とｐ型層５ｃとの間でＰ−Ｎ接合が形成されてなり、接合部７ｂにおいては導電層１と単位アノード電極５ｄとの間でショットキー接合が形成されてなることになる。すなわち、半導体素子１０においては、Ｐ−Ｎ接合とショットキー接合とが複合した構造が実現されていることになる。ゆえに、低電圧導通時にはショットキー接合を経て電流が流れ、高電圧導通時にはＰ−Ｎ接合を経てキャリア注入による電流が流れることになる。前者は、電流立ち上がり時の電圧を小さくすることに寄与しており、後者は、低いオン電圧での動作の確保に寄与している。

また逆方向阻止時に関しては、Ｐ−Ｎ接合の側で電流を阻止することになるので、高い絶縁破壊電圧を確保される。

なお、他の各部の配置構成は上述の第１の実施の形態と同じであるので、係る配置構成に基づいて得られる効果もやはり同様である。

以上、説明したように、本実施の形態によれば、横型ダイオード構造を有する半導体素子をＰ−Ｎ接合とショットキー接合とが複合してなる構造とすることで、第１の実施の形態に係るＰ−Ｎ接合型の半導体素子が有する効果に加えて、ショットキー接合に由来する効果も併せて得ることができる。これにより、さらに特性の優れた半導体素子が実現できる。

（実施例１）
本実施例においては、第１の実施の形態に係る半導体素子１０を作製し、その特性を評価した。なお、導電層１は、図５に示す態様のものとした。また、１チップあたりに単位アノード部５ｕと単位カソード電極２ｕとが２０組集積されるように作製した。

まず、単結晶ＳｉＣ基板上に、ＭＯＣＶＤ法を用いて、膜厚３００ｎｍのＡｌＮからなるバッファ層を介して、第１層１ａとして膜厚３μｍのＧａＮ層を形成し、さらに第２層１ｂとして膜厚２０ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ層を形成した。この時点における導電層１の電気特性を、ホール係数測定を用いて評価したところ、２次元電子濃度が約１×１０^１３／ｃｍ^２、電子移動度が約１４００ｃｍ^２／Ｖｓ、シート抵抗が約４５０Ω／ｓｑであった。Ｘ線回折測定を行った結果、ウルツ鉱型結晶が順次にｃ軸方向に成長していることが確認された。

次に、フォトリソグラフィと真空蒸着法により、カソード部２として、Ｔｉ／Ａｌからなる金属層を、図２および図３に示す形状に、つまりは、くり抜き領域４にそれぞれの単位アノード部５ｕが位置するように形成した。単位カソード電極２ｕの幅ｗ２は１０μｍとした。その後、窒素中の加熱処理により、金属―半導体層界面にアロイ層を形成した。これにより、単位カソード電極２を得た。

さらに、フォトリソグラフィと減圧ＣＶＤ法を用いて、ｐ型層５ａとして、正孔濃度が５×１０^１９／ｃｍ^３以上となるようにアクセプタ元素として約２×１０^２０／ｃｍ^３のボロンをドープしたＳｉ層を０．５μｍの厚みに形成した。ｐ型層５ａは、図２のような平面視で単位アノード部５ｕの長辺となる長さＬが１ｍｍ、短辺となる幅ｗ５が１０μｍの長方形状に、かつ単位アノード部５ｕと単位カソード電極２ｕとの距離が等間隔に２０μｍとなるように形成した。

また、Ｓｉ層の表面に、真空蒸着法によりＡｌ層を形成し、その後、窒素中で加熱して、金属―半導体層界面にアロイ層を形成した。これにより、単位アノード電極５ｂを得た。

その後、ＳｉＮにて単位アノード電極５ｂとの導通のためのコンタクトホールを有する態様にて絶縁保護層６を形成し、Ａｌにて電極パッド層３を５μｍの厚みに形成した。

最後に、チップ形状が平面視で１辺２ｍｍの正方形となるように切断加工を行い、得られたチップを所定のパッケージに実装することによって半導体素子１０を得た。

作製した半導体素子１０について、逆方向阻止時の漏れ電流、逆方向阻止耐圧（絶縁破壊電圧）、順方向出力電流、逆回復時間、せん頭サージ電流、および順電流が１０Ａ時および１Ａ時のオン電圧を測定した。

（実施例２）
単位アノード部５ｕをＮｉ層で形成することとしたほかは、実施例１と同様の処理を行い、第２の実施の形態に係る半導体素子を得た。

作製した半導体素子１０について、逆方向阻止時の漏れ電流、逆方向阻止耐圧（絶縁破壊電圧）、順方向出力電流、逆回復時間、せん頭サージ電流、および順電流が１０Ａ時および１Ａ時のオン電圧を測定した。

（実施例３）
導電層１が第１層１ａと第２層１ｂとから構成され、さらに第２層１ｂが２層構造を有するものとしたほかは、実施例１と同様に半導体素子１０を作製した。具体的には、単結晶ＳｉＣ基板上に、ＭＯＣＶＤ法を用いて、膜厚３００ｎｍのＡｌＮからなるバッファ層を介して、第１層１ａとして膜厚３μｍのＧａＮ層を形成し、続いて、第２層１ｂとして膜厚１ｎｍのＡｌＮと膜厚２０ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ層とを形成することで、導電層１を得た。この時点における導電層１の電気特性を、ホール係数測定を用いて評価したところ、２次元電子濃度が約１。１×１０^１３／ｃｍ^２、電子移動度が約２２００ｃｍ^２／Ｖｓ、シート抵抗が約２６０Ω／ｓｑであった。Ｘ線回折測定を行った結果、ウルツ鉱型結晶が順次にｃ軸方向に成長していることが確認された。

得られた半導体素子１０について、逆方向阻止時の漏れ電流、逆方向阻止耐圧（絶縁破壊電圧）、順方向出力電流、逆回復時間、せん頭サージ電流、および順電流が１０Ａ時および１Ａ時のオン電圧を測定した。

（実施例４）
導電層１が第１層１ａと第２層１ｂとから構成され、さらに第１層１ａが２層構造を有するものとしたほかは、実施例１と同様に半導体素子１０を作製した。具体的には、単結晶ＳｉＣ基板上に、膜厚３００ｎｍのＡｌＮからなるバッファ層を介して、ＭＯＣＶＤ法を用いて、第１層１ａとして膜厚３μｍのＧａＮ層と膜厚２０ｎｍのＩｎ_０．０５Ｇａ_０．９５Ｎとを形成し、さらに第２層１ｂとして膜厚２０ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ層を形成することで、導電層１を得た。この時点における導電層１の電気特性を、ホール係数測定を用いて評価したところ、２次元電子濃度が約１．４×１０^１３／ｃｍ^２、電子移動度が約８００ｃｍ^２／Ｖｓ、シート抵抗が約５６０Ω／ｓｑ．であった。Ｘ線回折測定を行った結果、ウルツ鉱型結晶が順次にｃ軸方向に成長していることが確認された。

得られた半導体素子１０について、逆方向阻止時の漏れ電流、逆方向阻止耐圧（絶縁破壊電圧）、順方向出力電流、逆回復時間、せん頭サージ電流、および順電流が１０Ａ時および１Ａ時のオン電圧を測定した。

（比較例）
比較例として、ショットキー接合型の縦型ダイオードを作製した。図７は、係る縦型ダイオード素子２００の構成を示す図である。

まず、厚みが３００μｍで、電子濃度が１×１０^１８／ｃｍ^３となるｎ型のＧａＮ基板２０１ａを用意した。その上に、ＭＯＣＶＤ法を用い、電子濃度が１×１０^１６／ｃｍ^３となるＧａＮ膜２０１ｂを５μｍの厚みに形成することによって、ｎ型の半導体層であるｎ型層２０１を得た。

次に、ＧａＮ膜２０１ｂの表面の一部にＭｇをイオン注入し、続いて加熱処理によってＭｇ活性化処理を施すことによって、正孔濃度が１×１０^１８／ｃｍ^３となるｐ型ＧａＮからなる電界制限リング２０９を形成した。

続いて、ＧａＮ基板２０１ａの裏面（Ｓｉ層を形成した面と反対の面）には、Ｔｉ／Ａｌからなる金属層を真空蒸着法により形成した。その後、窒素中で加熱することにより、金属層―半導体層界面にアロイ層を形成した。これにより、カソード電極２０４が得られた。

さらに、アノード電極２１１として、Ｎｉからなる金属層を、ｎ型層２０１の上に平面視で直径１ｍｍの円形状となるように、真空蒸着法により形成した。また、ＳｉＮからなる図示しない絶縁保護膜を、金属電極のみが露出するような構成で形成した。

最後に、チップ形状が平面視で１辺２ｍｍの正方形となるように、かつ、平面視でアノード電極２１１の中心とチップの中心とが一致するように、切断加工を行い、得られたチップを所定のパッケージに実装することによって縦型ダイオード素子２００を得た。

作製した縦型ダイオード素子２００について、逆方向阻止時の漏れ電流、逆方向阻止耐圧（絶縁破壊電圧）、順方向出力電流、逆回復時間、せん頭サージ電流、および順電流が１０Ａ時および１Ａ時のオン電圧を測定した。

（実施例と比較例の比較）
図８は、上述の実施例１ないし実施例４、および比較例において測定した逆方向阻止時の漏れ電流、逆方向阻止耐圧（絶縁破壊電圧）、順方向出力電流、逆回復時間、せん頭サージ電流、および順電流が１０Ａ時および１Ａ時のオン電圧の値を一覧にして示す図である。

図８から分かるように、Ｐ−Ｎ接合型の横型ダイオード構造を有する半導体素子を作製した実施例１、実施例３および実施例４のいずれにおいても、逆方向阻止においては比較例より漏れ電流が著しく少なくかつ高い絶縁破壊電圧を有しており、順方向導通時における出力電流も大きく、せん頭サージ電流値がきわめて高いことに加えて、従来のＰ−Ｎ接合型の素子では実現が困難であった、逆回復時間が０という結果が得られている。

一方、ショットキー接合型の横型ダイオード構造を有する半導体素子を作製した実施例２においては、逆方向阻止時の漏れ電流について、比較例よりも十分に小さい値が得られている。また、他の結果についても比較例同等あるいは比較例よりも優れた結果が得られている。

以上、具体例を挙げながら、本発明を発明の実施の形態に基づいて詳細に説明したが、本発明は上記発明の実施の形態に限定されるものではなく、本発明の範疇を逸脱しない範囲であらゆる変更や変形が可能である。例えば、本発明におけるカソード電極は、半導体層と金属電極によるオーム性接触により得られるが、オーム性接触の接触抵抗低減を目的として、イオン注入や外部拡散などの方法により半導体層へ局所的に不純物ドープした構造、不純物ドープした半導体層またはその積層構造などを挿入した構造、あるいは局所的にエッチング加工を施した構造、などを含むことができる。

また、エピタキシャル基板の反り低減や、窒化物膜の結晶性向上を目的として、エピタキシャル基板とIII族窒化物層群との間、または、III族窒化物層内に中間層としてバッファ層やひずみ超格子などの多層積層膜を挿入することもできる。

１ 導電層
２ カソード部
２ｕ 単位カソード電極
３ 電極パッド層
４ （カソード部の）くり抜き領域
５ アノード部
５ａ、５ｃ ｐ型層
５ｂ、５ｄ 単位アノード電極
５ｕ 単位アノード電極部
６ 絶縁保護層
７、７ａ （Ｐ−Ｎ接合の）接合部
７ｂ ショットキー接合の接合部
１０ 半導体素子
ｗ 単位カソード電極と単位アノード部との間隔
ｗ２ 単位カソード電極の幅
ｗ５ 単位アノード部の幅

Claims (17)

1. 半導体素子であって、
   III族窒化物材料を用いて電子を多数キャリアとするように構成されてなる第１半導体層と、
   前記半導体素子においてアノードとして作用し、
   前記第１半導体層の一方の主面上に接合形成されてなり、それぞれが電気的に接続されてなる複数の単位アノード部、
   を有するアノード部と、
   前記半導体素子においてカソードとして作用し、
   前記主面上に接合形成されてなり、それぞれが電気的に接続されてなる複数の単位カソード電極、
   を有するカソード部と、
   を備え、
   前記カソード部は、互いに略平行な複数のくり抜き領域を有しつつ前記主面上の略全面に設けられてなり、前記複数のくり抜き領域のそれぞれの境界部分が前記単位カソード部とされており、かつ、前記複数のくり抜き領域のそれぞれに前記複数の単位アノード部が設けられており、これによって、前記主面上においては、前記複数の単位アノード部のそれぞれと前記複数の単位カソード電極のそれぞれとが交互に配置された電極列が形成されてなり、
   前記複数の単位アノード部のそれぞれの、少なくとも前記第１半導体層と接合する部分が、所定の半導体材料を用いて正孔を多数キャリアとするように構成されてなる第２半導体層であり、
   前記第１半導体層と前記第２半導体層との接合部においてはＰ−Ｎ接合が形成されてなる、
   ことを特徴とする半導体素子。
2. 請求項１に記載の半導体素子であって、
   前記第１半導体層が、第１と第２の窒化物層を積層することにより形成されてなり、
   前記第１と第２の窒化物層が、Ａｌ_{１−ｘ−ｙ}Ｇａ_ｘＩｎ_ｙＮ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成式で表現されるIII族窒化物を用いて、少なくとも前記第１と第２の窒化物層の隣接部分においては前記第１と第２の窒化物層を構成するIII族窒化物の禁制帯幅が相異なるように構成されてなる、
   ことを特徴とする半導体素子。
3. 請求項２に記載の半導体素子であって、
   前記第１と第２の窒化物層は所定の単結晶基材の上にエピタキシャル形成されてなる、
   ことを特徴とする半導体素子。
4. 請求項２または請求項３に記載の半導体素子であって、
   前記第１半導体層は前記第２の窒化物層の主面上に前記複数の単位アノード部が接合形成されるように形成されてなり、
   少なくとも前記第１と第２の窒化物層の隣接部分においては、前記第２の窒化物層を構成するIII族窒化物の禁制帯幅よりも前記第１の窒化物層を構成するIII族窒化物の禁制帯幅の方が狭い、
   ことを特徴とする半導体素子。
5. 請求項４に記載の半導体素子であって、
   前記第２の窒化物層がＡｌ_１−ｘＧａ_ｘＮ（０≦ｘ≦１)なる組成式で表現されるIII族窒化物を用いて構成されてなる、
   ことを特徴とする半導体素子。
6. 請求項５に記載の半導体素子であって、
   前記第２の窒化物層が、少なくとも前記第１の窒化物層と隣接する部分においてはＡｌＮを用いて構成されてなる、
   ことを特徴とする半導体素子。
7. 請求項４ないし請求項６のいずれかに記載の半導体素子であって、
   前記第１の窒化物層が、少なくとも前記第２の窒化物層と隣接する部分においてはＧａ_１−ｗＩｎ_ｗＮ（０≦ｗ≦１)なる組成式で表現されるIII族窒化物を用いて構成されてなる、
   ことを特徴とする半導体素子。
8. 請求項７に記載の半導体素子であって、
   前記第１の窒化物層が、少なくとも前記第２の窒化物層と隣接しない部分においてはＧａＮを用いて構成されてなる、
   ことを特徴とする半導体素子。
9. 請求項８に記載の半導体素子であって、
   前記第１の窒化物層がＧａＮを用いて構成されてなる、
   ことを特徴とする半導体素子。
10. 請求項４ないし請求項９のいずれかに記載の半導体素子であって、
    前記第１と第２の窒化物層のそれぞれが、ウルツ鉱型構造を有するIII族窒化物を用いて（０００１）面を主面として形成されてなる、
    ことを特徴とする半導体素子。
11. 請求項１に記載の半導体素子であって、
    前記第１半導体層のうち、少なくとも前記アノード部と接合される部分が、Ａｌ_１−ｘＧａ_ｘＮ（０≦ｘ≦１)なる組成式で表現されるIII族窒化物を用いて構成される、
    ことを特徴とする半導体素子。
12. 請求項１ないし請求項１１のいずれかに記載の半導体素子であって、
    前記第２半導体層の正孔濃度が、少なくとも前記第１半導体層と接合される部分においては１×１０^１９／ｃｍ^３以上である、
    ことを特徴とする半導体素子。
13. 請求項１ないし請求項１２のいずれかに記載の半導体素子であって、
    前記第２半導体層のアクセプタ濃度が、少なくとも前記第１半導体層と接合される部分においては２×１０^２０／ｃｍ^３以上である、
    ことを特徴とする半導体素子。
14. 請求項１２または請求項１３に記載の半導体素子であって、
    前記所定の半導体材料が、IV族半導体である、
    ことを特徴とする半導体素子。
15. 請求項１４に記載の半導体素子であって、
    前記所定の半導体材料が、少なくとも前記第１半導体層と接合される部分においてはＳｉ_１−ｚＧｅ_ｚ（０≦ｚ≦１）である、
    ことを特徴とする半導体素子。
16. 請求項１５に記載の半導体素子であって、
    前記所定の半導体材料が、少なくとも前記第１半導体層と接合される部分においてはＳｉである、
    ことを特徴とする半導体素子。
17. 請求項１ないし請求項１６のいずれかに記載の半導体素子であって、
    前記複数の単位アノード部と前記複数の単位カソード電極とを被覆するように前記電極列全体の上面に設けられてなり、前記アノード部と前記カソード電極部とを絶縁する絶縁層、
    をさらに備えるとともに、
    前記アノード部が、前記絶縁層の上に形成され、前記絶縁層に設けた導通部を介して前記複数の単位アノード部と導通接続されてなる金属層を有する、
    ことを特徴とする半導体素子。

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