JPS58170070A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高速動作可能な電界効果トランジスタに関する
ものである。

従来、高速動作をめざしたトランジスタ素子として、大
きな易動度を有するＧ　ａ　Ａ　ＪＦ結晶を用い。

ノンドープＧ　ａ　Ａ　ｚとル形Ａ　Ｉ　Ｇ　ａ　Ａ　
＃とのへテロ構造結晶のへテロ接合界面に電萄蓄積層を
形成してこれを活性領域としたトランジスタが提案され
ている。しかし、この素子では化学的に極めて不安定な
Ａｔ元素が含まれているため、素子自体の劣化性、安定
性、長寿命化、信頼性など半導体装置（＝おける基本的
かつ重要な点Ｃ：問題を残している。

また、この素子を基本素子とする集積回路を構成するた
めには、ノンドープのＧ＠Ａｅ活性層を半絶縁性ＧｇＡ
＃基板近傍までエツテングしなければならないが、ノン
ドープＧ＠Ａ＃と半絶縁性ＧＩｌｌＡ＃とはホ篭接合で
あり且つノンドープＧａＡｓ層の厚さは一般（：０．８
μ罵程度と非常Ｃ；薄いため、素子製造プロセスの観点
からそのメチエツチング加工が難しいという欠点もある
。更に、低温で大きな易動度ｖＭするＧ＠Ａ＃も、室温
では結晶中のフォノンとの衝突による散乱のため期待さ
れるほどの高速化が望めない（室温でのＧｇＡａ電界効
果トランジスタの速度は、Ｓｉバイポーラトランジスタ
の高々２倍程度である）。また、絶縁グーＦ電界効果ト
ランジスタでは、ゲート材料として一般にＳｉｎ。

やＳｉ、Ｎ、などの誘電体膜が使われていたが、これが
誘起する界面単位や歪みが、素子自体の安定性、信頼性
等の全体的な性能を向上させる上の障害となっていた。

本発明はこのような従来の欠点を改善したものであり、
その目的は、室温での易動度がＧａＡｐよりも大きイＧ
ｕｓｈ　、　ＧＩＩＯ０？ｌＩ　Ｉｎｏ、０２　Ｓ　ｂ
またはＩｎｃｈを電界効果トランジスタの活性領域とし
、ゲート材料としてこれらＣ：格子整合するＺｎＴ−ま
たはＣｄＴａを用いることにより、性能の優れた電界効
果トランジスタを提供することにある。以下実施例につ
いて詳細に説明する。

第１図は本発明実施例の要部素子断面図であり。

１はＺｎＴａ基板、２は絡形Ｇａ５ｈ層、５はｐ形Ｚｎ
Ｔａ層、４はソース電極、５はゲート電極、６はドレイ
ン電極である。

本実施例の電界効果トランジスタは、第１図に１　　　
　示すように、ＺｎＴｅ基板１上に活性領域となるｎ形
ＧｔｘＳ　ｂ層２を形成し、その上にＰ形ＺｎＴａ層３
を介してゲート電橋５及び該ゲート電極５両側の詐形Ｇ
　ａ　Ｓ　４層２上にソース電極４とドレイン電極５を
それぞれ形成したＰ偽接合形電界効果トランジスタであ
る。ここで、Ｐ形２％７’ｇ層３の厚さは、ゲート電界
を効率良く活性領域（ｎ形Ｇｕｓｈ層２）に伝わらせる
ために１μ罵以下とする。また、トランジスタの性能向
上及び集積化を容易礪：するため（二は、Ｚ％Ｔ−基板
１は半絶縁性とするのが良い。

一般（ニトランジスタの高速動作を期待するには、活性
層の形成される半導体層の電荷易動度が大きいほど好ま
しいことになる。この易動度は、一般に電荷の有効質量
と禁制帯幅に反比例する。本実施例におけるＧａ５ｈは
、ＧａＡｚよりも有効質量。

禁制帯幅が小さいため高速トランジスタ用の半導体Ｃ：
適する。しかし、禁制帯幅が小さすぎるため、ゲート用
のショットキー接合を形成することは著しく困難である
。そこで、本実施例ではｐ％接合形とし、後述する実施
例では、絶縁ゲート形として高速動作な電界効果トラン
ジスタを実現したものである。また、第１図から明らか
なように、ＺｎＴａ基板１とル形ＧａＡｚ層２とはへテ
ロ構造（二なっているため、選択エツチングが可能であ
り、素子分離のためのエツチング加工が容易となる。

なお、Ｇａ５ｈの格子定数”＋　ハｇｔ　−６，０９６
Ａ　、　ＺｎＴ　ａの格子定数α宜はα、−６，１ｏ３
ｆｆｉであるので、ＺｎＴａ基板１．Ｆ形ＺルＴ一層３
と絡形Ｇａ５ｈ層２との格子不整合率４７へαは、 △”／’＝（”鵞　　　”ｓ）／”＋＝０．００１２（
０，１２％）　　　　・　　（１）である。そこで、格
子整合を完全にとるために、Ｇａ５ｈの代りにこれとほ
ぼ同様の性質を有するＧａ　ｏ、ｒＢ４１ｎ（３，６２
３ｈを使用すれば良い。なお、活性領域に使用すＺ）　
Ｇａｓ　ｈ　ｌ）　ルイハにａＱ、９８１ｎｏ、ｏｔｓ
ｂ　カａｌｉ純度であればあるほど素子の動作特性の高
速化が期待される。

第２図は本発明の別の実施例の要部素子断面図であり、
第１図と同一符号は同一部分を示し、７はＳ’０＊　＊
　Ｓ’ａＮ＊　＊　Ａ’＊Ｏｓ　等（Ｄ　Ｈ電体ＦＩＩ
４　’ｔ”　アル。この実施例は、活性領域となるｎ形
Ｇａ５ｈ層２上にＰ形Ｚ％Ｔ一層３及び誘電体膜７を介
してゲート電極５を形成し、絶縁ゲート形のゲート構造
としたものである。このような構造に依れば、ｐ形Ｚｎ
Ｔａ層Ｓと誘電体膜７との界面に歪みが発生したり、界
面単位が生じても、それらの素子の心臓部である活性領
域（ｎ形Ｇａ５ｈ層２）に何らかの影響を及ぼさない。

その為、素子特性の高性能化と安定性、信頼性の改善を
はかることが可能となる。

以上の実施例は、　ＺｎＴａ基板とＰ形２％ｒｅ層に挾
まれた亀形Ｇｕｓｋあるいは４形Ｇα。、９１１１”。

、。２Ｓｈを活性領域とした電界効果トランジスタにつ
いて説明したが、第１図及び第２図において、ＺｎＴａ
基板１をＣｃＬＴａ基板、筒形Ｇ＠ｓｈ層２を５形１ｒ
ＳＡ層、Ｐ形１１ｎＴａ層３をＰ形ＣｅｔＴ一層に置き
換えても良い。即ち、Ｉｎ５ｈも室温での電子易動度が
１００−０００　ｃａｎ”／　Ｖ−ｓａｃ程度と非常に
大きいので高速動作が可能となる。また、Ｉｎｄｌｋの
格子定数はるから、これらはほぼ完全ミニ格子整合がと
れる。

ＣｄＴ−基板は前述した理由と同様の理由により半絶縁
性基板の方が望ましい。なお、本発明に係る電界効果ト
ランジスタは従来のＧ　ａ　Ａ　ｊ系電界効果トランジ
スタとほぼ同様のプロセスで製造することができる。

以上説明したよう６：、本発明は、　ｊ；ｌｎＴｇ基板
とＰ形ＺｎＴ一層４：挾まれた鼻形Ｇａ５ｈ　Ｆａｉは
ＧＩＸＯ，？ＩＩ”０．０２ｓｈ層、又は、ＣｄＴｇ基
板とｐ　＠　ＣｄＴ一層Ｃ二挾まれた算形Ｉｎｃｈ層を
活性領域としたものであり、Ｇ＠ｓｈやＩ％ｓｂが大き
な易動度を有することから室温での高速動作が可能とな
る。また、基板と活性層とかへテロ構造Ｃ；なっている
ため、選択エツチングの適用ζ；より素子間分離のため
のエツチング加工が容易となる。更シー、ＺｎＴ−基板
及びＣｒＬＴ−基板は比較的誘電率の小さい材料なので
、半絶縁性基板の使用！二よりこれらトランジスタを基
本素子とする集積回路の製作４：も適している。

【図面の簡単な説明】

第１図及び１１２図は本発明のそれぞれ異なる実施例の
要部素子断面図である。 １　　　１ハＺｎＴ−基板、２は鼻形Ｇａ５ｈ層、３は
Ｐ形；ｌ；ｎＴａ層、４はソース電極、５はゲート電極
、６はドレイン電極、７は誘電体膜である。 第１図 第２図 ３３

Claims (2)

【特許請求の範囲】
1. （１）　　ソース電極、ドレイン電極及びゲート電極を
   有する電界効果トランジスタにおいて、ＺルＴ＃基板と
   ｐ形Ｚ％Ｔ＃層に挾まれた蕗形ＧｅＬｓｈ層あるいはＧ
   ａｏ、ｖｓ　ｌ５−ｏ、ｏｚ　８４　ＩＩ　ｋ活性領域
   としたことを特徴とする電界効果トランジスタ。
2. （２）　　ソース電極、ドレイン電極及゛びゲート電極
   を有する電界効果トランジスタにおいて、　ＣｄＴａ基
   板とＰ形ＣｔＬＴａ層に挾まれたＩｎ８４層を活性領域
   としたことを特徴とする電界効果トランジスタ。