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CN104269434B - 一种高电子迁移率晶体管 - Google Patents

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Abstract

本发明公开了一种高电子迁移率晶体管，包括衬底，位于所述衬底上的沟道层，位于所述沟道层上的势垒层，位于所述势垒层上的源极、漏极、以及位于源极和漏极之间的肖特基栅极，以及位于所述势垒层上肖特基栅极和漏极之间的至少一个半导体场限环。本发明能够调节势垒层与沟道层界面的二维电子气浓度，有效改善电场在栅极边缘的集中效应，提高高电子迁移率晶体管的击穿电压。

Description

一种高电子迁移率晶体管
技术领域
本发明涉及半导体技术领域，尤其涉及一种高电子迁移率晶体管。
背景技术
GaN基高电子迁移率晶体管(High Electron Mobility Transistor，简称HEMT)具有高二维电子气浓度(Two Dimensional Electron Gas，简称2DEG)和大击穿电压，从而获得了科研机构和企业的广泛关注。在保持低导通电阻的情况下，使击穿电压尽可能的高是目前GaN基HEMT研究的最大的挑战之一。
GaN HEMT器件通常为平面型结构，当HEMT处于关断状态时，栅极施加负偏压，漏极施加正偏压，源极接地，会导致电场线聚集在栅极靠近漏极一侧的边缘处，形成电场尖峰。当栅极和漏极施加的电压逐渐增加时，会导致栅极边缘处的电场尖峰进一步增加，当高于GaN的临界击穿电场强度时，器件就会在此处被击穿。
场限环技术是目前功率器件中普遍采用的一种终端技术。对于Si PN结或肖特基结来说，当主结所加的反向电压还低于击穿电压时，主结的空间电荷区已经扩展到了场限环结，于是发生穿通。在穿通之后，环结的电位提高，如果进一步增加反压，空间电荷区将在环结附件展开，所增加的电压将由环结承担，这样环结就相当于一个分压器。因此，常采用场限环技术来提高半导体器件的击穿电压。
对于GaN HEMT器件，传统Si半导体场限环技术在其中的应用有较大的困难。主要是由于P型GaN的掺杂较为困难，Si集成电路中的离子注入工艺会对GaN的晶体结构有很大的损伤，且需要高温高压激活，工艺难度大，所以GaN P型掺杂一般是在材料生长时完成。为了在GaN HEMT中获得Si PN结中类似的半导体场限环结构，需先对AlGaN势垒层进行刻蚀，在刻蚀的沟槽中重新生长P型GaN，并且要严格控制GaN生长的极性与晶体质量，对工艺的要求非常高。同时，GaN的p型掺杂一般采用Mg，而Mg的活化能高，造成掺杂效率低，空穴浓度不高，且Mg具有严重的记忆效应，向势垒层中扩散也会降低器件的性能。因此，传统的场限环结构与工艺在GaN基HEMT中应用的难度较大。
发明内容
有鉴于此，本发明提出了一种高电子迁移率晶体管，以降低场限环技术在高电子迁移率晶体管中的应用难度，提升其击穿电压。
本发明实施例提供了一种高电子迁移率晶体管，包括：
衬底；
位于所述衬底上的沟道层；
位于所述沟道层上的势垒层；
位于所述势垒层上的源极、漏极、以及位于源极和漏极之间的肖特基栅极；以及
位于所述势垒层上肖特基栅极和漏极之间的至少一个半导体场限环。
进一步地，所述至少一个半导体场限环与所述势垒层之间存在压电效应，且所述至少一个半导体场限环表面态对费米能级具有钉扎作用，所述至少一个半导体场限环用于部分消耗所述沟道层和势垒层界面处形成的二维电子气。
进一步地，所述至少一个半导体场限环为成分均匀的结构，或者，
所述至少一个半导体场限环的每一层中金属元素的含量从所述半导体场限环与所述势垒层接触的界面处到半导体场限环表面逐渐变化。
进一步地，所述半导体场限环的数目为至少两个，通过调节所述至少两个半导体场限环之间的距离使得工作时每个所述半导体场限环上的电场强度相同。
进一步地，所述半导体场限环的数目为至少两个，所述至少两个半导体场限环中组分均匀且相同，所述至少两个半导体场限环的厚度从靠近肖特基栅极到靠近漏极逐渐减小；或者，
所述半导体场限环的数目为至少两个，所述至少两个半导体场限环根据其组分含量分为若干层，所述至少两个半导体场限环的厚度从靠近肖特基栅极到靠近漏极逐渐减少位于最上面的一层，形成阶梯状的场限环结构。
进一步地，所述势垒层和所述半导体场限环的材料为III-V族化合物的半导体材料。
进一步地，所述沟道层的材料为GaN，所述势垒层的材料为AlGaN，所述半导体场限环的材料为AlGaN、n型GaN或p型GaN中的任意一种，或者所述沟道层的材料为GaN，所述势垒层的材料为InAlN，所述半导体场限环的材料为InAlN、n型GaN或p型GaN中的任意一种。
进一步地，当所述半导体场限环的材料为AlGaN时，从所述半导体场限环与所述势垒层接触的界面处到半导体场限环表面所述半导体场限环中Al元素的含量逐渐变小，Ga元素的含量逐渐变大；或者
当所述半导体场限环的材料为InAlN时，从所述半导体场限环与所述势垒层接触的界面处到半导体场限环表面所述半导体场限环中Al元素的含量逐渐变小，In元素的含量逐渐变大。
进一步地，所述势垒层的材料和所述半导体场限环的材料均为AlGaN时，所述AlGaN势垒层中Al元素的含量大于AlGaN半导体场限环中Al元素的最大含量；或者
所述势垒层的材料和所述半导体场限环的材料均为InAlN时，所述InAlN势垒层中Al元素的含量大于InAlN半导体场限环中Al元素的最大含量。
进一步地，所述半导体器件还包括位于所述源极、漏极、肖特基栅极、至少一个半导体场限环以及势垒层表面的钝化层。
进一步地，所述钝化层的材料为SiNx、SiO2、AlN或Al2O3中的任意一种或任意多种的组合。
本发明实施例提供的高电子迁移率晶体管，通过在衬底上形成沟道层，在沟道层上形成势垒层，在势垒层上形成源极、漏极以及位于源极和漏极之间的肖特基栅极，在势垒层上的肖特基栅极和漏极之间形成至少一个半导体场限环，从而能够来调节势垒层与沟道层界面的二维电子气浓度，有效改善电场在栅极边缘的集中效应，提高高电子迁移率晶体管的击穿电压。
在阅读具体实施方式并且在查看附图之后，本领域的技术人员将认识到另外的特征和优点。
附图说明
现将参照附图解释示例。附图用于说明基本原理，使得仅图示了理解基本原理所必需的方面。附图并非依比例绘制。在附图中相同的附图标记表示相似的特征。
图1是本发明实施例一提供的一种高电子迁移率晶体管的结构图；
图2是本发明实施例一提供的一种高电子迁移率晶体管沿图1中AA1方向的能带图；
图3为本发明实施例一提供的高电子迁移率晶体管的关态时的沟道电场随位置变化的示意图；
图4是本发明实施例二提供的一种高电子迁移率晶体管的结构图；
图5是本发明实施例三提供的一种高电子迁移率晶体管的结构图；
图6是本发明实施例四提供的一种高电子迁移率晶体管的结构图；
图7a-图7f是本发明实施例四提供的一种高电子迁移率晶体管的制备方法中各步骤对应的剖面图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。诸如“下面”、“下方”、“在…下”、“低”、“上方”、“在…上”、“高”等的空间关系术语用于使描述方便，以解释一个元件相对于第二元件的定位，表示除了与图中示出的那些取向不同的取向以外，这些术语旨在涵盖器件的不同取向。另外，例如“一个元件在另一个元件上/下”可以表示两个元件直接接触，也可以表示两个元件之间还具有其他元件。此外，诸如“第一”、“第二”等的术语也用于描述各个元件、区、部分等，并且不应被当作限制。类似的术语在描述通篇中表示类似的元件。
实施例一
图1是本发明实施例一提供的一种高电子迁移率晶体管的结构图，图2是本发明实施例一提供的一种高电子迁移率晶体管沿图1中AA1方向的能带图，现在结合图1和图2来描述本发明的实施例一。
请参见图1，所述高电子迁移率晶体管包括衬底11、位于衬底11上的沟道层12、位于沟道层12上的势垒层13、位于势垒层13上的源极14、漏极15以及位于源极14和漏极15之间的肖特基栅极16，位于势垒层13上的肖特基栅极16和漏极15之间的一个半导体场限环17。
在本实施例中，衬底11的材料可以为氮化镓、硅、蓝宝石、碳化硅、氮化铝或者其他半导体材料。
位于衬底11上的沟道层12的材料可以为GaN，位于沟道层12上的势垒层13的材料可以为AlGaN，所述沟道层12和势垒层13形成异质结结构，在异质界面处形成2DEG(图1中虚线所示)，所述源极14和漏极15分别与势垒层13形成欧姆接触。
所述源极14和漏极15优选为单层金属或多层金属的层叠，其中，所述金属的材料优选为Ti、Al、Ni、Au或Mo的任意一种或任意多种的组合。
所述肖特基栅极16优选为单层金属或多层金属的层叠，其中，所述金属的材料优选为Ni、Pt或Au中的任意一种或任意多种的组合。
所述半导体场限环17位于肖特基栅极16和漏极15之间的势垒层13上，所述半导体场限环的成分均匀，势垒层13和半导体场限环17的材料为III-V族化合物的半导体材料，优选的，当势垒层13的材料为AlGaN时，所述半导体场限环17的材料也为AlGaN，其中，AlGaN势垒层13中Al元素的含量大于AlGaN半导体场限环17中Al元素的含量。因为AlN材料的晶格常数小于GaN材料的晶格常数，且AlGaN半导体场限环17中的Al元素的含量小于AlGaN势垒层13中的Al元素的含量，故AlGaN半导体场限环17的晶格常数大于位于其下的AlGaN势垒层13的晶格常数，从而在AlGaN半导体场限环17与AlGaN势垒层13接触的界面处引入了应变，AlGaN半导体场限环17受压应力。由于AlGaN半导体场限环17与AlGaN势垒层13之间存在压电效应，因此在AlGaN半导体场限环17与AlGaN势垒层13接触的界面处引入了压电负电荷，所述压电负电荷对AlGaN半导体场限环17下方的2DEG有耗尽作用。同时，由于AlGaN半导体场限环17的表面态钉扎作用，使费米能级钉扎在AlGaN半导体场限环17表面导带之下，在压电负电荷产生的电场和费米能级钉扎的双重作用下，使AlGaN势垒层13和GaN沟道层12处的导带上移(请参见图2，图2是本发明实施例一提供的一种高电子迁移率晶体管沿图1中AA1方向的能带图)，从而降低了AlGaN半导体场限环17下方AlGaN势垒层13和GaN沟道层12处的2DEG浓度，使其部分耗尽，降低了栅极边缘电场强度，从而提高HEMT器件的耐压能力。
本发明实施例中，如果在HEMT器件上没有设置AlGaN半导体场限环17，则当HEMT器件处于关断状态时，在肖特基栅极16上施加负偏压，漏极15上施加正偏压，肖特基栅极16之下的2DEG被耗尽，电场线密度在肖特基栅极16靠近漏极15一侧边缘处急剧增加，肖特基结的漏电也迅速增加，最终导致HEMT器件被击穿，当引入AlGaN半导体场限环17后，从图1中可以看出AlGaN半导体场限环17下方对应的AlGaN势垒层12和GaN沟道层12形成的异质结界面处2DEG处于部分耗尽状态，故此时电场线密度沿耗尽区重新分布，一部分电场线指向AlGaN半导体场限环17下的耗尽区，从而降低了漏极15一侧的肖特基栅极16边缘处的电场密度，降低了电场峰值，从而抑制了栅极肖特基结的反向漏电流，提升了击穿电压。
图3为本发明实施例一提供的高电子迁移率晶体管的关态时的沟道电场随位置变化的示意图，请参见图3，图中实线表示无半导体场限环时HEMT的关态沟道电场随位置变化的示意图，虚线表示采用本发明实施例一提供的具有单个半导体场限环时HEMT的关态沟道电场随位置变化的示意图。HEMT源极与漏极之间的电压为200V，栅极电压为-6V，由图3可见采用半导体场限环可以显著降低栅极靠近漏极一端(对应横坐标为0时)的电场强度峰值，从而提升HEMT器件的击穿电压。
下面，对本发明实施例实现上述高电子迁移率晶体管的制作方法进行说明。
首先，在衬底11上依次形成沟道层12和势垒层13，其中，沟道层12的材料为GaN，势垒层13的材料为AlGaN，沟道层12和势垒层13形成异质结结构，异质界面处形成有2DEG，其次，在势垒层13上形成半导体场限环层，所述半导体场限环层的材料为AlGaN，且AlGaN半导体场限环17中的Al元素的含量小于AlGaN势垒层13中的Al元素的含量，通过光刻工艺形成掩膜，再经过刻蚀将多余的部分去掉，形成AlGaN半导体场限环17，最后，在势垒层13上，AlGaN半导体场限环17两侧分别形成源极14和漏极15，在源极14和AlGaN半导体场限环17之间的势垒层13上形成肖特基栅极。其中，源极14和漏极15的形成工艺可包括高温退火法或重掺杂法或离子注入法等。
优选的，所述高电子迁移率晶体管还可包括依次位于衬底11和沟道层12之间的成核层18和缓冲层19，所述成核层18的材料可以为AlN或GaN，该成核层18影响位于其上的沟道层12和势垒层13形成的异质结材料的晶体质量、表面形貌以及电学性质等参数，起匹配衬底材料和异质结结构中半导体材料层的作用，缓冲层19位于成核层18和沟道层12之间，所述缓冲层的材料可以为AlGaN或GaN等。该缓冲层可优化位于其上的沟道层12和势垒层13材料的晶体质量、表面形貌以及电学性质等参数。
优选的，所述高电子迁移率晶体管还可包括位于源极、漏极、肖特基栅极、至少一个半导体场限环以及势垒层表面的钝化层(图1中未示出)，所述钝化层的材料优选为SiN、SiO2、AlN或Al2O3中的任意一种或任意多种的组合。
优选的，所述沟道层的材料为GaN，所述势垒层13的材料为InAlN，所述半导体场限环17的材料为成分均匀的InAlN。当所述半导体场限环17的材料为成分均匀的InAlN时，该半导体场限环17提高HEMT器件的耐压能力的原理与半导体场限环17的材料为AlGaN，势垒层13的材料为AlGaN提高HEMT器件的耐压能力的原理相同，制作方法类似，在此不再赘述。
优选的，势垒层材料为AlGaN或InAlN时，半导体场限环的材料可以是n型GaN或p型GaN。n型GaN与势垒层之间的晶格常数相差更大，压电效应与采用AlGaN或InGaN相比更明显，对其下2DEG的耗尽效果更显著。而p型GaN中存在电离受主负电荷，同时还存在压电效应产生的负电荷，因此产生的电场比采用n型GaN形成的半导体场限环所产生的电场大很多，因此对2DEG的耗尽程度更大，从而可在更大范围内调节栅极边缘的电场强度。
优选的，所述半导体场限环17中的金属元素的含量从所述半导体场限环17与所述势垒层13接触的界面处到半导体场限环表面逐渐变化。
具体的，所述沟道层的材料为GaN，所述势垒层的材料为AlGaN，所述半导体场限环17的材料可以为成分渐变的AlGaN，从AlGaN半导体场限环17与AlGaN势垒层13接触的界面处到AlGaN半导体场限环17表面，所述AlGaN半导体场限环17中Al元素的含量逐渐变小，Ga元素的含量逐渐变大，其中，AlGaN势垒层13中Al元素的含量大于AlGaN半导体场限环17中Al元素的最大含量。
由于AlN材料的晶格常数小于GaN材料的晶格常数，故AlGaN材料中Al元素的含量越小，其晶格常数越大。因为AlGaN半导体场限环17的Al元素含量从AlGaN半导体场限环17与AlGaN势垒层13接触的界面处到AlGaN半导体场限环17表面逐渐变小，故AlGaN半导体场限环17中的晶格常数从AlGaN半导体场限环17与AlGaN势垒层13接触的界面处到AlGaN半导体场限环17表面逐渐增大，这种晶格常数的梯度变化在整个AlGaN半导体场限环17中逐级引入水平方向的压应变，因为AlGaN的压电极化常数很大，故产生的极化电场很大。因此，该结构的AlGaN半导体场限环17不仅会在与AlGaN势垒层13接触面形成压电负电荷，在整个AlGaN半导体场限环17内也分布着负电荷。与每一层组分相同半导体场限环相比，该结构中金属元素的含量从所述半导体场限环与所述势垒层接触的界面处到半导体场限环表面逐渐变化，使半导体场限环结构的压电电荷的密度更高，可产生更强的压电极化电场，相同厚度下该AlGaN场限环17对2DEG的耗尽作用更强。在HEMT夹断时，可以使肖特基栅极16边缘处的电场线密度更进一步的降低，使此处的电场尖峰进一步减小，使HEMT可以承受更高的电压而不至于被击穿。
具体的，当势垒层13的材料为InAlN，半导体场限环17的材料为组分渐变InAlN时。InAlN半导体场限环17中In元素的含量从半导体场限环17与势垒层13的接触面到半导体场限环17的表面逐渐变大，Al元素的含量逐渐变小。其中，InAlN势垒层13中Al元素的含量大于InAlN半导体场限环17中Al元素的最大含量。当半导体场限环17和势垒层13的材料均为InAlN时，该半导体场限环17能够提高HEMT器件的耐压能力。其原理与半导体场限环17和势垒层13的材料均为AlGaN，且AlGaN半导体场限环17中Al元素的含量从半导体场限环17与势垒层13的接触面到半导体场限环17表面逐渐变小，能够提高HEMT器件的耐压能力的原理相同，制作方法类似，在此不再赘述。
实施例二
图4是本发明实施例二提供的一种高电子迁移率晶体管的结构图，请参见图4，所述高电子迁移率晶体管包括衬底11、位于衬底11上的成核层18、位于成核层18上的缓冲层19、位于缓冲层19上的沟道层12、位于沟道层12上的势垒层13、位于势垒层13上的源极14、漏极15以及位于源极14和漏极15之间的肖特基栅极16，位于势垒层13上的肖特基栅极16和漏极15之间的至少两个半导体场限环。
本实施例二以上述实施例一为基础，与实施例一的不同之处在于，实施例二提供的高电子迁移率晶体管包括位于势垒层13上的肖特基栅极16和漏极15之间的至少两个半导体场限环，在本实施例中，以第一半导体场限环171和第二半导体场限环172为例进行说明。
所述第一半导体场限环171和第二半导体场限环172为均一组分，或者，该第一半导体场限环171和第二半导体场限环172中金属元素的含量分别从其与势垒层13接触的界面处到其表面逐渐变化。
沟道层12、势垒层13和半导体场限环17的材料为III-V族化合物的半导体材料，优选的沟道层12为GaN，势垒层13的材料为AlGaN，第一半导体场限环171和第二半导体场限环172的材料可以为成分均匀的AlGaN、成分渐变的AlGaN、n型GaN或p型GaN中的任意一种；或者，沟道层12的材料为GaN，势垒层13的材料为InAlN，第一半导体场限环171和第二半导体场限环172的材料可以为成分均匀的InAlN、成分渐变的InAlN、n型GaN或p型GaN中的任意一种。
具体的，当第一半导体场限环171和第二半导体场限环172的材料为成分渐变的AlGaN时，从半导体场限环与势垒层13接触的界面处到第一半导体场限环171和第二半导体场限环172表面，第一半导体场限环171和第二半导体场限环172中Al元素的含量逐渐变小，Ga元素的含量逐渐变大，AlGaN势垒层13中Al元素的含量大于AlGaN第一半导体场限环171和第二半导体场限环172中Al元素的含量；当第一半导体场限环171和第二半导体场限环172的材料为InAlN时，从第一半导体场限环171和第二半导体场限环172与势垒层13接触的界面处，到第一半导体场限环171和第二半导体场限环172表面，该第一半导体场限环171和第二半导体场限环172中In元素的含量逐渐变大，Al元素的含量逐渐变小，InAlN势垒13中Al元素的含量大于InAlN第一半导体场限环171和第二半导体场限环172中Al元素的最大含量。
本发明实施例二提供的半导体场限环的制作方法与实施例一中提供的半导体场限环的制作方法类似，通过在势垒层上光刻形成掩模层，并通过刻蚀工艺来形成至少两个半导体场限环。
与实施例一提供的HEMT中的单个半导体场限环相比，实施例二提供的至少两个半导体场限环一方面能够消除前一个半导体场限环在其靠近漏极边缘处引入的电场尖峰，从而进一步提高HEMT器件的耐压能力，另一方面，通过调节所述至少两个半导体场限环之间的距离，能够使得工作时每一个半导体场限环上承受的电场强度相同，从而使肖特基栅极和漏极之间的势垒层中的电场趋于一致，从而进一步提高HEMT器件的耐压能力。
实施例三
图5是本发明实施例三提供的一种高电子迁移率晶体管的结构图，请参见图5，所述高电子迁移率晶体管包括衬底11、位于衬底11上的成核层18、位于成核层18上的缓冲层19、位于缓冲层19上的沟道层12、位于沟道层12上的势垒层13、位于势垒层13上的源极14、漏极15以及位于源极14和漏极15之间的肖特基栅极16，位于势垒层13上的肖特基栅极16和漏极15之间的至少两个半导体场限环，所述至少两个半导体场限环中组分均一，所述至少两个半导体场限环的厚度从靠近肖特基栅极16到靠近漏极15逐渐减小。
在本实施例中，以第一半导体场限环171、第二半导体场限环172和第三半导体场限环173为例来描述本发明。
沟道层12、势垒层13和半导体场限环17的材料为III-V族化合物的半导体材料，优选的第一半导体场限环171、第二半导体场限环172和第三半导体场限环173的材料可以为AlGaN、n型GaN或p型GaN，势垒层13的材料也为AlGaN。当势垒层13和场限环17的材料都为AlGaN时，场限环17中的Al含量小于势垒层中的Al含量。或者，第一半导体场限环171、第二半导体场限环172和第三半导体场限环173的材料为InAlN、n型GaN或p型GaN中的任意一种，势垒层13的材料为InAlN。当势垒层13和场限环17的材料都为InAlN时，场限环17中的Al含量小于势垒层中的Al含量。
在本实施例中，第一半导体场限环171、第二半导体场限环172和第三半导体场限环173的厚度从靠近肖特基栅极16到靠近漏极15逐渐减小，每一个半导体场限环承担的电场强度相当，因此，在半导体场限环靠近漏极15边缘处同时达到临界击穿场强，在不显著增加沟道电阻的情况下，可较大程度上提升HEMT器件的击穿电压。
随着半导体场限环厚度的逐渐减小，每一个半导体场限环中压电负电荷数量随之减小，产生的极化电场随之减弱，因此对二维电子气的耗尽作用也减小。对于HEMT器件来说，肖特基栅极16边缘处的电场强度为最高值，并向漏极方向递减，因此靠近漏极15处对降低电场强度的要求不高，因此，将至少两个半导体场限环形成沿肖特基栅极16到漏极15方向厚度逐渐减小的结构，可以使2DEG从肖特基栅极16到漏极15不同程度的耗尽，通过至少两个半导体场限环对势垒层13中的电场的不同程度的调节，使肖特基栅极16边缘处的电场峰值减小的最多，从肖特基栅极16到漏极15间电场减小程度逐渐递减，从而获得源极14和漏极15间近似恒定电场强度。本实施例与实施例二相比，在调节肖特基栅极和漏极间电场，提高HEMT击穿电压的同时，保持了低导通电阻。使器件的功耗更小，更适用于高电压，高频率HEMT。本实施例中的场限环制作方法与实施例一中类似，不同厚度的场限环通过多次光刻形成掩膜层和后续刻蚀来完成。
实施例四
图6是本发明实施例四提供的一种高电子迁移率晶体管的结构图，请参见图6，所述高电子迁移率晶体管包括衬底11、位于衬底11上的成核层18、位于成核层18上的缓冲层19、位于缓冲层19上的沟道层12、位于沟道层12上的势垒层13、位于势垒层13上的源极14、漏极15以及位于源极14和漏极15之间的肖特基栅极16，位于势垒层13上的肖特基栅极16和漏极15之间的至少两个半导体场限环，所述至少两个半导体场限环根据其组分含量分为若干层，所述至少两个半导体场限环中金属元素的含量从半导体场限环与势垒层13接触的界面处到半导体场限环表面逐渐变化，所述至少两个半导体场限环的厚度从靠近肖特基栅极16到靠近漏极15逐渐减小位于最上面的一层，形成阶梯状的场限环结构。
在本实施例中，以第一半导体场限环171、第二半导体场限环172和第三半导体场限环173为例来描述本发明。
沟道层12、势垒层13和半导体场限环17的材料为III-V族化合物的半导体材料。优选的，沟道层的材料为GaN，势垒层13的材料为AlGaN，第一半导体场限环171、第二半导体场限环172和第三半导体场限环173的材料可以为AlGaN，或者，沟道层的材料为GaN，势垒层13的材料为InAlN，第一半导体场限环171、第二半导体场限环172和第三半导体场限环173的材料为InAlN，
当第一半导体场限环171、第二半导体场限环172和第三半导体场限环173和势垒层13的材料均为AlGaN时，从第一半导体场限环171、第二半导体场限环172和第三半导体场限环173与势垒层13接触的界面处到第一半导体场限环171、第二半导体场限环172和第三半导体场限环173的表面，Al元素的含量逐渐变小，Ga元素的含量逐渐变大，AlGaN势垒层13中Al元素的含量大于AlGaN第一半导体场限环171、第二半导体场限环172和第三半导体场限环173中Al元素的含量。当第一半导体场限环171、第二半导体场限环172和第三半导体场限环173和势垒层13的材料均为InAlN时，从第一半导体场限环171、第二半导体场限环172和第三半导体场限环173与势垒层13接触的界面处，到第一半导体场限环171、第二半导体场限环172和第三半导体场限环173表面，该三个半导体场限环中In元素的含量逐渐变大，Al元素的含量逐渐变小，InAlN势垒层13中Al元素的含量大于InAlN第一半导体场限环171、第二半导体场限环172和第三半导体场限环173中Al元素的最大含量。
以第一半导体场限环171、第二半导体场限环172和第三半导体场限环173和势垒层13的材料均为AlGaN为例，根据将第一半导体场限环171、第二半导体场限环172和第三半导体场限环173中Al组分的含量分为三层，请参考图6，势垒层13为Al0.4Ga0.6N，从肖特基栅极16处开始，第一半导体场限环171中每一层中金属元素的含量从第一半导体场限环171与势垒层13接触的界面处到第一半导体场限环171表面分别是Al0.3Ga0.7N、Al0.2Ga0.8N和Al0.1Ga0.9N；第二半导体场限环172中每一层中金属元素的含量从第二半导体场限环172与势垒层173接触的界面处，到第二半导体场限环172表面，分别是Al0.3Ga0.7N和Al0.2Ga0.8N；第三半导体场限环173中金属元素的含量从第三半导体场限环173与势垒层13接触的界面处到第三半导体场限环173表面是Al0.3Ga0.7N，由于每一个半导体场限环相对于前一个半导体场限环都减少位于最上面的一层，因此它们的厚度从靠近肖特基栅极16到靠近漏极15逐渐递减。
在靠近肖特基栅极16处的第一半导体场限环171是由三层不同成分的AlGaN组成的，不同成分的AlGaN层之间存在着应变，从而在整个第一半导体场限环171体内引入了压电负电荷，而且第一半导体场限环171的厚度最大，故对2DEG的耗尽能力在这三个场限环中最强，故可以降低栅极边缘处的电场尖峰。靠近漏极处的第三半导体场限环的厚度逐渐减小，其中的压电负电荷浓度也逐渐减小，考虑到此处的电场强度较小，采用厚度较小的半导体场限环依然可以调节肖特基栅极和漏极间电场，提高HEMT击穿电压，同时保持了低导通电阻。使器件的功耗更小，更适用于高电压，高频率HEMT。
图7a-图7f是本发明实施例四提供的一种高电子迁移率晶体管的制备方法中各步骤对应的剖面图，下面，结合图7a-图7f对本发明实施例实现上述高电子迁移率晶体管的制作方法进行说明。
请参考图7a，首先，在衬底11上依次形成成核层18、缓冲层19、沟道层12和势垒层13。
沟道层12的材料为GaN，势垒层13的材料为Al0.4Ga0.6N，沟道层12和势垒层13形成异质结结构，异质界面处形成有2DEG。
请参见图7b，在势垒层13上依次形成具有三层层级结构的半导体场限环层，从所述半导体场限环层与势垒层13接触的界面到半导体场限环的顶部层级每一层中金属元素的含量分别为Al0.3Ga0.7N、Al0.2Ga0.8N和Al0.1Ga0.9N。
请参见图7c，在半导体场限环层上通过光刻形成掩模层，通过刻蚀只留下靠近肖特基栅极处的第一半导体场限环层的层级结构Al0.1Ga0.9N，将第一半导体场限环层的层级结构两侧的Al0.1Ga0.9N半导体场限环层去除，将位于Al0.1Ga0.9N半导体场限环层下的Al0.2Ga0.8N半导体场限环层裸露出来。
请参见图7d，对靠近所述层级结构Al0.1Ga0.9N的裸露出来的Al0.2Ga0.8N半导体场限环层进行光刻形成掩模层，对裸露出来的Al0.2Ga0.8N半导体场限环层进行刻蚀，形成位于第一半导体场限环171的层级结构Al0.1Ga0.9N下的Al0.2Ga0.8N层级结构和位于第一半导体场限环171层级结构Al0.1Ga0.9N一侧的第二半导体场限环172的Al0.2Ga0.8N层级结构，将位于Al0.2Ga0.8N半导体场限环层下的Al0.3Ga0.7N半导体场限环层裸露出来。
请参见图7e，对靠近所述第二半导体场限环172的Al0.2Ga0.8N层级结构的裸露出来的Al0.3Ga0.7N半导体场限环层进行光刻形成掩模层，对裸露出来的Al0.3Ga0.7N半导体场限环层进行刻蚀，形成位于第一半导体场限环171的层级结构Al0.1Ga0.9N和第一半导体场限环171的Al0.2Ga0.8N层级结构下的Al0.3Ga0.7N层级结构，和位于第二半导体场限环172的Al0.2Ga0.8N层级结构下的Al0.3Ga0.7N层级结构，以及第三半导体场限环173的Al0.3Ga0.7N层级结构。
由于场限环各层之间的Al成分不同，使得相邻的两种材料具有不同的刻蚀选择比，因此在工艺上可以精确地控制各场限环的高度，保持器件性能的一致性。本结构的场限环可以采用BCl3/SF6干法刻蚀工艺，SF6和BCl3的混合增加了刻蚀剂Cl自由基和抑制剂F原子的数量，使Al组分不同的AlGaN的刻蚀速率不同。高Al组分的AlGaN在BCl3/SF6混合刻蚀时的刻蚀速率较慢，这是因为在AlGaN表面形成了非挥发性的AlF3，降低了Cl的刻蚀效率，当Al组分越高时，形成越多的AlF3，对应的刻蚀速率就越慢。AlF3可以通过后续的等离子溅射消除。
请参见图7f，在势垒层13上的第一半导体场限环171、第二半导体场限环172和第三半导体场限环173的两侧分别形成源极14和漏极15，在势垒层13上，源极14和第一半导体场限环171之间形成肖特基栅极16。
在本实施例中，由于每一个半导体场限环各层之间的Al成分不同，使得相接触的两种金属含量不同的AlGaN材料具有不同的刻蚀选择比，因此在工艺上可以精确地控制每一个半导体场限环的高度，保持HEMT器件性能的一致性。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。本发明的各个实施例在不违反逻辑的基础上均可相互组合。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种高电子迁移率晶体管，其特征在于，包括：
衬底；
位于所述衬底上的沟道层；
位于所述沟道层上的势垒层；
位于所述势垒层上的源极、漏极、以及位于源极和漏极之间的肖特基栅极；以及
位于所述势垒层上肖特基栅极和漏极之间的至少一个半导体场限环；
所述至少一个半导体场限环中的金属元素的含量从所述半导体场限环与所述势垒层接触的界面处到半导体场限环表面逐渐变化；
所述势垒层的材料和所述半导体场限环的材料均包括AlGaN，从所述半导体场限环与所述势垒层接触的界面处到所述半导体场限环表面，Al元素的含量逐渐减小，Ga元素的含量逐渐增加；且AlGaN势垒层中Al元素的含量大于AlGaN半导体场限环中Al元素的最大含量；或者，
所述势垒层的材料和所述半导体场限环的材料均包括InAlN，从所述半导体场限环与所述势垒层接触的界面处到所述半导体场限环表面，Al元素的含量逐渐减小，In元素的含量逐渐增加，且InAlN势垒层中Al元素的含量大于InAlN半导体场限环中Al元素的最大含量。
2.根据权利要求1所述的高电子迁移率晶体管，其特征在于，至少一个半导体场限环根据其组分含量分为若干层，每一层内的金属含量保持不变，而不同层之间的相应的金属元素含量不同，整体趋势为金属元素含量从所述半导体场限环与所述势垒层接触的界面处到半导体场限环表面逐渐变化。
3. 根据权利要求2所述的高电子迁移率晶体管，其特征在于，所述半导体场限环的数目为至少两个， 至少两个所述半导体场限环的厚度从靠近肖特基栅极到靠近漏极逐渐减少位于最上面的一层，形成阶梯状的场限环结构。
4.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述半导体场限环的数目为至少两个，至少两个所述半导体场限环的厚度从靠近肖特基栅极到靠近漏极逐渐减小。
5.根据权利要求1所述的高电子迁移率晶体管，其特征在于，至少一个所述半导体场限环与所述势垒层之间存在压电效应，且至少一个所述半导体场限环表面态对费米能级具有钉扎作用，至少一个所述半导体场限环用于部分消耗所述沟道层和势垒层界面处形成的二维电子气。
6.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述半导体场限环的数目为至少两个，通过调节至少两个所述半导体场限环之间的距离使得工作时每个所述半导体场限环上的电场强度相同。
7.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述沟道层的材料为GaN。
8.根据权利要求1所述的高电子迁移率晶体管，其特征在于，还包括：
位于所述源极、漏极、肖特基栅极、至少一个半导体场限环以及势垒层表面的钝化层。
9.根据权利要求8所述的高电子迁移率晶体管，其特征在于，所述钝化层的材料为SiNx、SiO2、AlN或Al2O3中的任意一种或任意多种的组合。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104269434B (zh) * 2014-09-19 2018-01-05 苏州捷芯威半导体有限公司 一种高电子迁移率晶体管
CN105261643B (zh) * 2015-09-22 2018-04-24 宁波大学 一种高击穿电压氮化镓基高电子迁移率晶体管
CN106558606B (zh) * 2015-09-25 2023-04-14 湖南三安半导体有限责任公司 一种具有多重栅极结构的晶体管及其制备方法
US10741644B2 (en) * 2016-11-22 2020-08-11 Delta Electronics, Inc. Semiconductor devices with via structure and package structures comprising the same
TWI613814B (zh) * 2016-11-29 2018-02-01 新唐科技股份有限公司 增強型高電子遷移率電晶體元件
CN107644915B (zh) * 2017-09-28 2019-09-13 英诺赛科(苏州)半导体有限公司 具有局部p型帽层的晶体管器件
KR102060383B1 (ko) 2018-02-23 2019-12-30 한국과학기술연구원 3족-5족 화합물 반도체 장치
CN110444597B (zh) * 2018-05-03 2021-03-19 苏州捷芯威半导体有限公司 半导体器件及其制造方法
CN113950748A (zh) 2019-01-28 2022-01-18 沃孚半导体公司 具有隐埋p型层的iii族氮化物高电子迁移率晶体管及其制造方法
CN110137253A (zh) * 2019-04-25 2019-08-16 芜湖启迪半导体有限公司 一种耐高压的hemt器件及制备方法
CN112018176A (zh) * 2019-05-30 2020-12-01 苏州捷芯威半导体有限公司 一种半导体器件及其制造方法
CN117855265A (zh) * 2019-12-06 2024-04-09 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
CN111640671B (zh) * 2020-06-03 2023-04-18 上海新傲科技股份有限公司 氮化镓基高电子迁移率晶体管及其制备方法
CN113178485A (zh) * 2020-10-22 2021-07-27 西南交通大学 一种P型槽栅结合极化层结构的GaN HEMT器件
CN114509480B (zh) * 2020-11-16 2024-05-14 北京中医药大学 人工智能生物传感器在检测5-o-甲基维斯阿米醇苷抗过敏活性中的应用
CN113594236B (zh) * 2021-07-28 2024-04-26 西安电子科技大学 一种提高抗单粒子烧毁能力的增强型氮化镓高电子迁移率晶体管
CN114373805A (zh) * 2022-01-13 2022-04-19 河北工业大学 一种具有极化p型掺杂的[0001]晶向的铝镓氮场环终端的肖特基势垒二极管结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137681A (zh) * 2011-12-01 2013-06-05 台湾积体电路制造股份有限公司 具有位于源极和漏极之间的岛状件的电路结构
CN104167444A (zh) * 2014-08-27 2014-11-26 电子科技大学 一种具有局部帽层的氮化镓基异质结场效应晶体管

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100388509C (zh) * 2003-01-29 2008-05-14 株式会社东芝 功率半导体器件
US6933544B2 (en) * 2003-01-29 2005-08-23 Kabushiki Kaisha Toshiba Power semiconductor device
JP3940699B2 (ja) * 2003-05-16 2007-07-04 株式会社東芝 電力用半導体素子
US7456443B2 (en) * 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
US9640649B2 (en) * 2004-12-30 2017-05-02 Infineon Technologies Americas Corp. III-nitride power semiconductor with a field relaxation feature
US20070221932A1 (en) * 2006-03-22 2007-09-27 Sanyo Electric Co., Ltd. Method of fabricating nitride-based semiconductor light-emitting device and nitride-based semiconductor light-emitting device
JP5186661B2 (ja) * 2007-09-28 2013-04-17 富士通株式会社 化合物半導体装置
JP5300514B2 (ja) * 2009-02-05 2013-09-25 三菱電機株式会社 半導体装置
KR101259126B1 (ko) * 2011-07-25 2013-04-26 엘지전자 주식회사 질화물계 반도체 이종접합 반도체 소자 및 그 제조방법
KR101285598B1 (ko) * 2012-02-06 2013-07-15 삼성전자주식회사 질화물계 이종접합 반도체 소자 및 그 제조 방법
US9099433B2 (en) * 2012-04-23 2015-08-04 Freescale Semiconductor, Inc. High speed gallium nitride transistor devices
JP2013229486A (ja) * 2012-04-26 2013-11-07 Mitsubishi Electric Corp ヘテロ接合電界効果トランジスタ及びその製造方法
JP5764543B2 (ja) * 2012-10-26 2015-08-19 古河電気工業株式会社 半導体装置
JP2014157993A (ja) * 2013-02-18 2014-08-28 Furukawa Electric Co Ltd:The 半導体装置
JP2014160761A (ja) * 2013-02-20 2014-09-04 Furukawa Electric Co Ltd:The 半導体装置
CN103779411B (zh) * 2014-01-22 2017-01-25 西安电子科技大学 基于超结槽栅的高压器件及其制作方法
CN104269434B (zh) * 2014-09-19 2018-01-05 苏州捷芯威半导体有限公司 一种高电子迁移率晶体管
CN104377241B (zh) * 2014-09-30 2017-05-03 苏州捷芯威半导体有限公司 功率半导体器件及其制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137681A (zh) * 2011-12-01 2013-06-05 台湾积体电路制造股份有限公司 具有位于源极和漏极之间的岛状件的电路结构
CN104167444A (zh) * 2014-08-27 2014-11-26 电子科技大学 一种具有局部帽层的氮化镓基异质结场效应晶体管

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