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CN110444597B - 半导体器件及其制造方法 - Google Patents

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CN110444597B CN201810414136.5A CN201810414136A CN110444597B CN 110444597 B CN110444597 B CN 110444597B CN 201810414136 A CN201810414136 A CN 201810414136A CN 110444597 B CN110444597 B CN 110444597B
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Abstract

本发明提供了一种半导体器件及其制造方法，该半导体器件包括衬底、半导体层、源极、栅极、漏极以及至少两个结终端。半导体层制作于所述衬底一侧，所述半导体层包括沟道层和势垒层，所述沟道层和势垒层之间的界面处形成二维电子气。源极、栅极和漏极制作于所述半导体层远离所述衬底一侧。至少两个间隔设置的漏极结终端位于所述半导体层远离所述衬底一侧，且位于所述栅极和漏极之间的，所述至少两个漏极结终端分别与所述漏极短接。使漏极结终端之间的间隔区域对应的二维电子气的浓度不会降低，使得半导体器件的导通电阻不会增加，不会降低器件的工作效率，可以减少器件的能量耗损，提高器件的长期可靠性。

Description

半导体器件及其制造方法
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
氮化物半导体材料，包括GaN，具有较高的饱和电子迁移速率，高击穿电压和宽禁带宽度，正因为这些特性，基于GaN的高电子迁移率晶体管(High Electron MobilityTransistor，HEMT)器件吸引了广大研究者与半导体厂商的注意。GaN HEMT器件在未来20年内在高速，高效，高频率通信以及电力电子领域有着极广泛的应用前景。
在GaN电力电子器件中，存在着严重的电流崩塌现象。表现为，在持续的高压偏置下，导通电阻增加，即动态电阻增加，器件的功耗上升，降低了器件工作效率。
发明内容
有鉴于此，本发明提供了一种半导体器件及其制造方法，可以解决上述问题。
本发明实施例提供的技术方案如下：
一种半导体器件，包括：
衬底；
制作于所述衬底一侧的半导体层，所述半导体层包括沟道层和势垒层，所述沟道层和势垒层之间的界面处形成二维电子气；
制作于所述半导体层远离所述衬底一侧的源极、栅极和漏极；
位于所述半导体层远离所述衬底一侧，且位于所述栅极和漏极之间的至少两个间隔设置的漏极结终端，所述至少两个漏极结终端分别与所述漏极短接，保持相等电位。
进一步地，所述至少两个漏极结终端从所述栅极向所述漏极的方向延伸，其中，靠近所述漏极的漏极结终端在延伸方向上的长度大于靠近所述栅极的漏极结终端在延伸方向上的长度。
进一步地，所述至少两个漏极结终端从所述栅极向所述漏极的方向延伸，其中，靠近所述漏极的漏极结终端的厚度大于远离所述漏极的漏极结终端的厚度。
进一步地，所述至少两个漏极结终端中，靠近所述栅极的漏极结终端与所述栅极相邻的边界之间的距离大于或等于靠近所述漏极的漏极结终端与所述漏极相邻的边界之间的距离。
进一步地，所述至少两个漏极结终端之间还包括至少两个相邻的漏极结终端间距，其中，靠近所述栅极的两个漏极结终端的间距大于或等于靠近所述漏极的两个漏极结终端的间距。
进一步地，所述至少两个漏极结终端包括第一漏极结终端、第二漏极结终端以及第三漏极结终端，所述第一漏极结终端靠近栅极设置、所述第三漏极结终端靠近漏极设置、所述第二漏极结终端位于第一漏极结终端和第三漏极结终端之间，第一漏极结终端与第二漏极结终端之间的间距大于第二漏极结终端与第三漏极结终端之间的间距。
进一步地，每个所述漏极结终端包括：
从所述半导体层远离所述衬底一侧生长的生长半导体层；以及
制作于所述生长半导体层远离所述半导体层一侧的欧姆电极，每个所述漏极结终端通过所述欧姆电极分别与所述漏极短接。
进一步地，所述栅极与所述势垒层之间生成有所述生长半导体层，所述生长半导体层的至少一部分延伸至所述势垒层或沟道层内。
进一步地，还包括位于所述势垒层上方的介质层，该介质层上开设有栅槽，所述栅槽从介质层延伸到所述势垒层表面或内部，或者，所述栅槽从所述介质层延伸至所述沟道层内部，所述栅极与所述势垒层之间的生长半导体层位于该栅槽内。
进一步地，所述半导体层还包括：
制作于所述衬底一侧的成核层；
制作于所述成核层远离所述衬底一侧的缓冲层；其中，所述成核层位于所述衬底与所述缓冲层之间，所述缓冲层位于所述沟道层与所述成核层之间。
本发明还提供了一种半导体器件的制造方法，该方法包括：
提供一衬底；
在所述衬底一侧制作半导体层，所述半导体层包括沟道层和势垒层，所述沟道层和势垒层之间的界面处形成二维电子气；
在所述半导体层远离所述衬底一侧，栅极和漏极之间的区域，制作至少两个间隔设置的漏极结终端；
在所述半导体层远离所述衬底一侧制作源极、栅极和漏极，将所述至少两个漏极结终端分别与所述漏极短接。
进一步地，在制作至少两个间隔设置的漏极结终端的步骤前，该方法还包括：
在所述半导体层远离所述衬底一侧，所述栅极对应的区域制作与所述栅极对应的栅槽。
进一步地，在所述半导体层远离所述衬底一侧，栅极和漏极之间的区域，制作至少两个间隔设置的漏极结终端的步骤包括：
在所述半导体层远离所述衬底一侧生长一层生长半导体层；
将所述至少两个漏极结终端对应区域的生长半导体层以及所述栅槽内生长半导体层保留，将其他区域的生长半导体层去除；
在留下的与所述至少两个漏极结终端对应的生长半导体层上制作欧姆电极，形成间隔设置的至少两个漏极结终端。
本申请实施例中在半导体器件的半导体层远离衬底的一侧，间隔设置至少两个漏极结终端，使漏极结终端之间的间隔区域对应的沟道层和势垒层界面处的二维电子气的浓度不会降低，漏极结终端之间的间隔区域对应的二维电子气的浓度可以维持在正常水平，使得半导体器件的导通电阻不会增加，不会降低器件的工作效率，减少器件的能量耗损，提高器件的长期可靠性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种半导体器件的结构示意图。
图2为本发明实施例提供的另一种半导体器件的结构示意图。
图3为本发明实施例与图2所示的结构的效果对比。
图4为本发明实施例提供的另一种半导体器件的结构示意图。
图5为本发明实施例提供的半导体器件的制造方法的流程示意图。
图6至图9为本发明实施例提供的半导体器件的制造方法的各个步骤的结构示意图。
图标：100-半导体器件；101-衬底；102-半导体层；121-沟道层；122-势垒层；123-成核层；124-缓冲层；103-源极；104-栅极；141-栅槽；105-漏极；106-漏极结终端；161-生长半导体层；162-欧姆电极；1061-第一漏极结终端；1062-第二漏极结终端；1063-第三漏极结终端；107-介质层；20-二维电子气。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
本申请实施例提供了一种半导体器件100，如图1所示，该半导体器件100包括衬底101、半导体层102、源极103、栅极104、漏极105以及至少两个漏极结终端106。
衬底101可以为蓝宝石(sapphire)、SiC、GaN、Si或者本领域的技术人员公知的任何其他适合生长III族氮化物材料的衬底，本发明对此没有任何限制。衬底101的沉积方法包括CVD、VPE、MOCVD、LPCVD、PECVD、脉冲激光沉积(PLD)、原子层外延、MBE、溅射、蒸发等。本发明对衬底材料和其生长方法没有任何限制。
半导体层102制作于所述衬底101一侧，所述半导体层102包括沟道层121和势垒层122，在沟道层121和势垒层122之间形成半导体异质结，在异质结界面上的极化电荷引入了高浓度的二维电子气，使所述沟道层121和势垒层122之间的界面处形成二维电子气20。
源极103、栅极104和漏极105制作于所述半导体层102远离所述衬底101一侧。源极103和漏极105与半导体层102中的二维电子气20形成电连接。在本实施例中，源极103和漏极105与半导体层102中的二维电子气20形成电连接的方式可以采用但不局限于以下方式形成：a.高温退火；b.离子注入；c.重掺杂。在进行高温退火的情况下，源极103和漏极105的电极金属与半导体层102中形成的二维电子气20电连接。在进行离子注入和重掺杂的情况下，源极103和漏极105由与半导体层102中形成的二维电子气20电连接的离子注入部分或重掺杂部分和其上的电极构成。应该理解，这里描述形成源极103和漏极105的方法只是进行举例，本发明可以通过本领域的技术人员公知的任何方法形成源极103和漏极105。
栅极104在位于源极103和漏极105之间的区域。栅极104可以是肖特基金属栅极或绝缘栅栅极(MIS)，金属栅极可以是单层金属栅极，也可以是双层或多层栅极结构，例如下层是绝缘介质(例如SiO2)，上层是栅极金属，栅极104也可以是多层金属。应该理解，这里描述形成栅极104的方法只是进行举例，本发明可以通过本领域的技术人员公知的任何方法形成栅极104。栅极104的形状可以为T型栅结构、Г型栅结构、或梯形场板等结构。
本申请实施例中，漏极结终端106设置在所述半导体层102远离所述衬底101一侧，且位于所述栅极104和漏极105之间。漏极结终端106的数量至少为两个，至少两个漏极结终端106间隔设置，相邻的两个漏极结终端106之间具有间隙。所述至少两个漏极结终端106分别与所述漏极105短接。
漏极结终端106可以为P型III-V族化合物半导体，本领域技术人员可以根据实际需要选择漏极结终端106的材料，本申请实施例并不做出限制。
发明人发现，对于传统结构的III-V族化合物半导体器件，当漏极高压偏置时，源极与漏极之间的电子陷阱会捕捉电子。这些被俘获的电子不能在器件导通时立即被释放，在这些俘获电子缓慢释放恢复的过程中，会排斥沟道层中的电子，造成沟道层内的电子浓度降低，最终导致器件动态电阻增加。器件的动态电阻增加会造成器件的热损耗增加，甚至造成器件烧毁。
发明人发现，如图2所示，如果在栅极104和漏极105之间设置一个漏极结终端106，因漏极结终端106与漏极105形成短接，当漏极105施加正压时，漏极结终端106的半导体中的空穴被注入势垒层122表面或者内部。在器件开关转换过程中，注入的空穴可以有效的释放被俘获的电子。中和了被电子陷阱所捕获的电子，从而消除了电流崩塌现象，降低了器件的动态电阻。
发明人发现这样的结构有以下这样的缺点，由于漏极结终端106减弱了势垒层122与沟道层121之间的压电效应，改变了该器件结构的能带，从而降低了势垒层122与沟道层121界面处的二维电子气20的浓度，如图2中B区域的二维电子气20的浓度会低于正常水平，而二维电子气浓度降低之后会增加器件的导通电阻，导通电阻增加则会降低器件的效率，增加能量耗损，并且会降低器件的长期可靠性。
本申请实施例通过间隔设置至少两个漏极结终端106，至少两个漏极结终端106中的空穴可以注入势垒层122表面或势垒层122内部。在器件开关转换过程中，注入的空穴可以有效的释放被俘获的电子，中和被电子陷阱捕获的电子，从而消除电流崩塌现象，降低了器件的动态电阻。同时由于漏极结终端106之间存在距离，相邻两个漏极结终端106之间的区域对应的势垒层122与沟道层121界面处的二维电子气浓度要高于设置一个漏极结终端106下方对应的二维电子气的浓度。再如图1所示，图中A区域为两个漏极结终端106之间的区域，该区域对应的二维电子气20的浓度处于正常水平。设置至少两个漏极结终端106的结构相比设置图2中一个漏极结终端106的结构，浓度较高的二维电子气可以降低器件的导通电阻，提高器件的效率，从而减少器件的能量损耗，提高器件的可靠性。
图3为本实施例图1所示的结构与图2所示的结构的技术效果对比，其中虚线A为图2所示的结构对应的源漏端电流，实线B为本发明图1所示的结构对应的源漏端电流。可见相同漏极电压Vd下，实线B的电流远大于虚线A的电流，所以明本发明和图2所示的结构相比，除了具有降低电流崩塌的效果之外，还具有更低的导通电阻的优点。
所述至少两个漏极结终端之间还包括至少两个相邻漏极结终端间距，其中，靠近所述栅极的两个漏极结终端的间距大于或等于靠近所述漏极的两个漏极结终端的间距。该间距设置的效果是在没有降低沟道层与势垒层2DEG浓度的基础上，降低电流崩塌，同时保持低的导通电阻。可选的，所述至少两个漏极结终端中，靠近所述栅极的漏极结终端与所述栅极相邻的边界之间的距离大于或等于靠近所述漏极的漏极结终端与所述漏极相邻的边界之间的距离。
在一种具体实施方式中，如图4所示，所述至少两个漏极结终端106包括第一漏极结终端1061、第二漏极结终端1062以及第三漏极结终端1063，所述第一漏极结终端1061靠近栅极104设置、所述第三漏极结终端1063靠近漏极105设置、所述第二漏极结终端1062位于第一漏极结终端1061和第三漏极结终端1063之间，第一漏极结终端1061与第二漏极结终端1062之间的间距大于第二漏极结终端1062与第三漏极结终端1063之间的间距。
可以理解的是，第一漏极结终端1061的延伸长度最短，第二漏极结终端1062的延伸长度比第一漏极结终端1061的延伸长度更长，而第三漏极结终端1063的延伸长度可以比第二漏极结终端1062的延伸长度更长。设置三个漏极结终端106的情况，使得如图4中相邻两个漏极结终端106之间的区域C对应的二维电子气的浓度处于正常水平，相比图1中设置一个漏极结终端106的情况，图4中器件的二维电子气的浓度要高于图1中器件的二维电子气的浓度。
再如图1所示，本申请实施例中每个所述漏极结终端106包括生长半导体层161和欧姆电极162。
生长半导体层161从所述半导体层102远离所述衬底101一侧生长。欧姆电极162制作于所述生长半导体层161远离所述半导体层102一侧，每个所述漏极结终端106通过所述欧姆电极162分别与所述漏极105短接。
所述栅极104与所述势垒层122之间生成有所述生长半导体层161，所述生长半导体层161的至少一部分延伸至所述势垒层122内或沟道层121内。形成漏极结终端106的生长半导体层161可以与栅极104与势垒层122之间的生长半导体层161同时制作。
在另一种具体实施方式中，再如图1所示，该半导体器件100还包括位于所述势垒层122上方的介质层107，该介质层107上可以开设有栅槽141，所述栅槽141从所述介质层107延伸到所述势垒层122，或者，所述栅槽141可以从所述介质层107延伸至所述沟道层121内部，所述栅极104与所述势垒层122之间的生长半导体层161位于该栅槽内。
介质层107可以是一层或多层。该介质层107可以是在生长或工艺过程中沉积的晶体材料，如GaN或AlN等；也可以是在生长或工艺过程中沉积的非晶体材料，例如SiN等，本申请实施例对介质层107的材料并不做出限制。
所述至少两个漏极结终端从所述栅极向所述漏极的方向延伸，其中，靠近所述漏极的漏极结终端的厚度大于远离所述漏极的漏极结终端的厚度。有益效果是通过在靠近漏极处设置一个厚度较大的结终端，该结终端对其下的缺陷复合作用更优，在器件开关转换过程中，注入的空穴浓度更高，可以有效的释放被俘获的电子，中和了被电子陷阱所捕获的电子，从而消除了电流崩塌现象，降低了器件的动态电阻。同时避免了靠近栅极的漏极结终端过厚而导致的2DEG浓度下降，器件的导通电阻过大。即该设计可以使器件具有低的电流崩塌效应，低的动态电阻，低的导通电阻。可以理解的是，再如图1所示，本申请实施例中的所述半导体层102还可以包括成核层123和缓冲层124。成核层123制作于所述衬底101一侧。缓冲层124制作于所述成核层123远离所述衬底101一侧。所述成核层123位于所述衬底101与所述缓冲层124之间，所述缓冲层124位于所述沟道层121与所述成核层123之间。
综上所述，本申请实施例中在半导体器件100的半导体层102远离衬底101的一侧，间隔设置至少两个漏极结终端106，使漏极结终端106之间的间隔区域对应的沟道层121和势垒层122界面处的二维电子气20的浓度不会降低，漏极结终端106之间的间隔区域对应的二维电子气20的浓度可以维持在正常水平，使得半导体器件100的导通电阻不会增加，不会降低器件的工作效率，减少器件的能量耗损，提高器件的长期可靠性。
本申请实施例还提供了一种半导体器件100的制造方法，如图5所示，该方法包括以下步骤。
步骤S101，提供一衬底101。
步骤S102，在所述衬底101一侧制作半导体层102，所述半导体层102包括沟道层121和势垒层122，所述沟道层121和势垒层122之间的界面处形成二维电子气。
步骤S103，在所述半导体层102远离所述衬底101一侧，栅极104和漏极105之间的区域，制作至少两个间隔设置的漏极结终端106。
如图6所示，在制作漏极结终端106的步骤之前，还可以在在所述半导体层102远离所述衬底101一侧，与所述栅极104对应的区域制作与所述栅极104对应的栅槽141。
制作漏极结终端106的步骤可以包括：如图7所示，首先在所述半导体层102远离所述衬底101一侧生长一层生长半导体层161，生长半导体层161的厚度可小于介质层的厚度。如图8所示，然后将所述至少两个漏极结终端106对应区域的生长半导体层161以及所述栅槽141内的生长半导体层161保留，将其他区域的生长半导体层161去除。与漏极结终端106对应的生长半导体层161的位置、数量及漏极结终端106之间的间距可以根据实际需要确定，将需要的生长半导体层161保留。如图9所示，最后在留下的与漏极结终端106对应的生长半导体层161上制作欧姆电极162，形成间隔设置的至少两个漏极结终端106。构成漏极结终端106的生长半导体层161与栅极104之下的半导体层102也可以不在同一步骤制备，两者的厚度可以相同也可以不同。
步骤S104，在所述半导体层102远离所述衬底101一侧制作源极103、栅极104和漏极105，将所述至少两个漏极结终端106分别与所述漏极105短接。
制作源极103、栅极104和漏极105的工艺方法可以根据实际需要确定，还可以在半导体层102远离衬底101的一侧制作一层或多层介质层107。在制作完成漏极105后，可以将至少两个漏极结终端106与漏极105分别短接。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (11)

1.一种半导体器件，其特征在于，包括：
衬底；
制作于所述衬底一侧的半导体层，所述半导体层包括沟道层和势垒层，所述沟道层和势垒层之间的界面处形成二维电子气；
制作于所述半导体层远离所述衬底一侧的源极、栅极和漏极；
位于所述半导体层远离所述衬底一侧，且位于所述栅极和漏极之间的至少两个间隔设置的漏极结终端，所述至少两个漏极结终端分别与所述漏极短接，保持相等电位；
每个所述漏极结终端包括：
从所述半导体层远离所述衬底一侧生长的生长半导体层；以及
制作于所述生长半导体层远离所述半导体层一侧的欧姆电极，每个所述漏极结终端通过所述欧姆电极分别与所述漏极短接；
所述至少两个漏极结终端包括相邻设置的第一漏极结终端、第二漏极结终端以及第三漏极结终端，所述第一漏极结终端靠近栅极设置、所述第三漏极结终端靠近漏极设置、所述第二漏极结终端位于第一漏极结终端和第三漏极结终端之间，第一漏极结终端与第二漏极结终端之间的间距大于第二漏极结终端与第三漏极结终端之间的间距。
2.根据权利要求1所述的半导体器件，其特征在于，所述至少两个漏极结终端从所述栅极向所述漏极的方向延伸，其中，靠近所述漏极的漏极结终端在延伸方向上的长度大于靠近所述栅极的漏极结终端在延伸方向上的长度。
3.根据权利要求1所述的半导体器件，其特征在于，所述至少两个漏极结终端从所述栅极向所述漏极的方向延伸，其中，靠近所述漏极的漏极结终端的厚度大于远离所述漏极的漏极结终端的厚度。
4.根据权利要求1所述的半导体器件,其特征在于，所述至少两个漏极结终端中，靠近所述栅极的所述第一漏极结终端与所述栅极相邻的边界之间的距离大于或等于靠近所述漏极的所述第三漏极结终端与所述漏极相邻的边界之间的距离。
5.根据权利要求1所述的半导体器件,其特征在于，所述至少两个漏极结终端之间还包括至少两个相邻的漏极结终端间距，其中，靠近所述栅极的两个相邻的漏极结终端的间距大于或等于靠近所述漏极的两个相邻的漏极结终端的间距。
6.根据权利要求1所述的半导体器件，其特征在于，所述栅极与所述势垒层之间生成有所述生长半导体层，所述生长半导体层的至少一部分延伸至所述势垒层或沟道层内。
7.根据权利要求1所述的半导体器件，其特征在于，还包括位于所述势垒层上方的介质层，该介质层上开设有栅槽，所述栅槽从介质层延伸到所述势垒层表面或内部，或者，所述栅槽从所述介质层延伸至所述沟道层内部，所述栅极与所述沟道层之间的生长半导体层位于该栅槽内。
8.根据权利要求1-5任意一项所述的半导体器件，其特征在于，所述半导体层还包括：
制作于所述衬底一侧的成核层；
制作于所述成核层远离所述衬底一侧的缓冲层；其中，所述成核层位于所述衬底与所述缓冲层之间，所述缓冲层位于所述沟道层与所述成核层之间。
9.一种半导体器件的制造方法，其特征在于，该方法包括：
提供一衬底；
在所述衬底一侧制作半导体层，所述半导体层包括沟道层和势垒层，所述沟道层和势垒层之间的界面处形成二维电子气；
在所述半导体层远离所述衬底一侧，栅极和漏极之间的区域，制作至少两个间隔设置的漏极结终端；
在所述半导体层远离所述衬底一侧制作源极、栅极和漏极，将所述至少两个漏极结终端分别与所述漏极短接；
其中，每个所述漏极结终端包括：
从所述半导体层远离所述衬底一侧生长的生长半导体层；以及
制作于所述生长半导体层远离所述半导体层一侧的欧姆电极，每个所述漏极结终端通过所述欧姆电极分别与所述漏极短接；
所述至少两个漏极结终端包括相邻设置的第一漏极结终端、第二漏极结终端以及第三漏极结终端，所述第一漏极结终端靠近栅极设置、所述第三漏极结终端靠近漏极设置、所述第二漏极结终端位于第一漏极结终端和第三漏极结终端之间，第一漏极结终端与第二漏极结终端之间的间距大于第二漏极结终端与第三漏极结终端之间的间距。
10.根据权利要求9所述的制造方法，其特征在于，在制作至少两个间隔设置的漏极结终端的步骤前，该方法还包括：
在所述半导体层远离所述衬底一侧，所述栅极对应的区域制作与所述栅极对应的栅槽。
11.根据权利要求10所述的制造方法，其特征在于，在所述半导体层远离所述衬底一侧，栅极和漏极之间的区域，制作至少两个间隔设置的漏极结终端的步骤包括：
在所述半导体层远离所述衬底一侧生长一层生长半导体层；
将所述至少两个漏极结终端对应区域的生长半导体层以及所述栅槽内生长半导体层保留，将其他区域的生长半导体层去除；
在留下的与所述至少两个漏极结终端对应的生长半导体层上制作欧姆电极，形成间隔设置的至少两个漏极结终端。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113497137A (zh) * 2020-04-07 2021-10-12 苏州捷芯威半导体有限公司 一种半导体器件及其制备方法
US20220399328A1 (en) * 2021-06-15 2022-12-15 Texas Instruments Incorporated High-voltage depletion-mode current source, transistor, and fabrication methods

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104269434A (zh) * 2014-09-19 2015-01-07 苏州捷芯威半导体有限公司 一种高电子迁移率晶体管
CN105720097A (zh) * 2016-04-28 2016-06-29 中国科学院半导体研究所 增强型高电子迁移率晶体管及制备方法、半导体器件
CN107240549A (zh) * 2017-07-18 2017-10-10 成都海威华芯科技有限公司 一种GaN HEMT器件的制作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013021628A1 (ja) * 2011-08-08 2013-02-14 パナソニック株式会社 半導体装置
US8921893B2 (en) * 2011-12-01 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit structure having islands between source and drain
KR101285598B1 (ko) * 2012-02-06 2013-07-15 삼성전자주식회사 질화물계 이종접합 반도체 소자 및 그 제조 방법
JP6326638B2 (ja) * 2013-04-25 2018-05-23 パナソニックＩｐマネジメント株式会社 半導体装置
CN107230614B (zh) * 2016-03-25 2020-09-04 北京大学 氮化镓半导体器件的制备方法
US9954092B2 (en) * 2016-07-22 2018-04-24 Kabushiki Kaisha Toshiba Semiconductor device, power circuit, and computer
US10741682B2 (en) * 2016-11-17 2020-08-11 Semiconductor Components Industries, Llc High-electron-mobility transistor (HEMT) semiconductor devices with reduced dynamic resistance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104269434A (zh) * 2014-09-19 2015-01-07 苏州捷芯威半导体有限公司 一种高电子迁移率晶体管
CN105720097A (zh) * 2016-04-28 2016-06-29 中国科学院半导体研究所 增强型高电子迁移率晶体管及制备方法、半导体器件
CN107240549A (zh) * 2017-07-18 2017-10-10 成都海威华芯科技有限公司 一种GaN HEMT器件的制作方法

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