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JPS60115099A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JPS60115099A
JPS60115099A JP58220553A JP22055383A JPS60115099A JP S60115099 A JPS60115099 A JP S60115099A JP 58220553 A JP58220553 A JP 58220553A JP 22055383 A JP22055383 A JP 22055383A JP S60115099 A JPS60115099 A JP S60115099A
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JP
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data
test
blocks
output
memory device
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JP58220553A
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義博 竹前
Kimiaki Sato
公昭 佐藤
Masao Nakano
正夫 中野
Tomio Nakano
中野　富男
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to KR8407344A priority patent/KR900006159B1/ko
Priority to DE8484308140T priority patent/DE3483134D1/de
Priority to EP84308140A priority patent/EP0143624B1/en
Publication of JPS60115099A publication Critical patent/JPS60115099A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技やｌｉｆ分野 本発明ｔユ、半導体記憶装置に関し、特に複数ブーツク
に分割されたメモリセルを廟する記憶装置において複数
ブロックのメモリセルを同時に試験でさるようにして記
憶装置の試験時間の短縮を図るための回路に関する。
技術の背景 最近、半導体記憶装置の記憶容量がますます増大する傾
向にあるが、記１．槓容量が増大するにつれて記憶装置
の試験時間も増大している。特に、出　・カビット数の
少ない記憶装置においては、記憶容量の増大に伴って試
験時間が大幅に増大する。し　′たがって、記憶装置の
試験時に通常動作時における出力ビツト数より多いビッ
ト数のメモリセルを一並列的に試験することができれば
試験時間をかなり短縮することが可能になる。特に、ダ
イナミックメモリ装置のようにメモリセルが複数ブロッ
クに分割されている場合には、この複数ブロックのメモ
リセルを並列的に試験することができれば好都合である
。
従来技術と問題点 第１図は、従来形のダイナミックメモリ装置の概略の構
成を示す。同図のメモリ装置は、例えば２つのメモリブ
ロック１および２、それぞれのメモリブロック１および
２にガータ蓄さ込み（Ｌ−竹なうための１き込み用アン
プ３および４、ノリッノフロップ等で構成される入力・
マッファ５、各七ルプロソク１および２からの読み出し
データを一時記憶するデータバッファ６および７、そし
て各トランジスタＱ１．Ｑ２．・・・、Ｑ１０等によっ
て構成される。
第１図のメモリ装置においては、データ書き込み時は、
入力データＤｉｎが入カノマ、ソファ５に入力されて非
反転入力データＤｉｎおよび反転入力データＤｉｎが出
力される。そして例えば列アドレス信号の上位ビット等
のアドレス信号Ａおよびその反転信号Ｘによってトラン
ジスタＱ１およびＱ２、またはトランジスタＱ３および
Ｑ４のいずれかがオンとされる。今例えば、アドレス信
号Ａが高レベルの場合はトランジスタＱ１＄−よびＱ２
がオンとされ、非反転入力データＤｉｎおよび反転入力
データ■が書き込み用アンプ４に入力される。そして、
セルグロック２内の１つのメモリセルが図示しない行ア
ドレスデコーダおよび列アドレスデコーダ等によって選
択され、選択されたメモリセルに書き込み用アンｆ４か
らデーター！１＠込みが行なわれる。アドレス信号Ａが
低レベルでありしたがりてアドレス信号Ｉが高レベルで
ある場合は入力データＤｉｎはセルブロック１内のメモ
リセルに書き込まれる。
第１図のメモリ装置において、データ読み出しを行なう
場合には、図示しない行デコーダおよび列デコーダ等に
よって各セルブロック１および２内の選択メモリセルの
データが読み出されデータバッファ６および７にそれぞ
れ一時記憶される。
そして、アドレス信号Ａが例えば高レベルであれはトラ
ンジスタＱ９がオンとなルデータバッファ６からの反転
および非反転出力によりてトランジスタＱ５およびＱ６
のいずれか一方がオン他方がオフとなり、データバスＤ
Ｂに非反転出力データＤｏｕｔおよび反転出力データＤ
ｏｕｔとして出−力される。アドレス信号Ａが低レベル
でありしたがってアドレス信号Ｘが高レベルの場合は、
データバッファ７からの出力がデータバスＤＢｉ介して
読み出される。
ところで、第１図のメモリ装置においては、入力データ
Ｄｉｒｌはアドレス信号ＡおよびＡによりて指定される
１つのセルブロックに書き込まれ、または該７°ドレス
信号ＡおよびＡによって指定される１つのセルブロック
から読み出される。したがって、メモリ装置の動作テス
ト等の場合には、各ブロック毎にメモリセルにテストデ
ータを順次書き込みかつ読み出して入力データと出力デ
ータを比較することにより書き込みおよび読み出し動作
等が正常に行なわれているかどうかが判定される。
しかしながら、このような従来形のメモリ装置における
試験方法においては、特に記憶容量が大きなメモリ装置
の場合に試験時間が極めて長くなるという不都合があっ
た。
発明の目的 本発明の目的は、前述の従来形における問題点に鑑み、
メモリセルが複数ブロックに分割された半導体記憶装置
において、該記憶装置に複数ブロックのメモリセルに連
列的にデータを書き込む手段および複数ブロックから読
み出したデータを比較する手段を設けるという構想に基
づき、メモリ装置の試験時間を大幅に短縮できるように
することにある。
発明の構成 そしてこの目的は、本発明によれば、複数ブロックのメ
モリセルを有し、通常動作時は各プログクを個別に選択
してデータの読み書きを行なう構成を具備し、テスト信
号の印加により同一人力データを複数のブロックに書き
込む書込手段と複数のゾロツクから読み出したデータを
比較する比較手段とを設け、それによりテスト時には複
数ブロックの同時テストを可能にしたことを特徴とする
半導体記憶装置を提供することによって達成される。
発明の実施例 以下、図面によｐ本発明の詳細な説明する。
第２図は、本発明の１実施例に係わる半導体記憶装置を
示す。同図の記憶装置は、第１図のメモリ装置にさらに
トランジスタＱｌｌ、Ｑ１２．Ｑ１３およびＱ１４、お
よび抵抗Ｒ等で構成される書き込み制御回路、およびト
ランジスタＱ１５．Ｑ１６゜Ｑ１７およびＱ１８等で構
成される出力データ判定回路を付加したものである。そ
の他の部分は第１図のメモリ装置のものと同じであり同
一参照符号により示されている。
第２図の記憶装置においては、通常動作時はテストハツ
トＴＰＩの電位が例えば低レベルとされ、トランジスタ
Ｑ１１．Ｑ１２．Ｑ１３．Ｑ１４はいずれもカットオフ
しているため、第１図のメモリ装置と同じ回路構成とな
シ、例えば列アドレス信号の上位ビット等のアドレス信
号ＡおよびＡによってセルブロック１または２が選択さ
れ、選択されたセルブロックにデータの書き込みまたは
読み出しが行なわれる。即ち、通常動作時は第１図のメ
モリ装置と第２図の記憶装置とは全く同じ動作を行なう
。
次に、テスト動作時は、テストパッドＴＰＩに例えば高
レベルの信号が印加されトランジスタＱｌｌ　、Ｑ１２
．Ｑ１３．Ｑ１４がいずれもオンとなる。したがって、
人力データＤｉｎ　ｉｉ書き込みアンプ３および４の双
方に入力されセルブロック１および２の双方に書き込ま
れる。なお、この場合各セルブロック１および２内のメ
モリセルが図示しない行アドレスデコーダおよび列アド
レスデコーダ等によって選択されることは通常動作の場
合と同じである。なお、テストパッドＴＰＩとグランド
間に接続された抵抗Ｒはテストパッド１が例えば開放状
態等の場合に該テス）　ノ９　ラドＴＰＩの電位を低レ
ベルに引き下げるために設けられているものである。
このようにして、２つのセルブロック１および２に同時
に同じ入力データＤｉｎが書き込まれた後、通常動作時
と同じ動作によって各セルブロック１および２からのデ
ータが読み出されてそれぞれデータバッファ６および７
に一時的に格納される。
そして、各データバッファ６および７から読み出された
非反転データＤ１および反転データが、および非反転デ
ータＤ２および反転ｒ−タＧがそれぞれトランジスタＱ
１５およびＱ１６、およびトランジスタＱ１７およびＱ
１８のダートに印加される。この時、もし各データＤｌ
およびＤｌとＤ２および肩とが全く同じであればテスト
用パスＴＢを介してテストパッドＴＰ２およびＴＰ３に
相異なる極性の信号が出力される。例えば、信号り、お
よびＤ２が共に高レベル信号頁および石が共に低レベル
の場合は、トランジスタＱ１５およびＱ１７が共にオン
、トランジスタＱ１６およびＱ１８が共にオフとなるか
らＴＰ２が低レベルＴＰ３が高レベルとなる。なお、テ
ストパスＴＢの各々には試験時にテストハツトＴＰ２お
よびＴＰ３を介して図示しないプルアップ用抵抗が接続
される。
これに対して、もし、データバッファ６および７の出力
データが一致しない場合はテストハツトＴＰ２およびＴ
Ｐ３の電位が共に低レベルまたは共に高レベルとなり、
いずれかのセルブロックで誤動作していることにな９エ
ラーを検出することが９龍となる。例えばデータバッフ
ァ６の出力信号り、が高レベル、可が低レベルの場合に
データバッファ７の出力信号Ｄ２が低レベル酊が高レベ
ルであるものとすると、トランジスタＱ１５およびＱ１
８が共にオンとなシ、テス！・ノｅツドＴＰ２およびＴ
Ｐ３の電位がいずれも低レベルとなる。
第３図は、このような出力データ判定回路の動作の真理
値表を示すものであり、テストハツトＴＰ２およびＴＰ
３の電位がいずれも低レベル（Ｌ）またはいずれも高レ
ベル（Ｈ）の場合に誤動作状態となる。
第４図は、本発明の他の実施例に係わる半導体記憶装置
における書込回路を示す。同図の回路は、第１図および
第２図の回路におけるトランジスタＱｌ、Ｑ２．Ｑ３お
よびＱ４のダート電圧を制御することによって通常動作
とテスト動作との間の切換を行なうものである。第４図
の回路において、通常動作時はテストノクツドＴＰ１’
ｉｚ高レベルとし、トランジスタＱｌ　９　、Ｑ２０　
、Ｑ２１およびトランジスタＱ２２．Ｑ２３．Ｑ２４で
構成されたインバータ回路金集に動作させることにより
アドレス信号Ａの反転出力をノードＮｌに、アドレス信
号Ａの反転出力をノードＮ２に出力するものである。
一方、テスト動作時はテストパッドＴＰＩをオープン状
態とし、該テス）　ノ４　ラドＴＰＩの電荷’ｅ低抵抗
にて放電させて低レベルとする。これにより、トランジ
スタＱ２０およびＱ２３が共にカットオフ状態となシ、
ノードＮ１およびＮ２が共にデゾレッショントランジス
タＱ１９およびＱ２２によって高レベルに保持される。
したがって、各トランジスタＱ１．Ｑ２．Ｑ３．Ｑ４が
すべてオンとなり、入力データＤｉｎおよびＤｉｎが同
時に書き込みアンプ３および４に入力される。
第５図（ａ）および（ｂ）は、それぞれ出力データ判定
回路の他の回路例およびその動作の真理値表を示したも
のである。この回路例は、トランジスタＱ１５　、Ｑｌ
６　、Ｑｌ７．Ｑｌ８を直列接続することによっても出
力ｒ−夕の判定が可能なことを示したものである。なお
、データバッファが６゜７以外に多数使用される場合に
も直列接続されるトランジスタの数を増加することによ
り出力データの判定を行ない得ることは明らかである。
第６図は、出力データ判定回路のさらに他の回路例を示
したものであり、データバッファ群が複数ある場合、共
通テストを実施したいデータバッフ了解の回路をまとめ
るとともに、トランジスタＱ２５とテストパッドＴＰ　
４、およびトランジスタＱ２６とテストパッドＴＰ５に
よシ部分的にテストができるようにしたものである。
第７図は、テスト用バスを第１図および第２図の回路に
おけるデータバスと共用した実施例を示す。この回路に
おいては、それぞれトランジスタＱ３１　、Ｑ３２．Ｑ
３３およびＱ３４．Ｑ３５゜Ｑ３６からなるインバータ
回路が用いられており、これらの各インバータ回路はテ
ストハツトＴＰ４の電位を通常動作時およびテスト動作
時でそれぞれ高レベルおよびオープン状態（または低レ
ベル）とすることによシ第４図のインバータ回路と同じ
動作を行なうものでおる。
発明の効果 このように、本発明によれば、複数ブロックのメモリセ
ルを同時に試験できるから、大容量の記憶装置において
も極めて短時間で試験を行なうことが可能になる。また
、一般に、記憶装置の動作試験時には、入力データと出
力データとの一致を調べる試験も行なわれるが、このよ
うな入出力データの一致を調べる場合にも、本発明に係
わる記憶装置においてはデータの書き込みおよび読み出
しの動作サイクルをすべてのブロックのすべてのメモリ
セルについて順次行なう必要がなくなるから試験時間を
大幅に短縮できることは明らかである。例えば、第２図
の記憶装置においては、１つのセルブロックのメモリセ
ルにつき書き込みおよび読み出し動作全１回行なうだけ
で同時に同じ動作か他のすべてのセルブロックのメモリ
セルにも行なわれ、すべてのセルブロックのメモリセル
の動作試験を完了することができる。
【図面の簡単な説明】
第２、図は従来形の半尋体記憶装置の構成を示すグロッ
ク回路図、第２図り本発明の１実施例に係わる半専体記
憶装置の構成を示すブロック回路図・第３図はｉ＠２図
の：＆置における出力データ判定回路の動作の真理値を
示す説明図、第４図は書込回路の他の例を示すブロック
回路図、第５図（＆）および（ｂ）はそれぞれ出力デー
タ判定回路の他の例を示すブロック回路図およびその真
ＦＩｌＩ値を示す説明図、第６図は出力データ判定回路
のさらに他の例を示すブロック回路図、そして第７図は
出力データ判定回路のさらに他の例を示すブロック回路
図である０ １．２：セルブロック、３　＋　４　”＋’Ｆき込み用
アンプ、５：入力バッファ、６，７，８，９：データバ
ッファ、Ｑｌ、Ｑ２．・・・、Ｑ３６：トランジスタ、
ＴＰＩ、ＴＰ２．ＴＰ３．ＴＰ４：テストパッド、Ｒ：
抵抗、ＤＢ：データ／マス、ＴＢ：テスト用パス。 弔３回 第４億） 手続補正書 昭和Ａθ年Ｊ　月２日 特許庁長官志　賀　字殿 １、事件の表示 昭和５８年　特許願　第２２０５５３号２、発明の名称 半尋体ｌピ憶装置 ３、補正をする者 ’＄を牛との関係　特許出願人 名称　（５２２）富士通株式会社 ４、代理人 （外　３名） ５、？＃正の対象 （１）明細＠＆−＋ｒ特許請求の範囲」の欄（２）明細
書の「発明の詳細な説明」の欄（３）図面Ｃ第１図、第
２図、第４図）６、補正の自答 ［１１明細書の「特許請求の範囲」會別紙のとおり補正
する。 （２）０明細４＠３自第９行から＠４＠第４行に「そし
て例えば・・・・・・書き込１れる。」とあるのを１そ
して例えば行アドレス信号の上位ビット等のアドレスイ
ｇ号Ａおよびその反転（ｉｆ　−！　Ａによってトラン
ジスタＱｌおよびＱ２．１πはトランジスタＱ３および
Ｑ４のいずれかがオンとされる。今例えば、アドレヌ信
号Ａが高レベルの場合はトランジスタＱ３およびＱ４が
オンとされ、非反転入力データＤｉｎおよび反転入力デ
ータＤｉｎが書き込み用アンプ３に入力される。そして
、セルプロ・ツクｌ内の１つのメモリセルが図示しない
行アドレスデコーダをよび列アドレスデコーダ等によっ
て選択され１選択され罠メモリセルに曹き込み用アンブ
３からデータ書き込みが行なわれる。アドレス信号Ａが
低レベルであシし罠がってアドレス信号Ａが高レベルで
ある場合は入力データＤｉｎはセルブロック２内のメモ
リセルに曹き込１れる。」と補正する。 ト明細書第６目第４行から同頁第１３行に「そしてこの
目的は、・・・・・・達成される、」とあるのを１そし
てこの目的は、本発明によれば、複数ブロックのメモリ
セル奮有し、テスト時に、各ブロックからのデータ出力
相補信号のうち真４８号同志及び補信号同志でバス線対
の一方及び他方を夫々同時に躯動して、該Ｉ・ス線対の
論理レベル状態により各ブロックからの出力データの不
一致を検出可能とする回路を具備し、複数ブロックの同
時テストが可能とされ罠こと全特徴とする牛導体記憶装
置を提供することによ−て達成される。」と補正するＯ Ｃ明細書第７員第９行から同頁第１３行に［例えばタ０
アドレス信号」とあるのを「例えば行アドレス信号」と
補正する。 Δ明細書−９自第１４行から同自第１５行における「ま
友は共に高レベル」を削除する、明細書第ＪＯ向第７行
における「またはいずれも高にベル■」を削除するＯ ｅ、明細薔第１Ｏ頁第１８行から第１１頁ツ１行に「ア
ドレス信号・・・・・・ものである。」とあるのを「ア
ドレス信号への反転出力をノードＮｌに、アドレス信号
Ａの反転出力をノードＮ２に出力するものである。」と
補正する。 （３ン　第１図、第２図および第４Ｌ９’ｉ別紙の如く
補正する。 ７、添付−’１類の目録 （１）　補正特許請求の範囲　１通 （２）　補正図面【第１図、第２図、第４図）１通 ２、特許請求の範囲 複数ブロックのメモリセルを有し、テスト時に、体記憶
装置。

Claims (1)

    【特許請求の範囲】
  1. 複数ブロックのメモリセルを有し、通常動作時は各ブロ
    ックを個別に選択してデータの読み書きを行なう構成を
    具備し、テスＨｍ号の印加によシ同−人カデータを複数
    のブロックに書き込む書込手段と複数のブロックから読
    み出したデータを比較する比較手段とを設け、それによ
    りテスト時には複数ブロックの同時テストを可能にした
    ことを特徴とする半導体記憶装置。
JP58220553A 1983-11-25 1983-11-25 半導体記憶装置 Granted JPS60115099A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP58220553A JPS60115099A (ja) 1983-11-25 1983-11-25 半導体記憶装置
US06/673,510 US4744061A (en) 1983-11-25 1984-11-20 Dynamic semiconductor memory device having a simultaneous test function for divided memory cell blocks
KR8407344A KR900006159B1 (en) 1983-11-25 1984-11-23 Dyanmic semiconductor memory device having a simultaneous test function for divided memory cell blooks
DE8484308140T DE3483134D1 (de) 1983-11-25 1984-11-23 Dynamische halbleiterspeicheranordnung mit geteilten speicherzellenbloecken.
EP84308140A EP0143624B1 (en) 1983-11-25 1984-11-23 Dynamic semiconductor memory device having divided memory cell blocks

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58220553A JPS60115099A (ja) 1983-11-25 1983-11-25 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPS60115099A true JPS60115099A (ja) 1985-06-21
JPH0463480B2 JPH0463480B2 (ja) 1992-10-09

Family

ID=16752792

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58220553A Granted JPS60115099A (ja) 1983-11-25 1983-11-25 半導体記憶装置

Country Status (5)

Country Link
US (1) US4744061A (ja)
EP (1) EP0143624B1 (ja)
JP (1) JPS60115099A (ja)
KR (1) KR900006159B1 (ja)
DE (1) DE3483134D1 (ja)

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