JP2947847B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えば、比較的
大きな記憶容量を有するダイナミック型RAM（ランダム
・アクセス・メモリ）等に利用して特に有用な技術に関
するものである。

〔従来の技術〕

ダイナミック型RAM等の大容量化が進み、その機能試
験を効率化する一つの手段として、MPR（Multi Purpose
Register:多目的レジスタ）及びデータ照合回路（Comp
arator）ならびに照合（Match）線引き抜きMOSFET（絶
縁ゲート型電界効果トランジスタ）をデータ線に対応し
て設け、照合線がロウレベルに引き抜かれるか否かによ
ってメモリセルの正常性をワード線単位で判定するライ
ンモードテスト（Line Mode Test）方式が提案されてい
る。

ラインモードテスト方式については、例えば、1989年
２月17日付、『アイ・エス・エス・シー・シー（ISSCC:
International Solid−State Circuits Conferense）ダ
イジェスト オブ テクニカル ペーパーズ（Digest O
f Technical Papers）SESSION XVI』の第244頁〜第245
頁に記載されている。

〔発明が解決しようとする課題〕

上記に記載される従来のラインテストモード方式には
次のような二つの問題点があることが、本願発明者等に
よって明らかとなった。すなわち、 （１）ラインテストモード方式では、前述のように、セ
ンスアンプの単位増幅回路に相当するMPRとデータ照合
回路及び照合線引き抜きMOSFETが各データ線に対応して
設けられ、引き抜きMOSFETは、照合線の比較的大きな容
量に蓄えられた電荷を高速に引き抜くため、比較的大き
なサイズを持つように設計される。その結果、ダイナミ
ック型RAMのレイアウト所要面積が増大し、チップサイ
ズが大型化して、その低コスト化が阻害される。

（２）ラインテストモードのようにメモリセルの機能試
験をワード線単位で実施する方式は、各ワード線に結合
されるメモリセルの数が多い場合には効果的であるが、
各データ線に結合されるメモリセルの数が多くワード線
の絶対数が多い場合には、試験回数が増大し、比較的不
利となる。

この発明の目的は、メモリセルの機能試験をデータ線
方向に集約して行いうるダイナミック型RAM等の半導体
記憶装置を提供することにある。この発明の他の目的
は、レイアウト所要面積の増加を抑えつつ、比較的大き
なカラムアドレス空間を有するダイナミック型RAM等の
機能試験を効率化し、その低コスト化を図ることができ
る。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
リファレンスビット及びデータ照合回路ならびにチェッ
クビットを各データ線に対応して設け、メモリセルの機
能試験を、 （ａ）チェックビットをリセットし、すべてのリファレ
ンスビットに試験データを書き込む。

（ｂ）この試験データを、被試験メモリセルにワード線
単位で転写する。

（ｃ）被試験メモリセルに転写された試験データを、ワ
ード線単位で読み出し、対応するデータ照合回路により
リファレンスビットに保持されるもとの試験データと比
較照合する。

（ｄ）データ照合回路の照合結果に従って対応するチェ
ックビットを選択的に書き換える。

（ｅ）上記（ｂ）項〜（ｄ）項をすべてのワード線につ
いて繰り返した後、チェックビットを読み出すことで、
対応するデータ線に結合されるすべてのメモリセルの正
常性を判定する。

という手順で実施する。このとき、リファレンスビット
及びチェックビットをダイナミック型メモリセルにより
構成し、比較照合動作の期間中もとの試験データを保持
するデータ保持手段を、例えばシェアドセンス形態とさ
れる反対側のメモリアレイのデータ線を用いて実現す
る。

〔作 用〕

上記した手段によれば、レイアウト所要面積の増加を
抑えつつ、メモリセルの機能試験をデータ線方向に集約
して実施しうるダイナミック型RAM等を実現できる。こ
れにより、比較的大きなカラムアドレス空間を有するダ
イナミック型RAM等の機能試験を効率化し、その低コス
ト化を推進することができる。

〔実施例〕

第２図には、この発明が適用されたダイナミック型RA
Mの一実施例のブロック図が示されている。また、第１
図には、第２図のダイナミック型RAMのメモリアレイ及
びその周辺回路の一実施例の回路図が示されている。こ
れらの図をもとに、この実施例のダイナミック型RAMの
構成と動作の概要について説明する。なお、第１図の各
回路素子ならびに第２図の各ブロックを構成する回路素
子は、公知の半導体集積回路の製造技術によって、特に
制限されないが、単結晶シリコンのような１個の半導体
基板上に形成される。第１図において、そのチャンネル
（バックゲート）部に矢印が付されるMOSFETはＰチャン
ネル型であって、矢印の付されないＮチャンネルMOSFET
と区別して示される。

この実施例のダイナミック型RAMは、特に制限されな
いが、比較的大きな記憶容量を有する。このため、ダイ
ナミック型RAMは、製品試験を効率的に実施する必要か
ら、メモリセルの機能試験をデータ線方向に集約して行
う専用のテストモードを備える。この実施例において、
ダイナミック型RAMは、特に制限されないが、WCBR（▲
▼・▲▼ビフォア▲▼）サイクルが実
行されることで上記テストモードを開始し、CBR（▲
▼ビフォア▲▼）又はROR（▲▼オン
リーリフレッシュ）サイクルが実行されることでこのテ
ストモードから解放される。

第２図において、ダイナミック型RAMは、特に制限さ
れないが、シェアドセンスアンプ方式を採り、半導体基
板面の大半を占めて配置される一対のメモリアレイARYL
及びARYRと、これらのメモリアレイにはさまれて配置さ
れる一対のデータ照合回路DCL及びDCRならびにセンスア
ンプSAとを備える。

メモリアレイARYLは、特に制限されないが、第１図に
示されるように、垂直方向に平行して配置されるｍ本の
ワード線WL1〜WLmと、水平方向に平行して配置されるｎ
組の相補データ線ＤL1〜ＤLn（ここで、例えば非反転デ
ータ線DL1と反転データ線▲▼をあわせて相補デ
ータ線ＤL1のように表す。以下、相補信号ならびに相補
信号線について同様）とを含む。これらのワード線及び
相補データ線の交点には、情報蓄積用キャパシタCs及び
アドレス選択用MOSFETQmからなるｍ×ｎ個のダイナミッ
ク型メモリセルが格子状に配置される。メモリアレイAR
YLの同一のカラムアドレスに配置されるｍ個のメモリセ
ルのアドレス選択用MOSFETQmのドレインは、対応する相
補データ線ＤL1〜ＤLnの非反転又は反転データ線に所定
の規則性をもって交互に結合される。また、同一のロウ
アドレスに配置されるｎ個のメモリセルのアドレス選択
用MOSFETQmのゲートは、対応するワード線WL1〜WLmにそ
れぞれ共通結合される。各メモリセルの情報蓄積用キャ
パシタCsの他方の電極には、特に制限されないが、所定
のプレート電圧VPLが共通に供給される。

同様に、メモリアレイARYRは、特に制限されないが、
直交して配置されるｍ本のワード線WR1〜WRmならびにｎ
組の相補データ線ＤR1〜ＤRnと、これらのワード線及び
相補データ線の交点に格子状に配置されるｍ×ｎ個のダ
イナミック型メモリセルとを含む。メモリアレイARYRの
同一のカラムアドレスに配置されるｍ個のメモリセルの
アドレス選択用MOSFETQmのドレインは、対応する相補デ
ータＤR1〜ＤRnの非反転又は反転データ線に所定の規則
性をもって交互に結合される。また、同一のロウアドレ
スに配置されるｎ個のメモリセルのアドレス選択用MOSF
ETQmのゲートは、対応しうるワード線WL1〜WLmにそれぞ
れ共通結合される。

メモリアレイARYL及びARYRのワード線WL1〜WLmならび
にWR1〜WRmは、特に制限されないが、共通のロウアドレ
スデコーダRADに結合され、択一的に選択状態とされ
る。一方、メモリアレイARYLの相補データ線ＤL1〜ＤLn
は、特に制限されないが、データ照合回路DCLの対応す
る単位回路に結合され、さらにセンスアンプSAの対応す
る単位回路に結合される。同様に、メモリアレイARYRの
相補データ線ＤR1〜ＤRnは、データ照合回路DCRの対応
する単位回路に結合され、さらに上記センスアンプSAの
対応する単位回路に結合される。

データ照合回路DCLは、メモリアレイARYLの相補デー
タ線ＤR1〜ＤLnに対応して設けられるｎ個の単位回路を
備える。これらの単位回路は、特に制限されないが、第
１図に例示されるように、４個のＮチャンネルMOSFETQ1
3〜Q16からなる排他的論理和回路EOと、一対のシェアド
MOSFETQ17及びQ18とをそれぞれ含む。

このうち、シェアドMOSFETQ17及びQ18のゲートには、
特に限定されないが、タイミング信号φslが共通に供給
される。このタイミング信号φslは、左側のメモリアレ
イARYLがアクセスされるとき選択的にハイレベルとさ
れ、これによってメモリアレイARYLの相補データ線ＤL1
〜ＤLnが、センスアンプSAの対応する単位回路に選択的
に結合される。

一方、排他的論理回路EOを構成するMOSFETQ13及びQ14
のゲートは、メモリアレイARYLの対応する相補データ線
ＤL1〜ＤLnの反転又は非反転データ線に結合され、その
共通結合されたソースは、排他的論理和回路EOの出力ノ
ードn1として、照合制御線CLNに共通結合された後、Ｎ
チャンネルMOSFETQ34を介して回路の接地電位に結合さ
れる。また、MOSFETQ15及びQ16のドレインは、対応する
シェアドMOSFETQ17及びQ18の外側で、センスアンプSAの
対応する単位回路の非反転入出力ノードD1〜Dn又は反転
入出力ノード▲▼〜▲▼に結合され、その共通
結合されたゲートは、照合制御線CLPに共通結合された
後、ＰチャンネルMOSFETQ3を介して回路の電源電圧に結
合される。

MOSFETQ3及びQ34のゲートには、特に制限されない
が、タイミング信号φdclが共通に供給される。ここ
で、タイミング信号φdclは、特に制限されないが、通
常ハイレベルとされ、ダイナミック型RAMがテストモー
ドとされるとき、所定のタイミングで一時的にロウレベ
ルとされる。タイミング信号φdclがハイレベルとされ
るとき、MOSFETQ3はオフ状態とされ、MOSFETQ34がオン
状態とされる。したがって、MOSFETQ15及びQ16がともに
オフ状態とされ、排他的論理回路EOの出力ノードn1は強
制的にロウレベルとされる。タイミング信号φdclがロ
ウレベルとされると、MOSFETQ15及びQ16がともにオン状
態となり、出力ノードn1の強制接地が解かれる。このた
め、排他的論理和回路EOは動作状態となり、メモリアレ
イARYLの対応する相補データ線ＤL1〜ＤLnに保持される
データとセンスアンプSAの対応する単位回路によって増
幅された読み出しデータとを比較照合するデータ照合回
路として作用する。

後述のように、ダイナミック型RAMがテストモードさ
れるとき、データ照合回路DCLは反対側のメモリアレイA
RYRを構成するメモリセルの機能試験に供される。この
とき、メモリアレイARYLの各相補データ線には、対応す
るリファレンスビットが一時的に保持され、センスアン
プSAの各単位回路の相補入出力ノードＤ１〜Ｄｎには、
メモリアレイARYRの選択されたメモリセルすなわち被試
験メモリセルの読み出しデータが増幅・保持される。排
他的論理和回路EOの出力ノードn1は、これらのデータが
一致するときロウレベルのままとされ、一致しないとき
選択的にハイレベルとされる。

データ照合回路DCLの各単位回路は、特に制限されな
いが、さらにダイナミック型メモリセル形態とされる一
対のチェックビット用メモリセルを備える。これらのメ
モリセルは、チェックビット用キャパシタCcとチェック
ビット用選択MOSFETQcとを含む。各チェックビット用選
択MOSFETQcのドレインは、メモリアレイARYLの対応する
相補データ線ＤL1〜ＤLnの非反転又は反転データ線に結
合され、そのゲートは、チェックビット用ワード線WCL1
又はWCL2に共通結合される。これらのチェックビット用
ワード線は、特に限定されないが、ロウアドレスデコー
ダRADに結合され、ダイナミック型RAMがテストモードと
されるとき、最下位ビットの相補内部アドレス信号ａx0
に従って選択的に選択状態とされる。一方、各チェック
ビット用キャパシタCcのチェックビット用選択MOSFETQc
のソースに結合された電極は、さらにＮチャンネルMOSF
ETQ11又はQ12を介して回路の接地電位に結合され、その
他方の電極には所定のプレート電圧VPLが共通に供給さ
れる。MOSFETQ11及びQ12のゲートは共通結合された後、
対応する上記排他的論理和回路EOの出力ノードn1に結合
される。

後述するように、チェックビット用メモリセルには、
テストモードが行われる当初において、論理“1"すなわ
ちハイレベルのチェックビットが書き込まれる。また、
排他的論理和回路EOの出力ノードn1は、前述のように、
メモリアレイARYRの被試験メモリセルから読み出された
データと対応するリファレンスビットとが一致しないと
き、選択的にハイレベルとされる。このとき、チェック
ビット用メモリセルに書き込まれたハイレベルは、対応
するMOSFETQ11又はQ12がオン状態とされることで引き抜
かれ、論理“0"すなわちロウレベルとされる。データ照
合回路DCLの各チェックビットは、メモリアレイARYLを
構成するメモリセルの通常の読み出し経路を介して読み
出すことができる。

同様に、データ照合回路DCRは、メモリアレイARYRの
相補データＤR1〜ＤRnに対応して設けられるｎ個の単位
回路を備える。これらの単位回路は、上記データ照合回
路DCLの単位回路と同一の回路構成とされ、一対のシェ
アドMOSFETQ26及びQ27と、４個のMOSFETQ28〜Q31からな
る排他的論理和回路EOならびに一対のチェックビット用
メモリセルとその引き抜き用MOSFETQ32及びQ33とをそれ
ぞれ備える。

このうち、シェアドMOSFETQ26及びQ27は、タイミング
信号φsrがハイレベルとされることで選択的にオン状態
とされ、排他的論理和回路EOは、タイミングφdcrがロ
ウレベルとされることで選択的に動作状態とされる。ま
た、データ照合回路DCRは、反対側のメモリアレイARYL
を構成するメモリセルの機能試験に供され、このとき、
メモリアレイARYRの各相補データ線には、対応するィフ
ァレンスビットが一時的に保持される。そして、各チェ
ックビットは、メモリアレイARYLの選択されたメモリセ
ルすなわち被試験メモリセルから読み出されたデータと
対応するリファレンスビットが一致しないとき、選択的
に引き抜かれ、論理“0"すなわちロウレベルとされる。

次に、センスアンプSAは、特に制限されないが、第１
図に示すように、メモリアレイARYL及びARYRの各相補デ
ータ線に対応して設けられるｎ個の単位回路を備える。
これらの単位回路は、第１図に例示されるように、Ｐチ
ャンネルMOSFETQ1及びQ2ならびにＮチャンネルMOSFETQ1
9及びQ20からなる単位増幅回路USAと、３個のＮチャン
ネルMOSFETQ21〜Q23からなる単位プリチャージ回路UPC
とをそれぞれ備える。

このうち、各単位プリチャージ回路UPCを構成するMOS
FETQ21〜Q23は、特に制限されないが、ダイナミック型R
AMが非選択状態とされタイミング信号φpcがハイレベル
とされることで、選択的にオン状態となる。その結果、
対応する単位回路の相補入出力ノードＤ１〜Ｄｎが、回
路の電源電圧の二分の一とされるハーフプリチャージレ
ベルHVCとされる。

一方、センスアンプSAの各単位増幅回路USAは、コモ
ンソース線SPを介して回路の電源電圧が供給され、同時
にコモンソース線SNを介して回路の接地電位が供給され
ることで、選択的に動作状態とされる。この動作状態に
おいて、各単位増幅回路USAは、メモリアレイARYLの選
択されたメモリセルからシェアドMOSFETQ17及びQ18を介
して、あるいはメモリアレイARYRの選択されたメモリセ
ルからシェアドMOSFETQ26及びQ27を介して出力される微
小読み出し信号を増幅し、ハイレベル又はロウレベルの
２値読み出し信号とする。センスアンプSAの各単位増幅
回路USAは、上記データ照合回路DCL及びDCRに設けられ
るチェックビットや後述するリファレンスビットの書き
込み及び読み出し動作にも用いられる。

センスアンプSAの各単位回路は、さらに、Ｎチャンネ
ルMOSFETQ24及びQ25からなるカラムスイッチと、キャパ
シタCr及び選択用MOSFETQrからなる一対のリファレンス
ビット用メモリセルとを備える。

このうち、カラムスイッチを構成するMOSFETQ24及びQ
25は、カラムアドレスデコーダCADから供給されるデー
タ線選択信号Y1〜Ynが択一的にハイレベルとされること
で、選択的にオン状態とされる。これにより、センスア
ンプSAの対応する単位回路が、相補共通データ線ＣＤに
選択的に接続される。

一方、リファレンスビット用メモリセルは、上記チェ
ックビット用メモリセルならびにメモリアレイARYL及び
ARYRのメモリセルと同様にダイナミック型メモリセルと
され、対応するリファレンスビット用ワード線WQ1又はW
Q2がハイレベルとされることで選択的に選択状態とされ
る。この実施例において、リファレンスビット用メモリ
セルを構成するキャパシタCrは、特に制限されないが、
メモリアレイARYL及びARYRのメモリセルを構成する情報
蓄積用キャパシタCsに比較して２倍の容量（情報蓄積容
量）を持つように設計される。リファレンスビット用ワ
ード線WQ1及びWQ2は、特に制限されないが、ロウアドレ
スデコーダRADに結合され、ダイナミック型RAMがテスト
モードとされるとき、最下位ビットの相補内部アドレス
信号ａx0に従って選択的に選択状態とされる。

第２図において、ロウアドレスデコーダRADには、特
に制限されないが、ロウアドレスバッファRABからｉ＋
１ビットの相補内部アドレス信号ａx0〜ａxiが供給さ
れ、タイミング発生回路TGからタイミング信号φｘが供
給される。

ロウアドレスデコーダRADは、上記タイミング信号φ
ｘがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ロウアドレスデコーダRA
Dは、上記相補内部アドレス信号ａx0〜ａxiをデコード
し、メモリアレイARYL又はARYRの対応するワード線を択
一的にハイレベルの選択状態とする。ロウアドレスデコ
ーダRADは、ダイナミック型RAMがテストモードとされる
とき、データ照合回路DCL又はDCLのチェックビット用ワ
ード線ならびにセンスアンプSAのリファレンスビット用
ワード線を選択的にハイレベルの選択状態とする機能を
あわせ持つ。この実施例において、メモリアレイARYL又
はARYRならびにデータ照合回路DCL又はDCRの選択は、特
に制限されないが、最上位ビットの相補内部アドレス信
号ａxiに従って行われ、チェックビット用ワード線WCL1
又はWCL2,WCR1又はWCR2ならびにリファレンスビット用
ワード線WQ1又はWQ2の選択は、最下位ビットの相補内部
アドレス信号ａx0に従って行われる。

ロウアドレスバッファRABは、アドレスマルチプレク
サAMXから伝達されるロウアドレス信号を、タイミング
発生回路TGから供給されるタイミング信号φarに従って
取り込み、保持する。また、これらのロウアドレス信号
をもとに上記相補内部アドレス信号ａx0〜ａxiを形成
し、ロウアドレスデコーダRADに供給する。

アドレスマルチプレクサAMXは、特に制限されない
が、ダイナミック型RAMが通常の動作モードとされタイ
ミング発生回路TGからロウレベルのタイミング信号φre
fが供給されるとき、外部端子A0〜Aiを介して時分割的
に供給されるＸアドレス信号AX0〜AXiを選択し、上記ロ
ウアドレス信号としてロウアドレスバッファRABに伝達
する。また、ダイナミック型RAMがリフレッシュモード
とされ上記タイミング信号φrefがハイレベルとされる
とき、リフレッシュアドレスカウンタRFCから供給され
るリフレッシュアドレス信号ar0〜ariを選択し、上記ロ
ウアドレス信号としてロウアドレスバッファRABに伝達
する。

リフレッシュアドレスカウンタRFCは、特に制限され
ないが、ダイナミック型RAMがCBRリフレッシュモードと
されるとき、タイミング発生回路TGから供給されるタイ
ミング信号φrcに従って歩進動作を行う。その結果、上
記リフレッシュアドレス信号ar0〜ariを形成し、アドレ
スマルチプレクサAMXに供給する。

一方、カラムアドレスデコーダCADには、特に制限さ
れないが、カラムアドレスバッファCABからｉ＋１ビッ
トの相補内部アドレスａy0〜ａyiが供給され、タイミン
グ発生回路TGからタイミング信号φｙが供給される。

カラムアドレスデコーダCADは、上記タイミング信号
φｙがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダCADは、上記相補内部アドレス信号ａy0〜ａyiをデコ
ードし、対応するデータ線選択信号Y1〜Ynを択一的にハ
イレベルとする。これらのデータ線選択信号は、前述の
ように、センスアンプSAのカラムスイッチを構成するス
イッチMOSFETQ24及びQ25のゲートにそれぞれ供給され
る。

カラムアドレスバッファCABは、外部端子A0〜Aiを介
して時分割的に供給されるＹアドレス信号AY0〜AYiを、
タイミング発生回路TGから供給されるタイミング信号φ
acに従って取り込み、保持する。また、これらのＹアド
レス信号をもとに、相補内部アドレス信号ａy0〜ａyiを
形成して、上記カラムアドレスデコーダCADに供給され
る。

相補共通データ線ＣＤは、特に制限されないが、デー
タ入出力回路I/Oに結合される。

データ入出力回路I/Oは、特に制限されないが、デー
タ入力バッファ及びデータ出力バッファを備える。この
うち、データ入力バッファの入力端子は、データ入力端
子Dinに結合され、その出力端子は相補共通データ線Ｃ
Ｄに結合される。データ入力バッファには、タイミング
発生回路TGからタイミング信号φｗが供給される。

データ入力バッファは、ダイナミック型RAMが書き込
みモードとされ上記タイミング信号φｗがハイレベルと
されることで、選択的に動作状態とされる。この動作状
態において、データ入力バッファは、データ入力端子Di
nを介して供給される書き込みデータに従った相補書き
込み信号を形成し、相補共通データ線ＣＤを介して、セ
ンスアンプSAのリファレンスビット用メモリセルやデー
タ照合回路DCL又はDCRのチェックビットあるいはメモリ
アレイARYL又はARYRの選択されたメモリセルに供給す
る。特に制限されないが、上記タイミング信号φｗがロ
ウレベルとされるとき、データ入力バッファの出力はハ
イインピーダンス状態とされる。

一方、データ出力バッファの入力端子は、相補共通デ
ータ線ＣＤに結合され、その出力端子はデータ出力端子
Doutに結合される。データ出力バッファには、タイミン
グ発生回路TGからタイミング信号φｒが供給される。

データ出力バッファは、ダイナミック型RAMが読み出
しモードとされ上記タイミング信号φｒがハイレベルと
されることで、選択的に動作状態とされる。この動作状
態において、データ出力バッファは、データ号回路DCL
又はDCRのチェックビットあるいはメモリアレイARYL又
はARYRの選択されたメモリセルから相補共通データ線Ｃ
Ｄを介して出力される２値読み出し信号をさらに増幅
し、データ出力端子Doutを介して外部に送出する。

タイミング発生回路TGは、外部から起動制御信号とし
て供給されるロウアドレスストローブ信号▲▼，
カラムアドレスストローブ信号▲▼及びライトイ
ネーブル信号▲▼をもとに、上記各種のタイミング
信号を形成し、ダイナミック型RAMの各部に供給する。

第３図には、第２図のダイナミック型RAMのテストモ
ードの一実施例の処理フロー図が示されている。また、
第４図には、第３図のテストモードの一実施例の状態遷
移図が示されている。これらの図をもとに、この実施例
のダイナミック型RAMのテストモードの概要とその特徴
について説明する。なお、第３図及び第４図では、左側
のメモリアレイARYLを構成するメモリセルの機能試験が
実施される場合について例示されている。また、以下の
説明では、情報蓄積用キャパシタCsをしてメモリアレイ
ARYL又はARYRのメモリセルあるいはその内容を称し、チ
ェックビット用キャパシタCc及びリファレンスビット用
キャパシタCrをしてチェックビット及びリファレンスビ
ットあるいはその内容を称する。

第３図において、ダイナミック型RAMのテストモード
は、特に制限されないが、６段階のステップ（STEP）Ａ
〜Ｇに分けて実行される。

すなわち、ダイナミック型RAMがテストモードとされ
ると、特に制限されないが、まずステップＡにより、チ
ェックビットCcのリセット処理が行われる。このとき、
ダイナミック型RAMには、データ入力端子Dinを介して論
理“1"のチェックビットデータが供給される。また、ア
ドレス入力端子A0〜Aiには、ロウアドレスとして反対側
のデータ照合回路DCRならびにチェックビット用ワード
線WCR1又はWCR2を指定するための選択信号が順次供給さ
れ、カラムアドレスとしてデータ照合回路DCRの単位回
路を指定するためのＹアドレス信号AY0〜AYiが順次供給
される。チェックビットデータは、データ入出力回路I/
Oから相補共通データ線ＣＤ及びセンスアンプSAを経
て、データ照合回路DCRのチェックビットCcに順次書き
込まれ、保持される。上記書き込み動作は、チェックビ
ットの数すなわちｎサイクルだけ繰り返される。その結
果、第４図に示されるように、データ照合回路DCRのす
べてのチェックビットCcが、論理“1"すなわちハイレベ
ルにリセットされる。

次に、ステップＢにより、リファレンスビットの書き
込み動作がｎサイクルだけ繰り返し実行される。このと
き、ダイナミック型RAMには、特に制限されないが、デ
ータ入力端子Dinを介して論理“1"又は“0"の試験デー
タが所定の組み合わせで供給される。また、アドレス入
力端子A0〜Aiには、ロウアドレスとしてリファレンスビ
ット用ワード線WQ1又はWQ2を指定するための選択信号が
順次供給され、カラムアドレスとしてセンスアンプSAの
単位か路を指定するための相補内部アドレス信号ａy0〜
ａyiが順次供給される。論理“1"又は“0"の試験データ
は、データ入出力回路I/Oから相補共通データ線ＣＤを
経て、センスアンプSAのリファレンスビットCrに順次書
き込まれ、保持される。

センスアンプSAの各リファレンスビットCrに保持され
る試験データは、ステップＣにより、メモリアレイARYL
を構成するメモリセルすなわち被試験メモリセル（テス
トビット）にワード線単位で転写される。このとき、ダ
イナミック型RAMのアドレス入力端子A0〜Aiには、ロウ
アドレスとして、メモリアレイARYLのワードWL1〜WLmを
指定するためのＸアドレス信号AX0〜AXiが順次供給され
る。

ダイナミック型RAMでは、メモリアレイARYLの対応す
るワード線WL1〜WLmが順次択一的にハイレベルの選択状
態とされ、同時に最下位ビットのＸアドレス信号AX0に
従ってセンスアンプSAのリファレンスビット用ワード線
WQ1又はWQ2が選択的にハイレベルの選択状態とされる。
また、最上位ビットのＸアドレス信号AXi従って、タイ
ミング信号φslがハイレベルとされ、シェアドMOSFETQ1
7及びQ18がオン状態とされる。

前述のように、リファレンスビット用メモリセルを構
成するキャパシタCrは、メモリアレイARYLのメモリセル
を構成する情報蓄積用キャパシタCsに比較して２倍の情
報蓄積容量を持つように設計される。このため、メモリ
アレイARYLの選択されたワード線に結合されるｎ個のテ
ストビットCsには、第４図に示されるように、センスア
ンプSAの対応するリファレンスビットCrに保持される試
験データが強制的にかつワード線単位で一斉に転写され
る。これらの転写動作は、メモリアレイARYLのワード線
数すなわちｍサイクルだけ繰り返して実行される。

一方、センスアンプSAの各リファレンスビットCrに保
持される試験データは、１サイクルのステップＤによ
り、メモリアレイARYRの対応する相補データ線ＤR1〜Ｄ
Rnに一斉に転写される。このとき、ダイナミック型RAM
では、タイミング信号φsrがハイレベルとされシェアド
MOSFETQ26及びQ27がオン状態とされるとともに、センス
アンプSAの各単位増幅回路USAが一斉に動作状態とされ
る。このため、各リファレンスビットに保持される試験
データCrは、第４図に示されるように、反対側のメモリ
アレイARYRの対応する相補データ線ＤR1〜ＤRnにおい
て、ハイレベル又はロウレベルの２値読み出し信号とさ
れ、これらの相補データ線上において保持される。

上記ステップＣによりメモリアレイARYLの各メモリセ
ルに書き込まれた試験データは、ステップＥにより、ワ
ード線単位で読み出され、反対側のデータ照合回路DCR
において、メモリアレイARYRの対応する相補データ線Ｄ
R1〜ＤRnに保持される試験データと比較照合される。こ
のとき、ダイナミック型RAMのメモリアレイARYLでは、
ワード線WL1〜WLmが順次ハイレベルの選択状態とされ、
シェアドMOSFETQ17及びQ18がオン状態とされる。したが
って、メモリアレイARYLの選択されたワード線に結合さ
れるｎ個のメモリセルの微小読み出し信号が、センスア
ンプSAの対応する単位増幅回路USAによって増幅され、
その相補入出力ノードＤ１〜Ｄｎにおいて、ハイレベル
又はロウレベルの２値読み出し信号とされる。

一方、データ照合回路DCRでは、タイミング信号φdcr
がロウレベルとされ、各単位回路の排他的論理和回路EO
が動作状態とされる。このため、各排他的論理和回路EO
の出力ノードn1が、センスアンプSAの対応する単位回路
の相補入出力ノードＤ１〜Ｄｎに確立された読み出しデ
ータとメモリアレイARYRの対応する相補データ線ＤR1〜
ＤRnに保持されるもとの試験データCrとが一致しないこ
とを条件に、選択的にハイレベルとされる。その結果、
第４図に示されるように、データ照合回路DCRの対応す
るチェックビットCcが選択的に引き抜かれ、論理“0"す
なわちロウレベルに書き換えられる。言うまでもなく、
対応する両データが一致する場合、データ照合回路DCR
のチェックビットCcは論理“1"すなわちハイレベルのま
まとされる。

ステップＥによる比較照合動作は、ｍサイクルすなわ
ちメモリアレイARYLのワード線数だけ繰り返し行われ
る。したがって、データ照合回路DCRの各チェックビッ
トCcの状態は、メモリアレイARYLの対応する相補データ
線ＤL1〜ＤLnに結合されるすべてのメモリセルの機能試
験結果を集約するものとなる。

反対側のメモリアレイARYRの相補データ線ＤR1〜ＤRn
に保持されるもとの試験データCrは、ステップＦによ
り、特に制限されないが、１サイクルのリフレッシュダ
ミーサイクルが実行されることで、初期状態すなわちハ
ーフプリチャージレベルにクリアされる。

ダイナミック型RAMの上記テストモードにょ結果は、
ステップＧにより、データ照合回路DCRのチェックビッ
トを順次読み出すことで、判定される。このとき、ダイ
ナミック型RAMのアドレス入力端子には、ロウアドレス
としてチェックビット用ワード線WCR1又はWCR2を指定す
るための選択信号が順次供給され、カラムアドレスとし
てデータ照合回路DCRの単位回路を指定するためのＹア
ドレス信号AY0〜AYiが順次供給される。データ照合回路
DCRから順次読み出されるチェックビットCcは、データ
出力端子Doutを介して、外部の試験装置に取り込まれ、
テストモードの結果の判定処理に供される。その結果、
読み出されたチェックビットCcが論理“1"のままである
場合、メモリアレイARYLの対応するカラムアドレスに配
置されるｍ個のメモリセルは正常とされ、論理“0"に書
き換えられている場合には、所定のエラー処理が行われ
る。上記判定動作は、チェックビットの数すなわちｎサ
イクルだけ繰り返し実行される。

以上のように、この実施例のダイナミック型RAMは、
シェアドセンスアンプ方式を採り、一対のメモリアレイ
ARYL及びARYRにはさまれて配置されるセンスアンプSAを
備える。ダイナミック型RAMは、さらに、上記メモリア
レイAYL及びARYRを構成するメモリセルの機能試験をデ
ータ線方向に集約して行うためのテストモードを有し、
そのためのデータ照合回路DCL及びDCRを備える。センス
アンプSAは、メモリアレイARYL及びARYRの各相補データ
線に対応して設けられるｎ個のリファレンスビットを含
み、データ照合回路DCL及びDCRは、各相補データ線に対
応して設けられるｎ個のチェックビットと排他的論理和
回路EOとを含む。この実施例において、上記ィファレン
スビット及びチェックビットは、メモリアレイARYL及び
ARYRを構成するメモリセルと同様なダイナミック型メモ
リセルとされる。また、テストモードは、 （ａ）反対側のデータ照合回路DCR又はDCLのチェックビ
ットに論理“1"を書き込み、これをリセット状態とする
とともに、センスアンプSAのリファレンスビットに、論
理“1"又は“0"の試験データを所定の組み合わせで書き
込む。

（ｂ）上記リファレンスビートに保持される試験データ
を、メモリアレイARYL又はARYRの被試験メモリセルにワ
ード線単位で転写するとともに、反対側のメモリアレイ
ARYR又はARYLの対応する相補データ線に転写する。

（ｃ）被試験メモリセルに転写された試験データをワー
ド線単位で読み出し、データ照合回路DCR又はDCLによ
り、反対側のメモリアレイARYR又はARYLの対応する相補
データ線に保持されるもとの試験データと比較照合す
る。

（ｄ）上記データ照合回路DCR又はDCLによる照合結果に
従って、対応するチェックビットを選択的に論理“0"に
書き換える。

（ｅ）上記動作をすべてのワード線について繰り返した
後、データ照合回路DCR又はDCLのチェックビットを順次
読み出すことで、メモリアレイARYL又はARYRの対応する
相補データ線に結合されるｎ個のメモリセルの正常性を
判定する。という手順で行われる。これにより、この実
施例のダイナミック型RAMでは、リファレンスビット及
びチェックビットが通常のダイナミック型メモリセルに
より構成されることでレイアウト所要面積の増加を抑え
つつ、メモリセルの機能試験をデータ線方向に集約して
実行することができる。このため、メモリアレイARYL及
びARYRのすべてのメモリセルの機能試験を実施するのに
必要な合計サイクル数TCは、ワード線数をｍ、相補デー
タ線数をｎとするとき、 TC＝２（2m＋3n＋２） となる。周知のように、機能試験を集約して実行できな
い通常のダイナミック型RAMでは、いわゆるライトリー
ドテストが行われ、その合計サイクル数TC′は、 TC′＝２×２（ｍ×ｎ） となる。したがって、この実施例のダイナミック型RAM
の合計サイクル数TCは、上記通常のダイナミック型RAM
に比較して（2m＋3n＋２）/2（ｍ×ｎ）に削減される。
例えるならば、ダイナミック型RAMの記憶容量をいわゆ
る１メガ（100万）ビットとし、ワード線数ｍ及びｎを
それぞれ1024とするとき、上記削減比率は0.0024のよう
に小さな値となる。その結果、ダイナミック型RAM等の
機能試験に必要な時間が著しく縮小され、低コスト化が
図られる。

以上の本実施例に示されるように、この発明を比較的
大きな記憶容量を有するダイナミック型RAM等の半導体
記憶装置に適用することで、次のような作用効果が得ら
れる。すなわち、 （１）リファレンスビット及びデータ照合回路ならびに
チェックビットを各データ線に対応して設け、メモリセ
ルの機能試験を、 （ａ）チェックビットをリセットし、すべてのリファ
レンスビットに所定の試験データを書き込む。

（ｂ）この試験データを、被試験メモリセルにワード
線単位で書き込む。

（ｃ）被試験メモリセルに転写された試験データを、
ワード線単位で読み出し、対応するデータ照合回路によ
りリファレンスビットに保持されるもとの試験データと
比較照合する。

（ｄ）データ照合回路の照合結果に従って対応するチ
ェックビットを選択的に書き換える。

（ｅ）上記（ｂ）項〜（ｄ）項をすべてのワード線に
ついて繰り返した後、チェックビットを順次読み出し、
対応するデータ線に結合されるすべてのメモリセルの正
常性を判定する。

という手順で実施することで、ダイナミック型RAM等の
メモリセルの機能試験をデータ線方向に集約して実施で
きるという効果が得られる。

（２）上記（１）項において、リファレンスビット及び
チェックビットを、メモリアレイを構成するメモリセル
と同様なダイナミック型メモリセルとし、上記比較照合
動作の期間中、もとの試験データを反対側のメモリアレ
イの対応するデータ線によって保持することで、ダイナ
ミック型RAMレイアウト所要面積の増加を抑え、そのチ
ップサイズの増大を抑制できるという効果が得られる。

（３）上記（１）項及び（２）項により、比較的大きな
カラムアドレス空間を有するダイナミック型RAM等のメ
モリセルの機能試験を効率化し、その低コスト化を推進
できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図にお
いて、データ照合回路DCL及びDCRのチェックビットのリ
セット処理は、論理“1"を書き込むだけであるから、１
サイクルで一括してできるように回路を構成してもよ
い。この場合、機能試験に必要な合計サイクル数TCは、
さらに、 TC＝２（2m＋2n＋３） に削減される。データ照合回路DCL及びDCRは、チェック
ビットに代えて、直列又は並列形態とされかつそれぞれ
のゲートが対応する排他的論理和回路EOの出力ノードn1
に結合される複数のMOSFETからなるノアゲート回路又は
ナンドゲート回路を設けてもよい。この場合、すべての
メモリセルの試験結果を１サイクルで判定できるため、
上記合計サイル数TCは、さらに、 TC＝２（2m＋ｎ＋４） に削減される。センスアンプSAならびにデータ照合回路
DCL及びDCRの回路素子数が問題とならない場合、リファ
レンスビット及びチェックビットは通常のレジスタ形態
としてもよい。第２図において、ダイナミック型RAM
は、複数のメモリマットを備えるものであってもよい
し、多ビット構成とされるものであってもよい。第３図
において、ステップＡとして行われるチェックビットの
リセット処理は、テストビットの読み出し照合処理以前
に行われることを条件に、その実施時期を合えることが
できる。また、ステップＦとして行われるリフレッシュ
ダミーサイクルは、テストモードの最後に実施してもよ
い。さらに、第１図に示されるメモリアレイ及びその周
辺回路の具体的な回路構成や、第２図に示されるダイナ
ミック型RAMのブロック構成ならびに制御信号及びアド
レス信号等の組み合わせ等、種々の実施形態を採りう
る。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるダイナミック型RA
Mに適用した場合について説明したが、それに限定され
るものではなく、例えば、ダイナミック型RAMを基本構
成とするマルチポートRAMや論理機能付メモリ等にも適
用できる。本発明は、少なくとも、格子状に配置された
多数のメモリセルを備える半導体記憶装置ならびにこの
ような半導体記憶装置を備えるディジタル集積回路装置
に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、リファレンスビットやデータ照合回路
及びチェックビットを各データ線に対応して設け、メモ
リセルの機能試験を、 （ａ）チェックビットをリセットし、すべてのリファレ
ンスビットに所定の試験データを書き込む。

（ｂ）この試験データを、被試験メモリセルにワード線
単位で転写する。

（ｃ）被試験メモリセルに転写された試験データを、ワ
ード線単位で読み出し、対応するデータ照合回路により
リファレンスビットに保持されるもとの試験データと比
較照合する。

（ｄ）データ照合回路の照合結果に従って対応するチェ
ックビットを選択的に書き換える。

（ｅ）上記（ｂ）項〜（ｄ）項をすべてのワード線につ
いて繰り返した後。チェックビットを順次読み出すこと
で、対応するデータ線に結合されるすべてのメモリセル
の正常性を判定する。

という手順で実施し、かつ、リィファレンスビット及び
チェックビットをダイナミック型メモリセルにより構成
し、比較照合動作の期間中もとの試験データを保持する
ために、例えばシェアドセンスアンプ形態とされる反対
側のメモリアレイのデータ線を用いることで、レイアウ
ト所要面積の増加を抑えつつ、メモリセルの機能試験を
データ線方向に集約して実施しうるダイナミック型RAM
等を実現できる。その結果、比較的大きなカラムアドレ
ス空間を有するダイナミック型RAM等メモリセルの機能
試験を効率化し、その低コスト化を推進することができ
る。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型RAMの
メモリアレイ及びその周辺回路の一実施例を示す回路
図、 第２図は、第１図のメモリアレイを含むダイナミック型
RAMの一実施例を示すブロック図、 第３図は、第２図のダイナミック型RAMのテストモード
の一実施例を示す処理フロー図、 第４図は、第３図のテストモードの一実施例を示す状態
遷移図である。 ARYL,ARYR……メモリアレイ、DCL,DCR……データ照合回
路、EO……排他的論理和回路、SA……センスアンプ、US
A……単位増幅回路、UPC……単位プリチャージ回路、Cs
……情報蓄積用キャパシタ、Qm……アドレス選択用MOSF
ET、Cc……チェックビット用キャパシタ、Qc……チェッ
クビット用選択MOSFET、Cr……リファレンスビット用キ
ャパシタ、Qr……リファレンスビット用選択MOSFET、Q1
〜Q4……ＰチャンネルMOSFET、Q11〜Q35……Ｎチャンネ
ルMOSFET。 RAD……ロウアドレスデコーダ、CAD……カラムアドレス
デコーダ、RAB……ロウアドレスバッファ、AMX……アド
レスマルチプレクサ、RFC……リフレッシュアドレスカ
ウンタ、CAB……カラムアドレスバッファ、I/O……デー
タ入出力回路、TG……タイミング発生回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 29/00 G11C 11/401 H11L 21/8242 H11L 27/108 G01R 31/28

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】複数のワード線と複数のデータ線の交点に
   設けられた複数のメモリセルとを含むメモリアレイと、
   上記データ線に対応して設けられるリファレンスビッ
   ト、データ照合回路、チェックビット、及びデータ保持
   手段とを具備し、 前記複数のメモリセルの機能試験は、 （ａ）上記チェックビットを所定の初期状態にリセット
   し、上記リファレンスビットに所定の試験データを書き
   込み、 （ｂ）上記リファレンスビットに保持される試験データ
   を、被試験メモリセルにワード線単位で書き込むととも
   に、上記データ保持手段に転写し、 （ｃ）上記被試験メモリセルに保持される試験データ
   を、ワード線単位で読み出し、対応するデータ照合回路
   により上記データ保持手段に保持される元の試験データ
   と比較照合し、 （ｄ）上記データ照合回路の照合結果に従って対応する
   チェックビットを選択的に書き換えることにより行われ
   ることを特徴とする半導体記憶装置。
2. 【請求項２】上記リファレンスビット及び上記チェック
   ビットは、上記メモリセルとともにダイナミック型メモ
   リセルからなり、かつ上記リファレンスビットは、上記
   メモリセルより大きな情報蓄積容量を備えるものである
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】上記半導体記憶装置は、シェアドセンスア
   ンプ方式を採るものであって、上記データ保持手段は、
   上記メモリアレイと対をなす他方のメモリアレイの対応
   するデータ線を用いて実現されるものであることを特徴
   とする請求項１または２記載の半導体記憶装置。
4. 【請求項４】複数の第１ワード線と複数の第１データ線
   の交点に設けられた複数の第１メモリセルと前記第１デ
   ータ線に対応して設けられた第１チェックビット及び第
   １データ照合回路とを含む第１メモリアレイと、 複数の第２ワード線と複数の第２データ線の交点に設け
   られた複数の第２メモリセルと前記第２データ線に対応
   して設けられた第２チェックビット及び第２データ照合
   回路とを含む第２メモリアレイと、 一端が第１スイッチを介して前記第１データ線に結合さ
   れ、他端が第２スイッチを介して前記第２データ線に結
   合される第３データ線と、 前記第３データ線に対応して設けられたリファレンスビ
   ット及びセンスアンプとを具備することを特徴とする半
   導体記憶装置。
5. 【請求項５】請求項４において、前記複数の第１メモリ
   セルの機能試験は、 （ａ）前記第２チェックビットを所定の初期状態にリセ
   ットし、前記リファッレンスビットに所定の試験データ
   を書き込み、 （ｂ）前記リファレンスビットに保持される試験データ
   を、前記第１メモリセルにワード線単位で書き込むとと
   もに、前記第２データ線に転写し、 （ｃ）前記第１メモリセルに保持される試験データをワ
   ード線単位で前記第１データ線に読み出し、対応する前
   記第２データ照合回路により対応する前記第２データ線
   に保持される元の試験データと比較照合し、 （ｄ）前記第２データ照合回路の照合結果に従って対応
   する前記第２チェックビットを選択的に書き換えること
   により行われることを特徴とする半導体記憶装置。