JPS6031038B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6031038B2 JPS6031038B2 JP54093519A JP9351979A JPS6031038B2 JP S6031038 B2 JPS6031038 B2 JP S6031038B2 JP 54093519 A JP54093519 A JP 54093519A JP 9351979 A JP9351979 A JP 9351979A JP S6031038 B2 JPS6031038 B2 JP S6031038B2
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- JP
- Japan
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、半導体記憶装置特に冗長ワ−ド線を設けたダ
イナミック型のランダムアクセスメモリ（ＲＡＭ）に関
する。
イナミック型のランダムアクセスメモリ（ＲＡＭ）に関
する。
メモリに冗長ビットを設けるには冗長ワード線を設ける
方式、冗長ビット線を設ける方式、その他が考えられる
が、ダイナミックＲＡＭに冗長ワード線を設けるとアク
セスタイムの点で問題がある。
方式、冗長ビット線を設ける方式、その他が考えられる
が、ダイナミックＲＡＭに冗長ワード線を設けるとアク
セスタイムの点で問題がある。
セルの選択動作を考えるとこれは、先ずＲＡＳ（ロー
アドレス ストロープ）が出てロ−（ワード線）アドレ
スが取込まれ、クロック発生、ワード線選択、センスア
ンプ作動などがあり、その後ＣＡＳ（コラム アドレス
ストロープ）が出てコラム（ビット線）アドレスが取
込まれ、コラム線が選択されてメモリセルがアクセスさ
れという順序であって、ロー選択が先ずなされる。そこ
で冗長ワード線を設ける場合‘Ｊ従来方式では先ず入力
されたローアドレスが不良アドレスか否かを判別し、そ
の後ワード線選択とし、氷頭序になるので、この判別に
要する時間だけアクセスタイムが大になってしまう。本
発明はこの点を改善し、ダイナミックＲＡＭの冗長ビッ
トを冗長ワード線とししかもアクセスタイムには格別影
響はないようにしようとするものである。
アドレス ストロープ）が出てロ−（ワード線）アドレ
スが取込まれ、クロック発生、ワード線選択、センスア
ンプ作動などがあり、その後ＣＡＳ（コラム アドレス
ストロープ）が出てコラム（ビット線）アドレスが取
込まれ、コラム線が選択されてメモリセルがアクセスさ
れという順序であって、ロー選択が先ずなされる。そこ
で冗長ワード線を設ける場合‘Ｊ従来方式では先ず入力
されたローアドレスが不良アドレスか否かを判別し、そ
の後ワード線選択とし、氷頭序になるので、この判別に
要する時間だけアクセスタイムが大になってしまう。本
発明はこの点を改善し、ダイナミックＲＡＭの冗長ビッ
トを冗長ワード線とししかもアクセスタイムには格別影
響はないようにしようとするものである。
この目的は、ダイナミック型メモリセルをマトリックス
状に配列してなるセルアレイに対し、スタティック型メ
モリセルを配設した冗長ワード線を付設し、前記セルア
レィに対するコラムデコード信号によって前記スタティ
ック型メモリセルのうち対応するものが選択されるよう
に構成し、また予ま不良ワード線アドレスが書込まれて
おりそして該不良ワード線のアドレス信号が入力すると
き切襖信号を出力する不良アドレス一致回路を設け、前
記冗長ワード線は、コラムデコード信号によって選択さ
れたスタティック型メモリセルの記憶情報を入出力する
コラム入出力線として機能させ正規側および冗長側コラ
ム入出力線は前記一致回路の出力で切換えられるゲート
を介して出力及び書込みバッファへ接続してなることに
より構成される。以下図示の実施例を参照しながらこれ
を詳細に説明する。第１図はトランジスタ型ダイナミッ
クＲＡＭに適用した本発明の一実施例である。
状に配列してなるセルアレイに対し、スタティック型メ
モリセルを配設した冗長ワード線を付設し、前記セルア
レィに対するコラムデコード信号によって前記スタティ
ック型メモリセルのうち対応するものが選択されるよう
に構成し、また予ま不良ワード線アドレスが書込まれて
おりそして該不良ワード線のアドレス信号が入力すると
き切襖信号を出力する不良アドレス一致回路を設け、前
記冗長ワード線は、コラムデコード信号によって選択さ
れたスタティック型メモリセルの記憶情報を入出力する
コラム入出力線として機能させ正規側および冗長側コラ
ム入出力線は前記一致回路の出力で切換えられるゲート
を介して出力及び書込みバッファへ接続してなることに
より構成される。以下図示の実施例を参照しながらこれ
を詳細に説明する。第１図はトランジスタ型ダイナミッ
クＲＡＭに適用した本発明の一実施例である。
同図において、Ｗはワード線、Ｂはビット線であり、そ
れらの各交点にダイナミックメモリセルＤＭが設けられ
る。セルＤＭは１トランジスタ型であり、ＭＯＳトラン
ジスタＱ，およびコンデンサＣ，から構成される。ビッ
ト線Ｂの一端は各一対ずつセンスアンプＳＡに接続され
ると共に、他端はトランジスタＱ，Ｑ３を介して共通に
出力バッファＯＢおよび書込みバッファＷＢへの入出力
線１，，１２に接続される。センスアンプＳＡに至る一
対のビット線Ｂ，Ｂの一方に接続されたセルＤＭｏはダ
ミーセルである。ビット線Ｂに介在したトランジスタＱ
２はコラムデコーダＣＤの出力によってオンオフされる
ゲートである。Ｗ′は冗長ワード線であ、各コラムとの
交点にスタティックメモリセルＳＭが設けられる。該セ
ルＳＭは、ドライバトランジスタＱ，，Ｑ３，負荷Ｌお
よびゲートトランジスタＱ，Ｑ？からなり、コラムデコ
ーダＣＤの出力でトランジスタＱ，Ｑ７がオンオフされ
る。コラム入出力線ともなるこの冗長ワード線Ｗ′はト
ランジスタＱ，Ｑを介して書込み、出力バッファＷＢ，
ＯＢに接続される。これらのトランジスタＱ，Ｑ８，Ｑ
，Ｑ３は不良アドレス一致回路ＣＯＭＰの出力Ｐ，Ｐで
開閉され、該一致回路ＣＯＭＰは予めプログラムＰＲＯ
された正規ワード線Ｗ群中の不良ワード線のアドレスと
、セルの選択時に入力されるローァドレスＲＡとを比較
し、一致すれば出力，Ｐを日（ＰをＬ）にする。しかし
、一致回路ＣＯＭＰの判定動作時間内は常に出力Ｐ，（
Ｐ）は日（Ｌ）であり、ローアドレスＲＡが不良アドレ
スでないと判定されればそのまま日（Ｌ）を維持する。
上記構成であれば、第２図に示すタイミングでアドレス
が与えられる場合に次の様に動作する。
れらの各交点にダイナミックメモリセルＤＭが設けられ
る。セルＤＭは１トランジスタ型であり、ＭＯＳトラン
ジスタＱ，およびコンデンサＣ，から構成される。ビッ
ト線Ｂの一端は各一対ずつセンスアンプＳＡに接続され
ると共に、他端はトランジスタＱ，Ｑ３を介して共通に
出力バッファＯＢおよび書込みバッファＷＢへの入出力
線１，，１２に接続される。センスアンプＳＡに至る一
対のビット線Ｂ，Ｂの一方に接続されたセルＤＭｏはダ
ミーセルである。ビット線Ｂに介在したトランジスタＱ
２はコラムデコーダＣＤの出力によってオンオフされる
ゲートである。Ｗ′は冗長ワード線であ、各コラムとの
交点にスタティックメモリセルＳＭが設けられる。該セ
ルＳＭは、ドライバトランジスタＱ，，Ｑ３，負荷Ｌお
よびゲートトランジスタＱ，Ｑ？からなり、コラムデコ
ーダＣＤの出力でトランジスタＱ，Ｑ７がオンオフされ
る。コラム入出力線ともなるこの冗長ワード線Ｗ′はト
ランジスタＱ，Ｑを介して書込み、出力バッファＷＢ，
ＯＢに接続される。これらのトランジスタＱ，Ｑ８，Ｑ
，Ｑ３は不良アドレス一致回路ＣＯＭＰの出力Ｐ，Ｐで
開閉され、該一致回路ＣＯＭＰは予めプログラムＰＲＯ
された正規ワード線Ｗ群中の不良ワード線のアドレスと
、セルの選択時に入力されるローァドレスＲＡとを比較
し、一致すれば出力，Ｐを日（ＰをＬ）にする。しかし
、一致回路ＣＯＭＰの判定動作時間内は常に出力Ｐ，（
Ｐ）は日（Ｌ）であり、ローアドレスＲＡが不良アドレ
スでないと判定されればそのまま日（Ｌ）を維持する。
上記構成であれば、第２図に示すタイミングでアドレス
が与えられる場合に次の様に動作する。
アドレスはローアドレスＲん コラムアドレスＣＡの順
に与えられ、その読取りはローアドレスストローブＲＡ
Ｓ，コラムアドレスストローブＣＡＳがＬになることに
より行なわれる。ローアドレスＲＡが取込まれるとアド
レッシングＡが開始され、次いで該アドレスＲＡに基い
て該当するワード線Ｗの電位が上昇する。この間、一致
回路ＣＯＭＰは判別動作に入っており、出力Ｐは日，出
力，ＰはＬである。従ってトランジスタＱ３がオンで、
トランジスタＱ３がオフである。正期ワード線Ｗの電位
が日になるとクロツクＬＥでセンスアンプＳＡが活性化
されメモリセルの記憶内容に応じて一対のビット線の一
方を日，他方をＬにする。即ち周知のようにこの１トラ
セル型のメモリでは碗取りに当ってビット線は電位Ｖに
ブリチャージされ、ダミーセルＤ舵はリアルセルＤＭの
キャパシタンスの１′２であるから、記憶情報“１”で
リアルセルが電圧Ｖに充電されていると該セルが選択さ
れてビット線に接続されても該線の電位変化はなく、一
方リセットにより放電されているダミーセルがビット線
に接続されると該線は電位Ｖ，（くＶ，）に下り、これ
を受けてフリップフロップからなるセンスアンプＳＭは
リアルセル側がオフ（日レベル）、ダミーセル側がオン
（Ｌレベル）に転ぶが、電位変化は僅かなのでこれには
所定の時間を要する。記憶内容が“０”でリアルセルＤ
Ｍが無電荷であると該セル側のビット線電位はＶ２（く
Ｖ．＜Ｖ）に下り、これを受けてセンスアンプＳＡはダ
ミーセル側が日，リアルセル側がＬに転ぶが、これにも
所定の時間を要する。この段階が終了するとコラムアド
レスＣＡが取込まれるが、その時点までには一致回路Ｃ
ＯＭＰの判定動作は終了しており、出力Ｐ，，Ｐは判定
結果に応じた日，Ｌのいずれかの値をとっている。第２
図は不良アドレスが入力した場合であり、Ｐ，Ｐはしベ
ルを反転している。そこでコラムデコーダＣＤが出力を
生じてゲートトランジスタＱ２，Ｑ２，Ｑ６，Ｑ？をオ
ンにするとき、正規側メモリセルの論取り出力（本例で
はこれは誤り出力）は入出力線１，，１２に与えられる
がゲートＱ３，Ｑ３により遮断されてこれは出力バッフ
ァＯＢへは入力せず、代って冗長メモリセルＳＭの出力
がゲートＱ，Ｑ８を通って出力バッファＯＢへ入力する
。ローアドレスＲＡが良アドレスであればＰがＨ”Ｐが
Ｌとなり、トランジスタＱ３がオン、Ｑ８がオフとなっ
ているので、通常通りリアルセルＤＭ側からデータが読
み出される。メモリセルＳＭはスタティック型であるた
めトランジスタＱ７，Ｑをオンする時点で日，Ｌは定ま
っており、これらのトランジスタをオンにするとコラム
入出力線Ｗ′の電位は日，Ｌ‘こ急速に働き、これはダ
イナミックメモリセルＤＭのセンスアンプＳＡが作動完
了した状態に等しい。
に与えられ、その読取りはローアドレスストローブＲＡ
Ｓ，コラムアドレスストローブＣＡＳがＬになることに
より行なわれる。ローアドレスＲＡが取込まれるとアド
レッシングＡが開始され、次いで該アドレスＲＡに基い
て該当するワード線Ｗの電位が上昇する。この間、一致
回路ＣＯＭＰは判別動作に入っており、出力Ｐは日，出
力，ＰはＬである。従ってトランジスタＱ３がオンで、
トランジスタＱ３がオフである。正期ワード線Ｗの電位
が日になるとクロツクＬＥでセンスアンプＳＡが活性化
されメモリセルの記憶内容に応じて一対のビット線の一
方を日，他方をＬにする。即ち周知のようにこの１トラ
セル型のメモリでは碗取りに当ってビット線は電位Ｖに
ブリチャージされ、ダミーセルＤ舵はリアルセルＤＭの
キャパシタンスの１′２であるから、記憶情報“１”で
リアルセルが電圧Ｖに充電されていると該セルが選択さ
れてビット線に接続されても該線の電位変化はなく、一
方リセットにより放電されているダミーセルがビット線
に接続されると該線は電位Ｖ，（くＶ，）に下り、これ
を受けてフリップフロップからなるセンスアンプＳＭは
リアルセル側がオフ（日レベル）、ダミーセル側がオン
（Ｌレベル）に転ぶが、電位変化は僅かなのでこれには
所定の時間を要する。記憶内容が“０”でリアルセルＤ
Ｍが無電荷であると該セル側のビット線電位はＶ２（く
Ｖ．＜Ｖ）に下り、これを受けてセンスアンプＳＡはダ
ミーセル側が日，リアルセル側がＬに転ぶが、これにも
所定の時間を要する。この段階が終了するとコラムアド
レスＣＡが取込まれるが、その時点までには一致回路Ｃ
ＯＭＰの判定動作は終了しており、出力Ｐ，，Ｐは判定
結果に応じた日，Ｌのいずれかの値をとっている。第２
図は不良アドレスが入力した場合であり、Ｐ，Ｐはしベ
ルを反転している。そこでコラムデコーダＣＤが出力を
生じてゲートトランジスタＱ２，Ｑ２，Ｑ６，Ｑ？をオ
ンにするとき、正規側メモリセルの論取り出力（本例で
はこれは誤り出力）は入出力線１，，１２に与えられる
がゲートＱ３，Ｑ３により遮断されてこれは出力バッフ
ァＯＢへは入力せず、代って冗長メモリセルＳＭの出力
がゲートＱ，Ｑ８を通って出力バッファＯＢへ入力する
。ローアドレスＲＡが良アドレスであればＰがＨ”Ｐが
Ｌとなり、トランジスタＱ３がオン、Ｑ８がオフとなっ
ているので、通常通りリアルセルＤＭ側からデータが読
み出される。メモリセルＳＭはスタティック型であるた
めトランジスタＱ７，Ｑをオンする時点で日，Ｌは定ま
っており、これらのトランジスタをオンにするとコラム
入出力線Ｗ′の電位は日，Ｌ‘こ急速に働き、これはダ
イナミックメモリセルＤＭのセンスアンプＳＡが作動完
了した状態に等しい。
従って、ローアドレスＲＡが不良アドレスである場合に
も何らデータ詠出しが遅れることはない。もしこの冗長
メモリセルＳＭがダイナミック型であるとセンスアンプ
ＳＡが必要であり、それが日，Ｌいずれかに転ぶに要す
る時間が付加され、動作が遅くなってしまう。以上述べ
たように本発明によれば、不良アドレス判定をローアド
レッシングと併行して開始し、コラムァドレッシングに
入る前に不良アドレス判定結果により正規、冗長メモＩ
Ｊセルの切換を行なうようにし、かつ冗長ワード線はス
タティックメモリセル群で構成したのでセンスアンプに
よる遅れが導入されることがなく、冗長ワード線を設け
ないダイナミックＲＡＭと同等のアクセスタイムが得ら
れる利点がある。
も何らデータ詠出しが遅れることはない。もしこの冗長
メモリセルＳＭがダイナミック型であるとセンスアンプ
ＳＡが必要であり、それが日，Ｌいずれかに転ぶに要す
る時間が付加され、動作が遅くなってしまう。以上述べ
たように本発明によれば、不良アドレス判定をローアド
レッシングと併行して開始し、コラムァドレッシングに
入る前に不良アドレス判定結果により正規、冗長メモＩ
Ｊセルの切換を行なうようにし、かつ冗長ワード線はス
タティックメモリセル群で構成したのでセンスアンプに
よる遅れが導入されることがなく、冗長ワード線を設け
ないダイナミックＲＡＭと同等のアクセスタイムが得ら
れる利点がある。
第１図は本発明の一実施例を示す回路図、第２図はその
動作説明に用いたタイムチャートである。 図中、ＤＭはダイナミック型メモリセル、Ｗは正規ワー
ド線、ＳＭはスタティック型メモリセル、Ｗ′は冗長ワ
ード線、ＣＯＭＰは不良アドレス一致回路である。 第１図 第２図
動作説明に用いたタイムチャートである。 図中、ＤＭはダイナミック型メモリセル、Ｗは正規ワー
ド線、ＳＭはスタティック型メモリセル、Ｗ′は冗長ワ
ード線、ＣＯＭＰは不良アドレス一致回路である。 第１図 第２図
Claims (1)
- １ ダイナミツク型メモリセルをマトリクス状に配列し
てなるセルアレイに対し、スタテイツク型メモリセルを
配設した冗長ワード線を付設し、前記セルアレイに対す
るコラムデコード信号によつて前記スタテイツク型メモ
リセルのうちの対応するものが選択されるように構成し
、また予め不良ワード線アドレスが書込まれておりそし
て該不良ワード線のアドレス信号が入力するとき切換信
号を出力する不良アドレス一致回路を設け、前記冗長ワ
ード線は、コラムデコード信号によつて選択されたスタ
テイツク型メモリセルの記憶情報を入出力するコラム入
出力線として機能させ、正規側および冗長側コラム入出
力線は前記一致回路の出力で切換えられるゲートを介し
て出力及び書込みバツフアへ接続してなることを特徴と
する、半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54093519A JPS6031038B2 (ja) | 1979-07-23 | 1979-07-23 | 半導体記憶装置 |
| PCT/JP1980/000132 WO1980002889A1 (en) | 1979-06-15 | 1980-06-14 | Semiconductor memory device |
| EP80901080A EP0030245B1 (en) | 1979-06-15 | 1980-06-14 | Semiconductor memory device |
| DE8080901080T DE3071955D1 (en) | 1979-06-15 | 1980-06-14 | Semiconductor memory device |
| US06/237,127 US4473895A (en) | 1979-06-15 | 1980-06-14 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54093519A JPS6031038B2 (ja) | 1979-07-23 | 1979-07-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5619595A JPS5619595A (en) | 1981-02-24 |
| JPS6031038B2 true JPS6031038B2 (ja) | 1985-07-19 |
Family
ID=14084573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54093519A Expired JPS6031038B2 (ja) | 1979-06-15 | 1979-07-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031038B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3906897A1 (de) * | 1988-03-04 | 1989-09-07 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung mit verbesserter redundanzschaltung |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02282998A (ja) * | 1989-04-24 | 1990-11-20 | Nec Corp | メモリ回路 |
| FR2811132B1 (fr) * | 2000-06-30 | 2002-10-11 | St Microelectronics Sa | Circuit de memoire dynamique comportant des cellules de secours |
| JP4066357B2 (ja) | 2003-06-24 | 2008-03-26 | 松下電器産業株式会社 | 半導体記憶装置 |
-
1979
- 1979-07-23 JP JP54093519A patent/JPS6031038B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3906897A1 (de) * | 1988-03-04 | 1989-09-07 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung mit verbesserter redundanzschaltung |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5619595A (en) | 1981-02-24 |
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