DE3906897A1

DE3906897A1 - Halbleiterspeichereinrichtung mit verbesserter redundanzschaltung

Info

Publication number: DE3906897A1
Application number: DE3906897A
Authority: DE
Inventors: Yuji Kihara
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-03-04
Filing date: 1989-03-03
Publication date: 1989-09-07
Also published as: DE3906897C2; JPH01224999A; US5122987A

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicher einrichtung und betrifft im besonderen eine Halbleiterspei chereinrichtung mit einer Redundanzschaltung zum Austauschen einer defekten Speicherzelle oder Zellen. Diese Erfindung ist insbesondere für eine statische Halbleiterspeicherein richtung anwendbar.

Fig. 5 zeigt ein Blockdiagramm eines Beispieles einer sta tischen Halbleiterspeichereinrichtung mit einer Redundanz schaltung.

Gemäß Fig. 5 weist die Halbleiterspeichereinrichtung ein Speicherzellenfeld 7 mit einer Reservespaltenzelle 71 S, einen Adreßpuffer 61 zum Empfangen externer Adreßsignale und/oder Ausgeben interner Adreßsignale A ₀ bis A _n, einen Zeilendecoder 6 und einen Spaltendecoder 8 zum Empfangen dieser eingangs internen Adreßsignale und Ausgeben von Signalen zur Auswahl bestimmter Speicherzellen, einen Leseverstärker zum Verstär ken von Signalen von dem Speicherzellenfeld 1, eine Siche rungsschaltung 62 zum Herausnehmen einer Spalte, die eine defekte Speicherzelle oder Zellen enthält, aus dem Gebrauch, und eine Programmierungsschaltung für defekte Zellen 67 zum Programmieren einer Spalte, die die defekte Speicherzelle oder Zellen enthält, auf.

Der Spaltendecoder 8 weist einen mit der Reservespaltenzelle 71 S verbundenen Reservespaltendecoder 8 S auf. Der Lesever stärker 9 weist einen Reserveleseverstärker 9 S zum Verstärken von Signalen von der Reservespaltenzelle 71 S auf. Eingangs daten Di werden über einen Eingangspuffer 63 an das Speicher zellenfeld 7 angelegt. Die vom Leseverstärker 9 ausgelesenen Signale werden über einen Lesedatenbus 5 und einen Ausgangs puffer 64 als Ausgangsdaten Do ausgegeben.

Fig. 6 zeigt ein Schaltungsdiagramm eines Abschnittes ent sprechend der in Fig. 5 gezeigten Redundanzschaltung der Halbleiterspeichereinrichtung.

Gemäß Fig. 6 werden die internen Adreßsignale AO bis Am an den Zeilendecoder 66 angelegt, während die verbleibenden internen Adreßsignale Am + 1 bis An an den Spaltendecoder 8 angelegt werden. Der Zeilendecoder 6 und der Spaltendecoder 8 weisen ein NAND-Gatter und einen Inverter auf. Die Pro grammierungsschaltung 67 für defekte Zellen ist zum Empfangen der internen Adreßsignals Am + 1 bis An verbunden, deren Ausgang mit einem NAND-Gatter 81 (Reservedecoder) zum Bestim men, daß die Reservespaltenzelle in dem Spaltendecoder 8 verwendet wird, verbunden ist. Eine Freigabeschaltung 82 zum Freigeben des NAND-Gatters 81 ist mit einem Eingang des NAND-Gatters 81 verbunden. Die Freigabeschaltung 82 weist eine Freigabesicherung F ₁ auf, die im Falle des Durchschmel zens das NAND-Gatter 81 zur Freigabe aller Redundanzschal tungen freigibt.

Der Ausgang des Spaltendecoders 8 ist mit jeder Spalte des Speicherzellenfeldes 1 über die Sicherungsschaltung 62 ver bunden, mit Ausnahme der Reservespaltenzelle. Die Sicherungs schaltung 62 weist eine jeder Spalte zugeordnete Sicherung auf. Die Programmierungsschaltung 67 für defekte Zellen weist einen Adreßschalter AC zum Programmieren der Adressen der defekten Speicherzellen auf.

Fig. 7 zeigt ein Schaltungsdiagramm eines Beispieles des Adreßschalters.

Dieser Adreßschalter AC weist eine Sicherung F S ₂ zum Program mieren der Adressen für die defekten Speicherzellen auf. Wenn ein Eingangssignal X an die Schaltung angelegt ist, wird ein nicht-invertiertes Ausgangssignal X ausgegeben, wenn die Sicherung nicht durchgeschmolzen ist, und ein invertiertes Ausgangssignal X wird ausgegeben, wenn die Sicherung F S ₂ durchgeschmolzen ist.

Der Betrieb der in Fig. 6 gezeigten Schaltung wird erläutert.

Falls keine defekte Speicherzelle oder Zellen vorhanden sind, wird die Reservespaltenzelle 71 S nicht verwendet. Hierbei sind die Programmierungsschaltung für defekte Zellen 67, die Sicherungsschaltung 62 und die Freigabeschaltung 82 nicht in Betrieb. Daher wird ein Reserveübertragungsgatter nicht geöffnet. In diesem Fall wird der gewöhnliche Zugriff ohne Verwendung der Redundanzschaltkreise durchgeführt.

Wenn eine defekte Speicherzelle oder Zellen existieren, wird die Reservespaltenzelle 71 S verwendet. Bis dahin wird der folgende vorbereitende Betrieb benötigt. Zuerst wird die Freigabesicherung F 1 der Freigabeschaltung 82 durchgeschmol zen. Dies bewirkt die Freigabe der Redundanzschaltung durch das NAND-Gatter 81. Dann wird in der Sicherungsschaltung 62 diejenige Sicherung, die mit der Spalte verbunden ist, wo sich die defekte Speicherzelle oder Zellen befinden, durchgeschmolzen. Die Sicherung in dem Adreßschalter AC, der in der Programmierungsschaltung 67 für die defekten Zel len enthalten ist, wird ebenso zum Programmieren der Adresse, wo die defekte Speicherzelle existiert, durchgeschmolzen.

Wenn eine Spalte, die eine defekte Speicherzelle oder Zellen enthält, durch die drei Arten der Sicherungsdurchschmelzvor gänge wie oben beschrieben durch den Spaltendecoder 8 aus gewählt wird, wird auf die Reservespaltenzelle 71 S anstatt der Spalte, die die defekte Speicherzelle enthält, zugegrif fen.

Fig. 8 zeigt ein Schaltungsdiagramm der Redundanzschaltungen in den Fällen, bei denen die Halbleiterspeichereinrichtung Reservezeilenzellen aufweist.

Gemäß Fig. 8 weist der Halbleiterspeicher eine Reservezeilen zelle 72 S auf. Ein Zeilendecoder 6 b weist NAND-Gatter 61 (Reservedecoder) auf, mit denen eine Programmierungsschaltung 68 für defekte Zellen verbunden ist, die wie im Falle der in Fig. 6 gezeigten Schaltung Adreßschalter AC aufweist. Eine Freigabeschaltung 82 ist mit einem Eingangsanschluß eines NAND-Gatters 61 verbunden. Die Ausgangssignale des NAND-Gatters 61 werden an den Eingang von jedem der anderen NAND-Gatter dieses Zeilendecoders 6 b angelegt. Damit benö tigt die Halbleiterspeichereinrichtung gemäß Fig. 8 nicht die in Fig. 6 gezeigte Sicherungsschaltung 62.

Der Betrieb der in Fig. 8 gezeigten Schaltung wird erläutert.

Wenn die defekte Speicherzelle oder Zellen nicht existiert, wird die Reservezeilenzelle 72 S nicht verwendet. Dabei ist weder die Programmierungsschaltung 68 für defekte Zellen noch die Freigabeschaltung 82 in Betrieb, so daß der Zugriff so durchgeführt wird, als ob diese Redundanzschaltungen nicht vorhanden wären.

Wenn die defekte Speicherzelle existiert, wird die Reserve zeilenzelle 72 S verwendet. Zuerst wird die Freigabesicherung F 1 der Freigabeschaltung 82 durchgeschmolzen. Dies ermöglicht dem NAND-Gatter 61, die Redundanzschaltungen freizugeben. Dann wird die Sicherung des Adreßschalters AC in der Program mierungsschaltung 68 für defekte Zellen zum Programmieren der Adresse für die defekten Speicherzellen durchgeschmolzen.

Wenn eine Zeile mit defekten Speicherzellen durch das Schmel zen der oben beschriebenen zwei Arten von Sicherungen aus gewählt wird, wird auf die Reservezeilenzelle 72 S anstatt dieser Zeile zugegriffen.

Ein weiteres, für diese Erfindung relevantes Beispiel aus der Japanese Patent Publication No. 31 038/1985 ist in Fig. 9 gezeigt.

Fig. 9 zeigt ein Schaltungsdiagramm einer dynamischen Halb leiterspeichereinrichtung mit Redundanzschaltungen.

Der in Fig. 9 gezeigte Halbleiterspeicher weist eine durch eine statische Speicherzelle SM gebildete Reservezeilenzelle auf. Dieses Beispiel ist dahingehend ähnlich zu dem in Fig. 8 gezeigten, daß, wenn eine defekte Speicherzelle oder Zellen existiert, auf eine Reservezeilenzelle anstatt der diese defekte Zellen enthaltende Zeile zugegriffen wird. Da jedoch die Reservezeilenzelle des in Fig. 9 gezeigten Beispieles durch die statische Speicherzelle SM gebildet wird, wird kein Leseverstärker benötigt, so daß es möglich ist, die vom Leseverstärker verursachte Verzögerung zu ver meiden.

Weitere für die Erfindung relevante Beispiele sind aus den Japanese Patent Lying Open Gazette Nrs. 32 633-1978, 84 634-1978 und 61 933-1977 ersichtlich. Diese Beispiele be ziehen sich auf Redundanzschaltungen, bei denen eine Spalte oder eine Zeile mit einer defekten Speicherzelle oder Zellen als Ganzes ausgewechselt bzw. ausgetauscht werden, so wie in den Fig. 6 oder 8 gezeigt.

Schließlich offenbart die Japanese Patent Lying-Open Gazette Nr. 1 51 895/1985 eine Redundanzspeicherzelle mit einer höheren Kapazität als der der verbleibenden Speicherzellen.

Die oben beschriebenen Halbleiterspeichereinrichtungen zei gen Nachteile, die im folgenden diskutiert werden.

Wenn die Reservespaltenzelle 71 S verwendet wird, wird es zunächst notwendig, die Sicherungsschaltung 62 zu verwenden. Diese Sicherungsschaltung 62 weist eine große Anzahl von Sicherungen auf, die mit jeder Spalte verbunden sind. Mit dem Fortschritt der Integration von Halbleiterspeichern er gibt sich eine höhere Dichte der Halbleiterspeichereinrich tungen mit einem zunehmend enger werdenden Sicherungsabstand. Bei dem in Fig. 6 gezeigten Beispiel ist es für die derzeit verwendete Laserschmelzeinrichtung extrem schwierig, die Sicherung mit dem engen Sicherungsabstand durchzuschmelzen.

Bei den in den Fig. 6, 8 und 9 gezeigten Beispielen ergibt sich als weiterer Nachteil eine komplizierte Maskenstruktu rierung, da die Reservespaltenzelle 71 S oder die Reserve zeilenzelle 72 S in dem Speicherzellenfeld 1 vorgesehen sind.

Auch wird bei den in den Fig. 6, 8 und 9 gezeigten Bei spielen eine Verzögerung beim Zugriff auf den Halbleiter speicher durch den Adreßschalter AC verursacht, da die in ternen Adreßsignale über diesen Adreßschalter AC an den Spal tendecoder oder den Zeilendecoder angelegt werden.

Ferner kann eine Verzögerung beim Zugreifen durch die Aus gangssignale des NAND-Gatters 61, die wie in Fig. 8 gezeigt an die Eingänge des anderen NAND-Gatters innerhalb des Zei lendecoders 6 b angelegt werden, verursacht sein. Das be deutet, wenn die Reservezeilenzelle 72 S ausgewählt ist, gibt das NAND-Gatter 61 ein Signal aus, das die Verwendung der die defekte Speicherzelle oder Zellen enthaltende Zeile verhindert. Dieses Verhinderungssignal wird an die Eingänge des anderen NAND-Gatters in dem Zeilendecoder 6 b angelegt. Daher wird eine weitere Zugriffsverzögerung durch den langen Übertragungsweg dieses Verhinderungssignales verursacht.

Bei einem Auftreten eines defekten Abschnittes in einer Halbleiterspeichereinrichtung passiert es schließlich gele gentlich, daß der defekte Abschnitt in einer Speicherzelle von lediglich einem oder ähnlichen Bits existiert. Damit bedeutet es bei den in den Fig. 6 und 8 gezeigten Bei spielen eine Verschwendung, daß die Spalte oder die Zeile als Ganzes ersetzt oder durch die Redundanzspeicherzelle ausgetauscht wird.

Schließlich ist es bei den Masken-ROMs unmöglich, die Re dundanzschaltungen zu verwenden, da die Sicherungen zum Pro grammieren größer in den Abmessungen als die in den Speicher zellen sind.

Aufgabe der Erfindung ist es, eine Halbleiterspeichereinrich tung vorzusehen, bei der die Dichte der Elemente in der Schaltung verringert werden kann.

Es ist ferner Aufgabe dieser Erfindung, eine Halbleiterspei chereinrichtung vorzusehen, bei der die Kompliziertheit der Maskenstrukturen verringert werden kann.

Ferner ist es Aufgabe dieser Erfindung, eine Halbleiterspei chereinrichtung vorzusehen, bei der die durch die Verwendung der Redundanzschaltung verursachte Zugriffsverzögerung ver hindert werden kann.

Außerdem ist es Aufgabe dieser Erfindung, eine Halbleiter speichereinrichtung vorzusehen, bei der der Austausch einer Redundanzspeicherzelle effektiv und sparsam durchgeführt werden kann.

Ferner ist es Aufgabe dieser Erfindung, eine Halbleiterspei chereinrichtung vorzusehen, bei der die Dichte der Siche rungen in der Redundanzschaltung verringert werden kann.

Schließlich ist es Aufgabe dieser Erfindung, die Verwendung der Redundanzschaltungen in dem Masken-ROM zu ermöglichen.

Diese Aufgabe wird durch die Halbleiterspeichereinrichtung dieser Erfindung gelöst. Die erfindungsgemäße Einrichtung weist auf: eine separat von dem Feld der Speicherzellen vor gesehene Redundanzschaltung mit Redundanzregistern zum Aus tauschen von defekten Speicherzellen in dem Feld der Spei cherzellen, eine Programmierungsschaltung zum Programmieren der Adresse zur Bestimmung des Platzes der defekten Speicher zelle, und eine Austauschsteuerschaltung zum funktionellen Austauschen der defekten Speicherzelle durch das Redundanz register, wenn ein mit der Programmadresse übereinstimmendes Adreßsignal daran angelegt wird.

Im Betrieb wird die defekte Speicherzelle im Speicherzellen feld durch das Redundanzregister in der Redundanzschaltung funktionell ersetzt bzw. ausgetauscht, wenn ein Adreßsignal, das mit der in der Programmierungsschaltung programmierten Adresse übereinstimmt, an die Austauschsteuerschaltung ange legt wird. Die Adresse, die die Stelle der defekten Speicher zelle bestimmt, wird in der Programmierungsschaltung pro grammiert, welche getrennt von dem Speicherzellenfeld vor gesehen ist. Da die Sicherungen für die Programmierung nicht für jede Zeile oder Spalte vorgesehen sein müssen, wird es ermöglicht, ein durch die Sicherungen verursachtes Ansteigen der Dichte in der Maskenstruktur zu verhindern. Da die Re dundanzspeicherzellen nicht in dem Speicherzellenfeld vorge sehen sein müssen, wird es zusätzlich ermöglicht, eine Ver komplizierung der Maskenstruktur zu verhindern. Insofern als die Redundanzregister für den Austausch defekter Spei cherzellen verwendet werden, ergibt sich des weiteren keine Notwendigkeit, einen Verstärker zum Verstärken der Ausgangs signale dieses Redundanzregisters vorzusehen. Dies beseitigt die aufgrund der Präsenz der Verstärkerschaltung verursachte Zugriffsverzögerung.

Diese und weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm einer statischen Halbleiter speichereinrichtung entsprechend eines Ausfüh rungsbeispieles dieser Erfindung,

Fig. 2 ein Schaltungsdiagramm eines Beispieles der in Fig. 1 verwendeten Redundanzschaltung,

Fig. 3A ein Zeitablaufdiagramm zur Veranschaulichung der Signaländerungen aus Fig. 2,

Fig. 3B ein Zeitablaufdiagramm, das die Signaländerungen der Schaltung aus Fig. 6 zeigt,

Fig. 4 ein Schaltungsdiagramm einer Redundanzschaltung für das Masken-ROM entsprechend eines modifizier ten Ausführungsbeispieles dieser Erfindung,

Fig. 5 ein Blockdiagramm einer statischen Halbleiterspei chereinrichtung,

Fig. 6 ein Schaltungsdiagramm eines Beispieles der in Fig. 5 verwendeten Redundanzschaltung,

Fig. 7 ein Schaltungsdiagramm eines Beispieles eines Adreßschalters,

Fig. 8 ein Schaltungsdiagramm eines weiteren Beispieles der Redundanzschaltung,

Fig. 9 ein Schaltungsdiagramm eines weiteren Beispieles der Redundanzschaltung.

Fig. 1 zeigt in einem Blockdiagramm eine statische Halblei terspeichereinrichtung entsprechend eines Ausführungsbeispie les dieser Erfindung.

Die in Fig. 1 gezeigte Halbleiterspeichereinrichtung weist eine mit einem Eingangspuffer 63 verbundene Austauschspei cherzellenschaltung 2 und einen Lesedatenbus 5 und einer Anzahl von Speicherzellen zum Austauschen einer defekten Speicherzelle oder Zellen, eine zwischen einem Leseverstär ker 9 und dem Lesedatenbus 5 verbundene Schaltung 3, eine zwischen dem Ausgang der Austauschspeicherzellenschaltung 2 und dem Lesedatenbus 5 verbundene Schaltung 4, und eine mit dem Adreßpuffer 61 und dem Eingangspuffer 63 verbundene Steuerschaltung 1, die zur Steuerung des Betriebes der Schal tungen 3 und 4 angepaßt ist, auf.

Aus einem Vergleich mit der in Fig. 5 gezeigten Schaltung erkennt man, daß in dem Speicherzellenfeld 1 keine Reserve spaltenzelle vorhanden ist, und auch in dem Leseverstärker 9 oder in dem Spaltendecoder 8 keine Reserveschaltung ent halten ist.

Fig. 2 zeigt ein Beispiel einer Schaltung, die eine Redun danzschaltung in dem in Fig. 1 gezeigten Halbleiterspeicher bildet.

Die in Fig. 2 gezeigte Redundanzschaltung weist eine Aus tauschspeicherzellenschaltung 2 mit einer Reservespeicher zelle 21, eine Schalt-Steuerschaltung 1 mit einer Programmierungs schaltung 11 zum Programmieren der Adresse für die defekte Speicherzelle oder Zellen, und Umschalt-Schaltungen 3 und 4 auf.

Die Austauschspeicherzellenschaltung 2 weist eine Schreib schaltung 22 auf, die zum Empfangen eines Eingangswertes Di vom Eingangspuffer 63 verbunden ist. Der Ausgang der Schreibschaltung 22 ist mit einem Eingang einer Reservespei cherzelle 21 über ein Übertragungsgatter TG 1 gekoppelt, während es an den anderen Eingang der Speicherzelle 21 über eine Inverterverbindung W 3 und ein Übertragungsgatter TG 3 gekoppelt ist. Die Reservespeicherzelle 21 stellt ein Flip- Flop dar, das durch zwei Inverterverbindungen M 1 und M 2 ge bildet ist. Dieses Flip-Flop wirkt als ein Register zur zeit weisen Datenspeicherung.

In der Steuerschaltung 1 werden interne Adreßsignale A ₀ bis A _n über den Adreßschalter AC der Programmierungsschaltung 11 an den Reservedecoder 13 angelegt. Eine Freigabeschaltung 12 zur Freigabe des Reservedecoders 13 ist mit einem Eingang des Reservedecoders verbunden. Die Freigabeschaltung weist eine Freigabesicherung FS 3 zur Freigabe der Redundanzschal tung auf. Das Ausgangssignal vom Reservedecoder 13 und das Schreibsignal W vom Eingangspuffer 63 werden an eine logische Schaltung, gebildet aus den zwei Invertern 15 und 16 und zwei NAND-Gattern N 1 und N 2 angelegt. Diese logische Schal tung gibt ein Schaltsteuersignal Φ₁ zum Steuern der beiden Schaltungen 3 und 4 und ein Schreibsteuersignal Φ₂ zum Steuern des Schreibens in die Reservespeicherzelle 21 aus.

Die Schaltung 3 weist ein zwischen dem Leseverstärker 9 und dem Lesedatenbus 5 verbundenes Übertragungsgatter TG 4 und zwei Inverter 13 und 14 auf. Die Schaltung 4 weist ein zwischen dem Lesedatenbus 5 und dem Ausgang der Reservespeicherzelle 21 verbundenes Über tragungsgatter TG 2 und einen Inverter 12 auf. Der Ausgang der Reservespeicherzelle 21 wirkt ebenso als der andere Ein gang der Speicherzelle 21. Während des Betriebes arbeiten die Redundanzschaltungen nicht, wenn keine defekten Speicherzellen vorhanden sind. D.h., da die Freigabesicherung FS 3 in der Steuerschaltung 1 nicht durchgeschmolzen ist, wird der Reservedecoder 13 nicht freigegeben, so daß die Übertragungsgatter TG 1, TG 2 und TG 3 geschlossen bleiben. Andererseits bleibt das Über tragungsgatter TG 4 offen, so daß die Signale vom Lesever stärker 9 über dieses Gatter auf den Lesedatenbus 5 über tragen werden. In diesem Fall wird die Reservespeicherzelle 21 nicht verwendet. Wenn eine defekte Speicherzelle oder defekte Speicherzellen auftreten, wird die Reservespeicherzelle 21 verwendet. In diesem Fall wird die Freigabesicherung FS 3 in der Freigabe schaltung 12 durchgeschmolzen. Dadurch wird der Reserve decoder 13 und die Redundanzschaltung freigegeben. Dann wer den die Sicherungen in dem Adreßschalter AC in der Program mierungsschaltung 11 in geeigneter Weise zur Programmierung der Adresse für die defekte Speicherzelle oder Zellen durch geschmolzen.

Diese beiden Sicherungen können vorher zur Durchführung des Betriebes der Reservespeicherzelle 21 anstatt der defekten Speicherzelle durchgeschmolzen sein. Im folgenden werden getrennt die Lese- und Schreibvorgänge erläutert.

Beim Auslesebetrieb reagiert die Steuerschaltung 1 auf das Schreibsignal und auf das Adreßsignal, das die Adresse der defekten Speicherzelle anzeigt, und gibt ein hoch pegeliges Schaltsteuersignal Φ ₁ und ein niedrigpegeliges Schreibsteuersignal Φ ₂ aus. Als Reaktion auf diese Signale wird das Übertragungsgatter TG 2 eingeschaltet, während die anderen Übertragungsgatter TG 1, TG 3 und TG 4 ausgeschaltet werden. Damit ist der Lesedatenbus 5 mit dem Ausgang der Reservespeicherzelle 21 verbunden, anstatt dem Leseverstärker 9, so daß die Daten der Reservespeicherzelle 21 über den Lesedatenbus 5 ausgegeben werden. Bei diesen Vorgängen be steht keine Notwendigkeit, die Spannung auf den Wortleitungen anzuheben oder die Signale vom Speicherzellenfeld durch den Leseverstärker zu verstärken. Die Steuerschaltung 1 arbeitet als Reaktion auf die internen Adreßsignale A ₀ bis A _n über den Adreßschalter AC, so daß eine Verzögerung durch den Adreßschalter AC verursacht wird. Da jedoch der Lesedatenbus 5 direkt durch die Reservespei cherzelle 21 getrieben werden kann, kann die Zugriffszeit als Ganzes verringert werden, auch wenn diese Verzögerung in Betracht gezogen wird.

Beim Schreibbetrieb gibt die Steuerschaltung 1 nach Empfang des Schreibsignales und des Adreßsignales, das die Adresse der defekten Speicherzelle anzeigt, ein niedrigpegeliges Signal Φ ₁ und ein hochpegeliges Signal Φ ₂ aus. Als Reaktion auf dieses Signal Φ ₂ werden die Übertragungsgatter TG 1, TG 3 und TG 4 eingeschaltet. Dabei wurde das Übertragungsgatter TG 2 als Reaktion auf das Signal Φ ₁ ausgeschaltet. Der Ein gangswert Di wird dabei an die Schreibschaltung 22 angelegt. Dieser Wert Di wird über das Übertragungsgatter TG 1, die Inverterverbindung W 3 und das Übertragungsgatter TG 3 an die Reservespeicherzelle 21 angelegt. Dies bewirkt den Betrieb des Flip-Flop der Reservespeicherzelle 21 des Schreibens des Wertes Di.

Fig. 3A zeigt die zeitlichen Änderungen der Signale beim Auslesebetrieb der in Fig. 2 gezeigten Schaltung. Fig. 3B zeigt zum Vergleich die zeitlichen Änderungen der Signale beim Auslesebetrieb der bekannten Halbleiterspeichereinrich tung.

Gemäß den Fig. 3A und 3B zeigen die mit dem Symbol A be zeichneten Änderungen die Änderungen der internen Adreß signale. Die mit dem Symbol AC bezeichneten Änderungen zeigen Änderungen der Ausgangssignale des Adreßschalters AC. Die mit dem Symbol SD bezeichneten Anderungen zeigen Änderungen der Ausgangssignale des Reservedecoders 13. Die mit dem Symbol RD bezeichneten Änderungen zeigen Änderungen der aus der Reservespeicherzelle 21 ausgelesenen Datensignale.

Die mit dem Symbol XD bezeichneten Änderungen zeigen Ände rungen der Ausgangssignale des in Fig. 6 gezeigten Zeilen decoders 6. Die mit dem Symbol WL bezeichneten Änderungen zeigen Änderungen der Ausgangssignale von dem Spaltendecoder 8. Die mit den Symbolen bit und bezeichneten Änderungen zeigen Änderungen der Spannung auf den Bitleitungen. Das Symbol SA bezeichnet Änderungen der Ausgangssignale des Lese verstärkers 9.

Bei der Halbleiterspeichereinrichtung dieser Erfindung wird eine Zeitdauer T ₁ bis zum Einrichten der Änderungen der aus gelesenen Daten, wie in Fig. 3A gezeigt, benötigt. Beim be kannten Halbleiterspeicher wird eine Zeitdauer T ₂ bis zum Einrichten der Änderungen, wie in Fig. 3B gezeigt, benötigt. Damit ist aus diesen Figuren erkennbar, daß die Daten bei der in Fig. 1 gezeigten Halbleiterspeichereinrichtung in einer kürzeren Auslesezeit als bei der bekannten Halbleiter speichereinrichtung ausgelesen werden können.

Da das gleiche für den Schreibbetrieb gilt, kann die in Fig. 1 gezeigte Halbleiterspeichereinrichtung dieser Erfindung in einer kürzeren Zugriffszeit trotz der Tatsache, daß Redundanzschaltungen verwendet werden, betrieben werden.

Da keine Notwendigkeit besteht, für jede Zeile oder Spalte eine Sicherung vorzusehen, wird es zusätzlich möglich, eine durch Sicherungen verursachte übermäßige Dichte in der Mas kenstruktur zu verhindern. Da es unnötig wird, Redundanz speicherzellen in dem Speicherzellenfeld für jede Zeile oder Spalte vorzusehen, wird es ebenso möglich, eine übermäßige Verkomplizierung in der Maskenstruktur zu verhindern.

Obwohl die vorhergehende Beschreibung auf ein Beispiel einer statischen Halbleiterspeichereinrichtung gerichtet war, kann diese Erfindung genausogut auf eine dynamische Halbleiter speichereinrichtung angewendet werden.

Fig. 4 zeigt ein Schaltungsdiagramm einer Redundanzschaltung eines Masken-ROM und zeigt ein modifiziertes Ausführungs beispiel dieser Erfindung.

Das Masken-ROM nach Fig. 4 weist eine Steuerschaltung 1 a, Schaltungen 3 und 4, eine über die Schaltung 4 mit einem Datenbus 5 verbundene Reservespeicherzelle 23, und ein über die Schaltung 3 mit einem Datenbus 5 a verbundenes Zugriffs system 68 auf.

Während des Betriebes arbeiten die Schaltungen 3 und 4 als Reaktion auf Steuersignale Φ ₁ von der Steuerschaltung 1 a wie im vorhergehenden Ausführungsbeispiel. Die in der defek ten Speicherzelle oder Zellen zu speichernden Daten werden darin gespeichert in Abhängigkeit davon, ob die Sicherung FS 4 in der Reservespeicherzelle durchgeschmolzen ist oder nicht. Da die Reservespeicherzelle 23 eine Inverterverbindung W 4 zur Verstärkung aufweist, ist der Leseverstärker unnötig, und daher wird die Verzögerung beim Zugriff durch die Verwen dung der Redundanzschaltungen wie im vorhergehenden Ausfüh rungsbeispiel nicht verursacht.

Aus dem vorhergehenden ergibt sich bei der in den Fig. 1 und 4 gezeigten Halbleiterspeichereinrichtung die Möglich keit, eine übermäßige Dichte in der Maskenstruktur zu ver hindern, da die Sicherung für Redundanzzwecke nicht für jede Spalte und jede Zeile vorgesehen sein muß. Gleichzeitig wird es möglich, eine übermäßige Verkomplizierung in der Masken struktur zu verhindern, da die Redundanzspeicherzelle ge trennt vom Speicherzellenfeld vorgesehen ist. Da beispiels weise eine Flip-Flop-Schaltung als Reservespeicherzelle ver wendet wird, besteht keine Notwendigkeit, eine Schaltung zum Verstärken der hierin gespeicherten Signale vorzusehen, so daß die entsprechende Verzögerung beseitigt wird. Als Folge davon kann die Dichte der Elemente im Schaltplan des Halbleiterspeichers verringert werden. Zusätzlich kann, wie in Fig. 4 gezeigt, ein Masken-ROM mit Redundanzschaltungen vorgesehen werden.

Claims

1. Halbleiterspeichereinrichtung mit

- einem Speicherfeld (7), das eine Mehrzahl von Speicher zellen aufweist,
- einer Adressierungseinrichtung (6, 8, 61) zur Ausgabe von Adressierungssignalen zur Bestimmung einer Speicher zelle oder Zellen in dem Speicherfeld (7),
- eine Redundanzschaltungseinrichtung (2), die getrennt von dem Speicherfeld (7) vorgesehen ist und ein Redundanz register (21) für den Austausch einer defekten Speicher zelle oder Zellen in dem Speicherfeld (7) aufweist,
- eine Programmierungseinrichtung (11, 12) zum vorhergehen den Programmieren einer Adresse, die die defekte Speicher zelle oder Zellen in dem Feld der Speicherzellen bestimmt,
- eine Austauschsteuereinrichtung (3, 4, 13), die mit der Adressierungseinrichtung (6, 8, 61) und der Programmie rungseinrichtung (11, 12) verbunden ist, zum funktionellen Austauschen der defekten Speicherzelle oder Zellen in dem Speicherfeld (7) durch das Redundanzregister (21), wenn ein mit der Adresse der defekten Speicherzelle oder Zellen übereinstimmendes Adreßsignal von der Adressie rungseinrichtung (6, 8, 61) an diese angelegt ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Redundanzschaltungseinrich tung (2) eine Schreibeinrichtung (22, TG 1) aufweist, die zum Empfangen eines Eingangsdatensignales zum Schreiben des Eingangsdatensignales in das Redundanzregister (21) als Reak tion auf ein Steuersignal von der Austauschsteuereinrichtung (13) verbunden ist. 3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Austauschsteuereinrichtung eine erste und eine zweite Schalteinrichtung (3, 4) aufweist, von denen beide auf das Adreßsignal reagierend betrieben werden, wobei die erste Schalteinrichtung (3) ein Auslese signal von dem Speicherfeld (7) empfängt und ausgibt, und die zweite Schalteinrichtung (4) ein Auslesesignal von dem Redundanzregister (21) empfängt und ausgibt. 4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Programmierungseinrichtung eine Adreßschaltungseinrichtung (AC) zum Empfangen eines Adreßsignales und Umwandeln des Signales entsprechend eines Programmes, das vorher darin gespeichert wurde, aufweist.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Redundanzregister eine Flip- Flop-Einrichtung (21) aufweist, die durch zwei Inverterein richtungen (M 1, M 2) gebildet ist.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung eine statische Halbleiterspeichereinrichtung aufweist.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung eine Masken-Nur-Lese-Speichereinrichtung aufweist.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß die Schreibeinrichtung zwei kaskaden artig verbundene Inverter (W 1, W 2), und eine dritte Schalteinrichtung (TG 1), die zwischen den verketteten Invertern (W 1, W 2) und dem Redundanzregister (21) verbunden ist und als Reaktion auf ein Steuersignal von der Austauschsteuereinrichtung (13) betrieben wird, aufweist.

9. Halbleiterspeichereinrichtung mit:

- einem Speicherfeld (7), das eine Mehrzahl von Speicher zellen aufweist,
- einer Adressierungseinrichtung (6, 8, 61) zur Ausgabe eines Adreßsignales zur Bestimmung einer Speicherzelle oder Zellen in dem Speicherfeld (7),
- einer Reservespeicherzelle (21), die getrennt von dem Spei cherfeld (7) vorgesehen ist,
- eine Programmierungseinrichtung (11, 12) zum vorhergehen den Programmieren einer Adresse zur Bestimmung einer defekten Speicherzelle oder Zellen in dem Speicherfeld (7), und
- eine Auswahleinrichtung (3, 4, 13) zum selektiven Ausgeben von Datensignalen, die anstelle von den in dem Speicher feld (7) gespeicherten in der Reservespeicherzelle (21) gespeichert sind, wenn das von der Adressierungseinrich tung (6, 8, 61) ausgegebene Adreßsignal mit der im vorher gehenden in der Programmierungseinrichtung (11, 12) pro grammierten Adresse übereinstimmt.