JPS58130495A

JPS58130495A - 半導体記憶装置

Info

Publication number: JPS58130495A
Application number: JP57012781A
Authority: JP
Inventors: Kiyobumi Ochii; 落井　清文
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-01-29
Filing date: 1982-01-29
Publication date: 1983-08-03
Also published as: US4566081A; EP0085386A2; EP0085386A3; DE3382728T2; EP0085386B1; JPH0263279B2; DE3382728D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、予備の記憶セルが設けられ、本来の記憶セ
ルが不良の場合にこれを予備のものと交換して使用する
ようにした半導体記憶装置に関する。

〔発明の技術的背景〕

近年、半導体メモリの記憶容量が増大するのに判なって
、不良の記憶セルを含む半導体メモリチップを救済して
、実際に使用する上で何ら不良を含まないチップと同等
にすることを可能とする技術が開発されつつある。この
技術の基本的思想は、予備の記憶セルを同一デツプ上に
予め形成し、不良記憶セルが選択される時にこの不良記
憶セルのアドレスを記憶している予備選択回路によって
、不良記憶セルの代りに予備の記憶セルを選択するもの
である。そして上記予備選択回路は、不良記憶セルのア
ドレスをプログラミングするためのフユーズ素子等の不
揮発性記憶素子を備えている。

ところで記憶セルが行方向および列方向にマトリクス状
に配置されている半導体メモリにおいて、上記予備の記
憶セルを配置するには、行方向に配置する方法と列方向
に配置する方法との２つがある。そして第１図に示す半
導体メグリは予備の記憶セル１，１．・・・を列方向に
配列したものであり、２，２．・・・は本来の記憶セル
、３は行選択回路、４は列選択回路、５は上記予備の記
憶セル１，１．・・・を選択するための予備列選択回路
である。また第２図に示す半導体メモリは予備の記憶セ
ルＩ、１．・・・を行方向に配列したものであり、２，
２．・・・は本来の記憶セル、３は行選択回路、４は列
選択回路、６は上記予備の記憶セル１．１．・・・を選
択するための予備行選択回路である。

このように記憶セルがマトリクス状に配置されている半
導体メモリにおいて、１回のメモリサイクルで１ビット
分の情報の読み出しあるいは書き込みを行なうには、行
選択回路３が１つの行を選択しかつ列選択回路４が１つ
の列を選択することによってこの交点に位置する１つの
記憶セル２が選択される。一方、上記選択される記憶セ
ル２が不良の場合、第１図の半導体メモリでは列選択回
路４の代りに予備列選択回路５が動作して予備の記憶セ
ル２が選択され、第２図の半導体メモリでは行選択回路
４の代りに予備行選択回路６が動作して予備の記憶セル
２が選択される。

第３図は予備の記憶セルが設けられていない、通常の複
数ビット構成の半導体メモリのブロック構成図である。

このメモリはＢ、〜Ｂｌ、Ｂ％士。

〜Ｂｎのｎビット構成でなり、各ビットＢが複数の記憶
セル１１を配列してなる複数の記憶行り。

Ｌ、・・・で構成され、各ピッｌ−Ｂにおける複数の行
りは各ピッ）Ｂにそれぞれ設けられている各行選択回路
１２１〜１２１　＋　１２１＋１〜ｌ　２ｎによって選
択され、また記憶セル１１の列方向は所定の一対のビッ
ト、たとえばビットＢ１とＢｌ＋。

との間に設けられている列選択回路１３によって選択さ
れる。このメモリでは各行選択回路１２１〜１２１　、
Ｊ２１＋１〜７２ｎがそれぞれ１つの記憶行りを選択す
るとともに列選択回路１３が１つの列を選択することに
よって各ピッ）Ｂ内でそれぞれ１つの記憶セル１１が選
択され、これによって同時に複数のピッｌ−Ｂ、〜Ｂｉ
　、　Ｂｉ＋１〜Ｂｎ　での情報の読み出しあるいは書
き込みが行なわれるようにしたものである。

この複数ビット構成のメモリに対して予備の記憶セルを
設けるようにした従来のメモリのブロック構成図を第４
図に示す。このメモリでは新たに、複数の予備の記憶セ
ル１４を配列してなる複数の予備記憶行Ｌ３　　と、こ
の予備記憶行り、のうちの１つを選択する予備行選択回
路１５とからなる予備のビットＢ、を設け、このピッ）
　Ｂｍ　　を不良の記憶セルが含まれるビットＢとそっ
くり入れ換えて使用するようにしたものである。

〔背景技術の問題点〕

上記第４図に示す従来の半導体メモリでは、予備のピッ
）　Ｂｌ　　を本来の１つのビットＢとそっくり入れ換
えて使用するようにしているため、たとえば８にワード
×８ビットの６４にビットのメモリを構成する場合には
８に個（ただしＩＫの値を１０２４とする）という非常
に多くの数の子備の記憶セル１４を設けているにもかか
わらず、２つのビットＢにそれぞれ１個ずつの不良の記
憶セルが含まれているだけでその半導体メモリチップは
救済不能となってしまう。

すなわち、従来では、複数ビットにわたって不良の記憶
セルを含む不良に対しては効果的な救済を行なうことが
できないという欠点がある。

〔発明の目的〕

したがって、この発明の目的は、最小の予備の記憶セル
を用いて複数ビットにわたる不良を効果的に救済するこ
とのできる複数ビット構成の半導体記憶装置を提供する
ことにある。

〔発明の概要〕

この発明の半導体記憶装置は、複数ビットに対して少な
くとも１行の予備の記憶行を設け、上記複数ビットにお
いて不良の記憶セルを含む記憶行を有するビットを不良
ビット記憶回路で記憶し、さらに予備選択回路において
上記不良の記憶セルを含む記憶行に対応するアドレスを
フユーズ素子等の不揮発性記憶素子を用いて予めプログ
ラムしこのアドレスが供給された時に上記予備の記憶行
を選択することによって、複数の各ビット内の不良の記
憶セルを含む記憶行を上記予備の記憶行と交換して使用
するようにしたものである。

さらにこの発明の半導体記憶装置は、複数ビットの各ビ
ット毎に少なくとも１行の予備の記憶行を設け、上記ビ
ット内の不良の記憶セルを含む記憶行を複数の各不良行
記憶回路で記憶し、さらに予備選択回路において上記不
良の記憶セルを含む記憶行に対応するアドレスをフユー
ズ素子環の不揮発性記憶素子を用いて予めプログラムし
このアドレスが供給された時に上記予備の記憶行を選択
することによって、各ビットにおいて上記不良の記憶セ
ルを含む記憶行を上記予備の記憶行と交換して使用する
ようにしたものである。

〔発明の実施例〕

以下、図面を参照してこの発明の詳細な説明する。第５
図はこの発明の一実施例の半導体メモリのブロック構成
図である。このメモリはＢｔ　〜Ｂ　ｌ　ｅ　Ｂ　ｔ＋
Ｉ　−Ｂ　ｎのｎビット構成でなり、各ピッｌ−Ｂは複
数の記憶セル１１を配列してなる複数の記憶行り、Ｌ、
・・・で構成される。そして各ビン）Ｈにおける各行り
は、各ピント毎に設けられている各行選択回路１２１〜
１２１゜１２１　＋、〜１２ｎによって選択されるよう
になっている。また所定の一対のビット、たとえばビッ
トＢｉとＢ１＋、との間には列選択回路１３が設けられ
、各ピッｌ−Ｂにおける記憶セル１１の列方向はこの列
選択回路１３によって選択されるようになっている。ま
た上記列選択回路１３とこの回路１３の左側に隣り合っ
ているビットＢｉとの間には、複数の子備の記憶セル１
４を配列してなる１行の予備記憶行り、、が設けられ、
さらに列選択回路１３とこの回路１３の右側に隣り合っ
ているピントＢｉ＋ｔ　との間には、複数の子備の記憶
セルＩ４を配列してなるもう１行の予備記憶行り、が設
けられる。そしてこの２行の予備記憶行Ｌ１１１１Ｌ！
＋２は予備選択回路１６゜１７によって選択されるよう
になっている。

上記両予備選択回路１６．ｌ’ｌは、それぞれ内部にフ
ユーズ素子等の不揮発性記憶素子を持ち、この不揮発性
記憶素子を予めプログラムすることによって特定の記憶
行りに対応するアドレスを記憶し、このアドレスが供給
された時に上記予備記憶行ＬＩＩＩＩＬＩＩＩをそれぞ
れ選択するとともに、ビシ５８１〜８３．選択回路１２，〜１２１　ｗＺ２１＋＋　＃　１２ｎそ
れぞれと情報入出力回路１８との間に挿入される各複数
のスイッチ素子からなる複数のスイッチ回路１９１　〜
１９１，１９＋＋ｔ　〜１９ｎにスイッデ制碑信号を出
力するようになっている。

：ｌＯ，２１は不良ビット記憶回路であり、一方の不良
ビット記憶回路２０は前記列選択回路１３の左側に位置
する１個のビット８１〜旧のうち不良の記憶セルを含む
記憶行りを有する１つのピッｌ−８を不揮発性記憶素子
によって予め記憶し、この不良ビット記憶回路２０の出
力は上記予備選択回路１６に供給され、予備選択回路１
６の動作はこの出力信号によって制御される。これと同
様に他方の不良ビット記憶回路２１は前記列選択回路１
３の右側に位置する（ｎ−１）個のビットＢ１＋１〜Ｂ
、のうち不良の記憶セルを含む記憶行りを有する１つの
ビン）Ｂを不揮発性記憶素子によって予め記憶し、この
不良ビット記憶回路２１の出力は上記予備選択回路１７
に供給され、予備選択回路１７の動作はこの出力信号に
よって制卸される。

上記構成でなる半導体メモリにおいて、列選択回路１３
の左側に位置する１個のビット８１〜月　のうち、不良
の記憶セルを含む記憶行りを有するピッ）Ｂがあれば、
不良ビット記憶回路２０にこのビットＢを予め記憶さ兵
るとともに、さらに予備選択回路１６にその行りに対応
するアドレスを記憶させる。これと同様に列選択回路１
３の右側に位置する（ｎ−１）個のビットＢｌ＋＋〜Ｂ
ｎのうち、不良の記憶セルを含む記憶行りを有するビッ
トがあれば、不良ビット記憶回路２１にこのビットを予
め記憶させるとともに、さらに予備選択回路１７にその
行りに対応するアドレスを記憶させる。このような状態
に設定すると、ビットＢ、〜Ｂ１のうち、不良の記憶セ
ルを含むピッ）Ｂのその不良の記憶セルを含む記憶行り
が行選択回路１２で選択される際、予備選択回路１６に
よって予備記憶行Ｌ□が選択され、さらに予備選択回路
１６からの出力信号によって上記不良の記憶セルを含む
記憶行りを有するピッｌ−Ｂと情報入出力回路１８との
間に設けられている１つのスイツデ回路１９のみが開放
制御される。この結果、ピッ）Ｂ、　−８１のうち、不
良の記憶セルを含むピッ）Ｂのその不良記憶セルを含む
記憶行りが予備記憶行Ｌ１１と交換され、この後、他の
ビットＢ４こおいて選択された記憶行りと同時に上記予
備記憶行Ｌ□内の予備記憶セル１４で情報の書き込みあ
るいは読み出しが行なわれる。これと同様にして、ピッ
）’Ｂｌ＋ｔ〜ｉｎのうち、不良の記憶セルを含むピッ
）Ｂのその不良の記憶セルを含む記憶行りが行選択回路
１２で選択される際、予備選択回路１７によって予備記
憶行Ｌｆｉｔが選択され、さらに予備選択回路１１から
の出力信号によって上記不良の記憶セルを含む記憶行り
を有するビットＢと情報入出力回路１８との間に設けら
れている１つのスインデ回路１９のみが開放制御される
。したがって、ビットＢｌ＋ｔ〜Ｂｎのうち、不良の記
憶セルを含む記憶行りが予備記憶行Ｌｆｉｌと交換され
、この後、他のビットＢにおいて選択された記憶行りと
同時に上記予備記憶行り、、内の予備記憶セル１４で情
報の書き込み、あるいは読み出しが行なわれる。

このように上記実施例回路ではｎビット構成のメモリに
対して２行の予備記憶行ＬｇＩ、ＬＩＩｍを設け、不良
の記憶セルを含む記憶行りを有するビットＢ内のその記
憶行りを予備記憶行ＬｌｌｌＬ、ｔと交換して使用する
ようにしたものである。

したがって、たとえば８にワード×８ビットの６４にビ
ットのメモリを構成する場合、各ピッとするとこの値は
０．５　Ｋ　）個の予備記憶セル１４を設けることによ
って、２つのビットＢにそれぞれ１個ずつの不良記憶セ
ルが含まれている半導体メモリチップを救済することが
できる。

第６図は前記不良ビット記憶回路２０．２１それぞれの
具体的な回路図であり、両不良ビット記憶回路１！０．
２１は同様の構成になっている図において３１は電源電
圧ＶＤＤが投入された後に所定期間Ｏレベルになるパル
ス信号を発生するパワーオンパルス発生部であり、ここ
で発生するパルス信号は前記１個のビットＢ、〜旧また
は（ｎ−１）個のピッ）　Ｂｌ十、〜Ｂ、に対応して設
けられる不良ビット記憶部３２．〜Ｊｆｆｌ（または３
２１＋１〜Ｓｔｎ、）に並列的に供給される。

上記各不良ビット記憶部３２．〜Ｊｕｌは１つの記憶部
３２．に例示するように、上記パワーオンパルス発生部
３１からのパルス信号が入力されるインバータ、３３．
このインバータ３３に直列接続されこの不良ビット記憶
部３２．に対応する前記ビット１に不良記憶セルが含ま
れているか否に応じて溶断されるかそのまま残されるか
がプログラムされるフユーズ素子３４、上記インバータ
υの出力によって制御される２つのインバータからなる
フリップ７０ツブ１！から構成されていて、不良ビット
記憶部３２１〜、？２１内の各フリップフロップ−１」
の出力信号が前記予備選択回路１６に供給される。

この不良ビット記憶回路２０．２１では、電源ＶＤＤが
投入された後ｌこパワーオンパルス発生部３１からの出
力パルス信号がＯレベルとなり、これによって各不良ビ
ット記憶部３２内のインバータ貝の出力信号がルベルに
立上る。この結果、フリップフロップ３６の出力信号は
ルベルになる。次に所定期間が経過した後にパワーオン
パルス発生部３１からの出力パルス信号がルベルに立ち
上る。この後、対応するピッ）Ｂに不良の記憶セルを含
まずフユーズ素子３４の溶断されていない不良ビット記
憶部３２では、インバータ貝の出力信号がＯレベルに反
転し、さらにフリップフロップ３５の出力信号は０レベ
ルに反転する。一方、パワーオンパルス発生部３１から
の出力パルス信号がルベルに立ち上った後、対応するピ
ッ）Ｈに不良の記憶セルが含まれ予めフユーズ素子３４
が溶断されている不良ビット記憶部３２では、インバー
タ月の出力信号がルベルでもＯレベルでもない浮遊状態
となるため、フリップフロップ３６の出力信号はルベル
のまま変化しない。

第７図は前記予備選択回路１６．Ｉ’ｌそれぞれの一部
分の具体的な回路図であり、両予備選択回路１６．１７
も同様の構成になっている。

この回路は特定の記憶行りに対応するアドレスを記憶す
るための回路であり、ここではこのアドレスがＡ、から
Ａ。の４ビツトであるとする。

この回路は、電源ＶＤＤ印加点と出力端４１との間に負
荷トランジスタ４２を挿入し、さらに出力端４１と回路
点４３との間にアドレス信号Ａ、〜Ａｌｌを各入力とす
る各駆動トランジスタ４４〜４７および各フユーズ素子
４８〜５１を交互に挿入し、かつ上記出力端４１と上記
回路点４３との間に反転アドレス信号λ、〜Ａｌｌを各
入力とする各駆動トランジスタ５２〜５５および各フユ
ーズ素子５６〜５９を交互に挿入し、上記各フユーズ素
子４８〜５１と各フユーズ素子５６〜５９の他端とおし
を短絡し、回路点４３とアースとの間にトランジスタ６
０を挿入するようにしたものである。そして上記トラン
ジスタ６０のゲートには、前記第６図に示すいずれか１
つの不良ビット記憶部３２の出力信号が電源ＶＤＤ投人
後人後所定期間が経過したときにルベルである場合に、
ルベルの信号が供給されるようになっている。また上記
出力端４１の信号は行駆動信号発生部６１に供給され、
ここで予備記憶行Ｌａ、またはり。を駆動するための一
対の信号Ｙ、、Ｙ、が作られるようになっている。

この回路ではフユーズ素子４８〜５１および５６〜５９
のうち任意のものを予め溶断しておくことにより、不良
の記憶セルを含む記憶行Ｉ、に対するアドレスを記憶し
、このアドレスが供給されるとＶＤＤからアースに至る
電流経路が発生して出力端４ノの信号はθレベルとなり
、さらに行駆動信号発生部６１から予備記憶行り、１ま
たはり、を駆動するための一対の信号Ｙｓ。

もが出力される。なお、このときは、もちろんトランジ
スタ６０はオンしている。

第８図は前記行選択回路１２、予備選択回路１６および
スイッチ回路１９相互の接続関係を具体的に示す回路図
である。図において、トランジスタ７１．１２は前記ビ
ットＢ１の行選択回路１２１内の１行の記憶行りに設け
られるものであり、同じ行選択回路１２ｍ内の図示しな
いデコーダ部から出力される行駆動信号Ｙ、、Ｙ。

が各ゲートに入力される。同じくトランジスタ７．９．
７４は前記ピッＦＢＩの行選択回路１２１内の１行の記
憶行りに設けられるものであり、同じ行選択回路１２１
内の図示しないデコーダ部から出力される行駆動信号Ｙ
ｉ　ｅ　”ｌが各ゲートに入力される。上記トランジス
タ７１．７２それぞれと帥記情報入出力回路ｌｓ内の一
対の各情報線７５．１６との間には、前記スイッチ回路
１９１内の一対の各トランジスタ７７゜７８が挿入され
る。さらに、上記トランジスタ７３．７４それぞれと上
記一対の各情報線７５゜７６との間には、前記スイッチ
回路１９１内の一対の各トランジスタ７９゜８ｏが挿入
される。

トランジスタ８１，８ｊｌは前記予備選択回路１６内に
設けられるものであり、各ゲートには上記第７図に示す
回路内の行駆動信号発生部６１から出力される信号Ｙｓ
ｔ”：が入力される。

上記トランジスタ８１と前記情報線７５との間にはビッ
トＢｌ〜旧の数に等しい１個のトランジスタ８３，８３
．・・・が並列挿入され、さらに上記トランジスタ８２
と前記情報線７６との間にも１個のトランジスタ８４，
１１４．・・・が並列挿入される。そして上記トランジ
スタ７７、’１ｇおよび各１個のうちの１つずつのトラ
ンジスタ８３．１１４のゲートには、前記駆動信号発生
部６１からの出力信号Ｙ３．もと前記不良ピント記憶部
３２の出力信号とから前記予備選択回路１６内で作られ
る信号Ｓ１．Ｌ〜Ｓｉ　、　８％のうち信号８．　、　
Ｓ、　　が入力され、トランジスタ７９゜８０および各
１個のうちの１つずつのトランジスタ１１３．８４のゲ
ートには信号８ｉ　、　８ｉが入力される。

このような構成において、ピッｌ−８，〜Ｊに不良の記
憶セルが含まれる場合、信号ＹＩＩ　Ｉ　ｙ。

によってトランジスタ８１．８４がオンし、信号Ｊ＊Ｊ
〜Ｓ１．−８ｉのうちの一組によっていずれか１つずつ
のトランジスタ８３．８４がオンする。したがって、こ
のときトランジスタ８１゜８２に接続されている複数の
予備の記憶セル１４からなる予備記憶行Ｌａｌが情報線
７５゜７６に接続される。一方、信号Ｊ＋垢〜Ｓｌ。

石　のうち上記と同じ組のものによって、不良の記憶セ
ルを含むビン）Ｂと情報線’１５　、１６との間に挿入
されたスイッチ回路１９内のトランジスタ、たとえばト
ランジスタ７７　、７８がオフする。したがってこのト
ランジスタ７７゜７８が接続されている記憶行りは情報
線７５゜７６から切り離される。この結果、不良の記憶
セルを含む記憶行りが予備記憶行Ｌｌｌｌと交換される
ことになる。

第９図はこの発明の他の実施例に係る半導体メモリのブ
ロック構成図である。前記第５図に示す実施例回路では
、複数のビットＢ、すなわち１個のビット８１〜Ｂｌ　
、　（ｎ−１）　ＷＡのビットＢ１＋１〜Ｂｎ　　それ
ぞれに対して１行ずつの予備記憶行ＬＩｌｌｓ”ａｍ　
　を設け、一方の１個のビットＢ、〜Ｂ１　　の中で不
良の記憶セルを含む記憶行りがあればこれを一方の予備
記憶行り６．と交換し、また他方の（ｎ−１）個のビッ
トＢｌ千１〜Ｂ１の中で不良の記憶セルを含む記憶行り
があればこれを他方の予備記憶行Ｌｌｌｌと交換するよ
うにしたが、この実施例回路では、各ビットＢに対して
それぞれ１行ずつの各予備記憶行り、０．〜Ｌ８゜１゜
Ｌｓｏｌ＋＋〜Ｌ、。。を設け、各ビン）Ｂ内で不良の
記憶セルを含む記憶行りが存在する場合に、この記憶行
りをピッＩ−８毎に設けられている各予備記憶行ＬｓＯ
Ｉ　〜Ｌｓｏｌ　ｌ　ＬＢＱｌ＋Ｉ〜Ｌｇｏ。それぞれ
と交換して使用するようにしたものである。

図において９１．〜９１１　、９７ｉ＋１〜９１ｎは対
応するビン）Ｈに不良の記憶セルを含む記憶行りを有す
るか否かを記憶するビット不良記憶回路であり、その各
構成は前記第６図に示すパワーオンパルス発生部３１と
１つの不良ビット記憶部３２とからなっている。そして
これら各ビット不良記憶回路９１．〜９１１，９７１４
１〜９１ｎの出力は対応するピッｌ−８に設けられてい
る各予備選択回路９２１〜９２１　、９２１＋１〜９２
ｎに供給される。

上記各予備選択回路９２．〜９２１，９Ｊｉ＋＋〜９２
、　　は紡記第７図に示す回路と同様に構成されており
、各フユーズ素子４８〜５１．５６〜５９を予めプログ
ラムすることによって、対応するビットＢに不良の記憶
セルを含む記憶行りがあればこの行りに対応するアドレ
スを記憶する。

また、９３．〜９３　ｌ　、　９３Ｉ＋＋　”’９　Ｊ
ｎは、各ビットＢの行選択回路１２．〜１２１　、１２
１＋ｔ　〜１２Ｂそれぞれと情報入出力回路２０との間
に設けられ、上記各予備選択回路９２．〜９２　ｉ　、
　９２１＋＋〜９２ｎからの出力信号によってスイッチ
制御される各複数のトランジスタからなるスイッチ回路
である。

このような構成でなる回路は、前記第５図に示す実施例
回路の、複数のビットＢ内の１つの記憶行りを予備記憶
行り、と交換するのに対して、各ピッ）Ｂ内で不良の記
憶セルを含む記憶行りを各ビン）Ｂ毎に設けられている
予備記憶行り、と交換することが異なるのみであり、そ
の基本的な動作は第５図の実施例回路と同様であるので
、その説明は省略する。そしてこの実施例回路で、たと
えば前記と同様に、８にワード×８ビットの６４にビッ
トのメモリを構成す（前記と同様にＭの値を３２とする
とこの値は２　Ｋ　）　１１１１の予備記憶セル１４を
設けることによって、すべてのビットＢ、〜Ｂ１〜Ｊ＋
＋〜Ｂｎ（ｎ＝８）にそれぞれ１個ずつの不良記憶セル
が含ま訊半導、□アップや救済ｆ６ｃとヵ５できる。

なお、この発明は上記実施例に限定されるものではなく
、たとえば第５図の実施例回路に設けられる２つの不良
ビット記憶回路２０　、２１内にそれぞれ独立してパワ
ーオンパルス発生部３１を設ける場合について説明した
が、これはどちか一方のみを設けこの出力信号を共通に
使用するようにしてもよく、またこれは第９図の実施例
回路に設けられる各ビット不良記憶回路９１についても
同様でおる。さらに上記第５図の実施例回路では、１個
のビットＢ、〜Ｂｌ。

（ｎ−−１）個のピッ）Ｂ１＋＋〜Ｂｎに対してそれぞ
れ１行ずつの予備記憶行ｒ、ｓ　　を設ける場合につい
て説明したが、これは必要に応じてより少ない数のピッ
）Ｈの集まりそれぞれに対して１行ずつの予備記憶行り
、を設けるようにしてもよい。また上記第９図の実施例
回路では、各ビットＢ毎に１行の予備記憶行Ｌ８ｏを設
ける場合について説明したが、これは各ピッｌ−Ｈに対
して２行以上の予備記憶行Ｌ８０を設けるようにしても
よく、２行以上設けた場合には１つのビットＢの中で不
良の記憶セルを含む記憶行りが２つ以上あってもそのメ
モリテップを救済することが可能となる。

〔発明の効果〕

以上、説明したようにこの発明によれば、最小の予備の
記憶セルを用いて複数ピッＨこわたる不良を効果的に救
済することのできる複数ビット構成の半導体記憶装置を
提供することができる。

【図面の簡単な説明】

第１図および第２図はそれぞれ予備の記憶セルが設けら
れ、１ビット分の情報の読み出し、書き込みを行なう半
導体メモリの回路図、第３図は予備の記憶セルが設けら
れていない通常の複数ビット構成の半導体メモリのブロ
ック構成図、第４図は予備の記憶セルが設けられた複数
ビット構成の従来の半導体メモリのブロック構成図、第
５図はこの発明の一実施例の半導体メモリのブロック構
成図、第６図ないし第８図はそれぞれ上記実施例に係る
メモリの各一部分を具体的に示す回路図、第９図はこの
発明の他の実施例に係る半導体メモリのブロック構成図
である。１１・・・記憶セル、１２・・・行選択回路、１３・・
・列選択回路、１４・・・予備の記憶セル、１６゜１７
．９２・・・予備選択回路、１８・・・情報入出力回路
、１９．９３・・・スイッチ回路、２０．２１・・・不
良ビット記憶回路、３１・・・パワーオンパルス発生部
、３２・・・不良ビット記憶部、３３・・・インバータ
、３４．４８〜５１．５６〜５９・・・フユーズ素子、
３５・・・フリップフロップ、４２・・・負荷トランジ
スタ、４４〜４７．５２〜５５・・・駆動トランジスタ
、６０．７ノ〜７４．７７〜８４・・・トランジスタ、
６１・・・行駆動信号発生部、７５．７６・・・情報線
、Ｂピント、Ｌ・・・記憶行、Ｌｌ　ｌＬＩ。・・・予
備記憶行。出願人代理人　　弁理士　鈴　江　武　彦手続補正書昭和　枦８．漬、２０ＥＩ特許庁長官　　若　杉　和　夫　殿 ■、事件の表示特願昭５７−１２７８１号２、発明の名称半導体記憶装置３、補正をする者事件との関係　特許出願人（３０７）東京芝浦電気株式会社４、代理人６、補正の対象７、補正の内容（１）　　明細書の第１４頁第７行目ないし第８行目に
「構成になっている図において」とあるを［構成になっ
ている。図において」と訂正す、　　る。（２）図面の第６図および第８図をそれぞれ別紙′図面
の通り訂正する。

Claims

【特許請求の範囲】

（１）　　複数ビット構成でなり各ビットがそれぞれ複
数の記憶セルを配列した複数の記憶行からなり、各ビッ
トの各１つの記憶行内の記憶セルを選択して同時に複数
ビットでの情報の読み出し、書き込みを行なう半導体記
憶装置において、上記複数ビットに対して少なくとも１
行設けられる予備の記憶行と、上記複数ビットにおいて
不良の記憶セルを含む記憶行を有するビットを記憶する
手段と、上記不良の記憶セルを含む記憶行に対応するア
ドレスが／Ｉ大予めプログラムされこのアドレスが薇給されると上記予
備の記憶行を選択する手段とを具備し、上記複数の各ビ
ット内の不良の記憶セルを含む記憶行を上記予備の記憶
行と交換して使用するようにしたことを特徴とする半導
体記憶装置。
（２）複数ビット構成でなり各ビットがそれぞれ複数の
記憶セルを配列した複数の記憶行からなり、各ビットの
各１つの記憶行内の記憶セルを選択して同時に複数ビッ
トでの情報の読み出し、書き込みを行なう半導体記憶装
置において、上記複数ビットの各ビット毎に少なくとも
１行設けられる予備の記憶行と、上記ビット内の不良の
記憶セルを含む記憶行を記憶する手段と、上記各ビット
において上記不良の記憶セルを含む記憶行に対応するア
ドレスが予めプログラムされこのアドレスが供給される
と上記予備の記憶行を選択゛する手段とを具備し、各ビ
ットにおいて上記不良の記憶セルを含む記憶行を上記予
備の記憶行と交換して使用するようにしたことを特徴と
する半導体記憶装置。