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KR900007225B1 - 출력데이타의 주기가 증가된 반도체 메모리장치 - Google Patents

출력데이타의 주기가 증가된 반도체 메모리장치 Download PDF

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KR900007225B1
KR900007225B1 KR1019840007225A KR840007225A KR900007225B1 KR 900007225 B1 KR900007225 B1 KR 900007225B1 KR 1019840007225 A KR1019840007225 A KR 1019840007225A KR 840007225 A KR840007225 A KR 840007225A KR 900007225 B1 KR900007225 B1 KR 900007225B1
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reset
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도미오 나까노
마사오 나까노
기미아끼 사또오
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후지쓰 가부시끼가이샤
야마모도 다꾸마
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Abstract

내용 없음.

Description

출력데이타의 주기가 증가된 반도체 메모리장치
제1도는 종래의 반도체 메모리장치의 개략적인 구성 계통도.
제2도는 제1도의 메모리장치의 동작설명을 위한 파형도.
제3도는 다수 메모리칩을 사용하는 메모리시스템의 구성 계통도.
제4도는 제3도의 메모리시스템의 동작 파형도.
제5도는 본 발명의 제l실시예에 의한 반도체 메모리장치의 동작 파형도.
제6도는 본 발명의 일실시예에 의한 반도체 메모리장치의 다수 메모리칩을 사용하여
구성된 메모리시스템의 동작 파형도.
제7도는 본 발명의 일실시예에 의한 반도체 메모리장치에 사용되는 출력버퍼의 상세한 회로구성의 전기회로도.
본 발명은 반도체 메모리장치에 관한 것으로 특히, 동작이 니블모드(nibble mode) 또는 페이지모드(page mode)로 수행될 때 출력 데이타의 주기가 증가될 수 있도록 한 다이나믹 랜돔 억세스 메모리(dynamic random access memory:DRAM) 또는 기타 장치와 같은 반도체 메모리장치에 관한 것이다.
다이나믹 랜돔 억세스 메모리에서 데이타 판독시에 니블모드(4비트 블록의 워드모드), 페이지모드등하에서의 동작은 데이타의 다수 비트들을 고속으로 판독하는 것이 가능하다. 그러나, 니블모드, 페이지모드등하에서 데이타 판독시 판독신호의 각 비트의 시간 간격은 지극히 짧아지게 되며 또한 출력 데이타의 주기도 상당히 짧아진다. 출력 데이타의 주기가 지나치게 짧아지면 메모리장치에 연결된 회로들은 충분히 응답할수 없어 정확한 데이타 판독이 뷸가능하게 된다. 그러므로 니블모드, 페이지모드등으로 데이타 판독을 할때조차 출력 데이타의 각 비트의 주기를 가능한한 길게 해주는 것이 바람직하다.
종래의 메모리장치에서, 니블모드 또는 페이지모드로 연속하여 판독되는 각각의 데이타는 반전된 컬럼 어드레스 스트로브 신호(Column Address Strde Signal)가 강하한 후 출력되며, 반전된 컬럼 어드레스 스트로브 신호가 상승할시에 리세트된다. 그러므로 각 출력 데이타의 시간주기는 상당히 짧다.
이러한 단점을 제거하기 의한 메모리장치로서 예를들어 미국, 엔텔코오포레이숀에서 제조되는 모델 271616K램이 알려져 있다.
이 메모리창치에서는 각 출력 데이타가 반전된 컬럼 스트로브 신호의 강하시에 리세트되므로 출력 데이타의 시간주기를 상당히 확장시킨다. 그러나, 이 메모리장치는 다수 메모리칩들이 조합되어 후술되는 바와같은 대용량 메모리시스템을 구성할시에 다수 메모리칩들의 출력들간에 경합이 발생하는 단점을 갖고 있다.
본 발명의 목적은 상술한 바와같은 종래의 단점을 고려하여 니블모드, 페이지모드등으로 동작되는 중에 데이타의 출력주기가 길어져 메모리칩들의 출력 데이타가 공통출력라인들을 갖는 다수 메모리칩에 의해 구성된 메모리시스템에서조차 상호 결합되지 않는 그러한 반도체 메모리장치를 제공하는데 있다.
본 발명에 의하면 제1어드레스 스트로브 신호를 동작 상태에 유지한 채로 제2어드레스 스트로브 신호가 동작상태와 대기상태로 연속적으로 전환됨으로써 연속적으로 데이타를 출력시는 동작 모드를 구비하고 있으며, 상기 제 1어드레스 스트로부 신호가 동작상태에 있을동안 제 2 어드레스 스트로브 신호가 동작상태로 전환됨으로써 데이타출력이 나오기전에 종전 데이타 출력을 일단 리세트하며, 또한 데이타출력의 그러한 리세트동작을 제1 및 제2어드레스 스트로브 신호가 모두 대기상태로 전환될때에도 수행할 수 있도록한 것이 특징인 반도체 메모리장치가 제공된다.
본 발명의 양호한 실시예를 설명하기 전에 우선 이해를 도모하기 위해 니블모드 또는 페이지모드를 갖는 종래의 반도체 메모리장치를 설명한다.
제1도는 종래의 반도체 메모리장치로서 사용되는 다이나믹 랜돔 억세스 메모리의 개략적인 구성을 보이고 있다.
여기서 그 메모리장치는 예를들어 각 블록이 다수의 메모리셀들을 포함하고 있는 4개의 셀블록 1.2,3 및 4와 셀블록들 1,2,3 및 4에 각각 연결되는 데이타 버퍼들 5-1,5-2,5-3 및 5-4와 출력버퍼 6으로 구성되어 있음을 알 수 있다. 각 데이타버퍼 5-1,5-2,.....,5-4는 기본 플립플롭형 회로에 의해 구성되어있다.
제1도의 메모리장치에서, 로우 디코오더(row decoder)와 컬럼 디코오더(column decoder)(도시안됨)에의해 선택된 셀블록들 1,2,3 및 4내의 메모리셀들로부터 판독되는 데이타는 데이타 버퍼들 5-1,5-2,5-3 및 5-4에 각각 임시 기억된다. 그 다음 컬럼 어드레스 신호들의 일부 즉, 제1도의 메모리장치내의 2비트를 기준으로 하여 데이타 버퍼들 5-1,5-2 ,5-3 및 5-4중 하나가 선택되며, 데이타의 1비트는 출력데이타 Dout로서 출력버퍼 6을 통하여 취출한다.
그러나, 상술한 구성을 갖는 메모리장치에서 다이나믹 랜돔 억세스 메모리들은 종속연결되어 쉬프트 레지스터(Shift register)를 구성하므로 고속으로 셀블록들 1,2,3,4로부터 데이타 판독 출력을 취출하는 것이 가능하다.
이러한 동작모드를 소위 니블모드라 한다. 다시 말하여 제2도에 보인 바와같이 니블모드로 동작하는 중 반전된 로우 어드레스 스트로브 신호
Figure kpo00001
가 저레벨이 되면 그때에 어드레스 신호가 입력되어 로우 어드레스로 정해지며 그다음 반전된 컬럼 어드레스 스트로브 신호
Figure kpo00002
가 셀블록 1,2,3,4로부터 연속적으로 데이타를 출력시키도록 온과 오프를 반복한다.
그러므로 니블모드의 동작시에 매 1비트마다 로우와 컬럼에 대해 어드레스 선택이 수행되는 통상의 판독동작에 비해 상당히 빠른 고속 판독이 가능하다.
그러나, 상술한 종래의 메모리장치에서는 니블모드 동작중 데이타 출력 Dout가 반전된 컬럼 어드레스 스트로브 신호
Figure kpo00003
의 상승시에 리세트되어 결국 출력 데이타의 각 비트의 데이타주기 T가 상당히 짧아져 메모리장치에 연결된 회로에 의해 출력 데이타 Dout를 입력시키는 것이 상당히 어려워진다.
그러므로, 이 장치는 실제 동작시에 니블모드의 기능을 충분히 이용할 수 없는 단점을 갖고 있다. 특히, 최근의 랜돔 억세스 메모리에서, 반전된 컬럼 어드레스 스트로브 신호
Figure kpo00004
의 온-오프 스위칭 순환시간은 니블모드에서 결국 40-50 나노세칸드(ns)정도로 짧아 출력 Dout의 실효주기 T는 15-20 나노세칸드 정도로 지극히 짧아진다.
출력 데이타의 실효주기를 증가시킴으로써 상술한 단점을 제거하기 위한 한 방법으로서 출력 데이타 리세트는 반전된 컬럼 어드레스 스트로브 신호
Figure kpo00005
(예를들어 미국 인텔사의 모델 2716 16K RAM에서와 같이)가 강하하는 즉시 수행되는 메모리장치를 사용하는 것이 알려져 있다.
그러한 메모리장치에서 출력 데이타의 주기는 상당히 길어질 수 있으나, 제3도에 보인 바와같이 다수 메모리칩 7,8,9,10이 조합되어 대용량 메모리시스템을 구성하는 다수 메모리칩들의 출력들간에 상호 경합되는 단점이 있다. 다시말하면 제3도의 메모리시스템에서 메모리칩 7과 9는 출력라인 D1을 공동 사용하므로 공통 반전로우 어드레스 스트로브 신호
Figure kpo00006
을 수신한다.
또한 메모리칩 8과 10도 출력라인 D2를 공통 사용하므로 공통 반전 로우 어드레스 스트로브 신호
Figure kpo00007
을 수신한다.
더우기, 메모리칩 7과 8은 공통 반전 컬럼 어드레스 스트로브 신호
Figure kpo00008
을 입력으로서 수신하는 한편 메모리칩 9와 10은 공통 반전 컬럼 어드레스 스트로브 신호
Figure kpo00009
를 수신한다.
제3도에 보인 메모리시스템에서 예를들어 메모리칩 7과 9로부터 데이타를 연속적으로 판독할 때 반전 로우 어드레스 스트로브 신호
Figure kpo00010
이 저레벨이 되고, 그때 반전 컬러 어드레스 스트로브 신호
Figure kpo00011
은 제4도에 보인 바와같이 반복하여 온 오프된다.
그다음, 메모리칩 7로부터 판독이 완료됐을 때 반전 로우 어드레스 스트로브 신호 RAS1은 일단 하이레벨이 되었다 다시 로우레벨이 되고, 반전 컬럼 어드레스 스트로브 신호
Figure kpo00012
는 반복하여 온 오프된다. 이러한 동작에 의해 메모리칩 7로부터의 출력 LSI과 베모리칩 9로부터의 출력 LSI3는 공통 데이타라인 D1상에 연속적으로 출력된다. 그러나 이 경우에 제4도에서 명백히 올 수 있는 바와같이 메모리칩의 출력은 반전 컬럼 어드레스 스트로브 신호가 강하하는 즉시 리세트되므로 메모리칩 7의 출력 LSI1은 반전 컬럼 어드레스 스트로브 신호
Figure kpo00013
이 온-오프 동작을 완료한 후조차 출력으로서 계속 유지되며 그다음 반전 컬럼 어드레스 스트로브 신호
Figure kpo00014
이 강하할때까지 유지된다.
동일한 방식으로 메모리칩 9의 출력 LSI3는 반전 컬럼 어드레스 스트로브 신호
Figure kpo00015
가 강하할때까지 계속 유지되므로 출력라인 D1을 공통으로 사용하는 메모리칩들 7과 9는 출력에 장애를 받는다. 결국 반전 컬럼 어드레스 스트로브 신호가 강하할 시에 출력 데이타를 리세트시키는 메모리장치는 공통 출력라인을 갖는다수 메모리칩들에 의해 구성되는 메모리시스템으로 사용할 수 없는 단점을 갖고 있다.
동일한 문제가 소위 페이지모드에도 존재하는데 이 모드는 로우 어드레스가 정해진 상태에서 데이타를 연속적으로 출력시키도록 반전 컬럼 어드레스 스트로브 신호가 강하될 때마다 컬럼 어드레스가 입력되는 모드이다.
본 발명에 의한 반도체 장치의 동작을 도면을 참조하여 설명하면 다음과 같다.
본 발명의 제1실시예의 반도체 메모리장치는 예를들어 제1도의 메모리장치의 구성을 갖는 것으로, 출력버퍼 6이 아래에 기술되는 회로(제7도)로서 대치되어 있다.
본 발명의 반도체 메모리장치의 양호한 실시예에서는 니블모드 또는 페이지모드로 동작하는 동안 출력 데이타가 로우 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호의 익스클루시보 오아(exclusive OR)동작에 의해 얻어진 신호에 따라 리세트된다.
다시말하면, 제 5 도에 보인 바와같이 반전 로우 어드레스 스트로브 신호
Figure kpo00016
가 저레벨이 된 후 반전 컬럼 어드레스 스트로브 신호 CAS가 일단 저레벨이 되면 출력 데이타 Dout는 그의 강하 시점부터 예정된 시간지연후에 출력된다.
출력 데이타 Dout는 로우 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호의 익스클루시브 오아동작에 의해 얻어진 신호 EOR의 강하에 의해 리세트된다.
결국, 반전 컬럼 어드레스 스트로브 신호
Figure kpo00017
가 그 다음 저레벨이 되면, 일단 종전 데이타 출력은 리세트되고 그다음 출력 데이타 Dout가 상술한 예정된 지연시간후에 출력된다. 순서에 따라, 반전 컬럼 어드레스 스트로브 신호
Figure kpo00018
가 일단 다시 고레벨이 될 때 만일 반전 로우 어드레스 스트로브 신호
Figure kpo00019
가 이미 고레벨에 있으면 출력 데이타 Dout는 먼저의 반전 컬럼 어드레스 스트로브 신호
Figure kpo00020
의 상승에 반응하여 리세트된다.
그러므로 이러한 리세트 방법을 사용함으로써 반전 로우 어드레스 스트로브 신호
Figure kpo00021
가 동각중에 즉, 저레벨에 있을때 종전 출력 데이타 Dout는 반전 컬럼 어드레스 스트로브 신호의 강하시(동작상태로의 전이)에 일단 리세트되고 그후 유효데아타가 출력된다. 반전 로우 어드레스 스트로브 신호
Figure kpo00022
가 준비상태 즉, 고레벨상에 있을때 출력 데이타는 반전 컬럼 어드레스 스트로브 신호가 상승함과 동시에 리세트된다.
그러므로 출력 데이타의 주기는 길어질 수 있는 한편 종래의 랜돔 억세스 메모리와 상호 호환성을 유지할수 있다.
제5도에서, 파형 A는 종래의 메모리장치의 출력파형을 나타내는 것으로, 여기서 출력 신호는 반전 컬럼 어드레스 스트로브 신호
Figure kpo00023
의 상승에 의해 리세트되며, 출력 파형 B역시 종래의 메모리장치의 출력파형을 나타내는 것으로, 여기서 출력 데이타는 반전 컬럼 어드레스 스트로브 신호
Figure kpo00024
의 강하시에 리세트된다. 뒤의 실시예들의 설명에서 신호 CL,CL'와 R에 대해 설명한다.
제6도는 본 발명의 상술한 실시예에 의한 다수의 반도체 메모리장치들을 사용하는 메모리시스템의 동작을 보이는 것으로 제3도에 보인 상술한 회로에 의해 구성된다. 제6도에서. 반전 로우 어드레스 스트로브 신호
Figure kpo00025
이 저레벨이 된 후 반전 컬럼 어드레스 스트로브 신호
Figure kpo00026
은 온 오프를 반복한다. 이때에 제6도에 보인 바와같이 메모리칩 7의 출력 LSI1은 반전 로우 어드레스 스트로브 신호
Figure kpo00027
이 고레벨이 되고 반전 컬럼 어드레스 스트로브 신호
Figure kpo00028
이 고레벨이 된 후 출력되지 않는다.
또한 반전 컬럼 어드레스 스트로브 신호
Figure kpo00029
가 온 오프를 반복하더라도 메모리칩 9의 출력 LSI3은 안전 컬럼 어드레스 스트로브 신호
Figure kpo00030
가 초기 상태로 저레벨이 되기 전에는 출력되지 않는다. 그러므로 출력라인 D1을 공통으로 사용하는 두개의 메모리칩들 7과 9의 출력들은 서로 경합되지 않는다.
제7도는 본 발명의 일실시예에 의한 반도체 메모리장치에 사용되는 출력버퍼의 상세한 구성을 보인다.도면에서 출력버퍼는 트랜지스터들 Q1 내지 Q10등에 의해 구성되는 버퍼부 11과 트랜지스터 Q11 내지 Q26등에 의해 구성되는 리세트 신호 발생회로부 12를 갖고 있다.
제7도에 보인 출력버퍼에서, 버퍼부 11의 데이타 버스들 DB와
Figure kpo00031
는 예를들어 니블모드 기능을 갖는 반도체 메모리장치의 경우 각 셀블록(도시안됨)의 데이타 버퍼들에 의해 구성되는 쉬프트 레지스터들의 출력에 연결된다.
클록펄스 CL'가 고레벨일 때 데이타버퍼 DB와
Figure kpo00032
의 출력들이 각각 트랜지스터들 Q1과 Q6를 통하여 트랜지스터들 Q2와 Q3의 게이트들에 입력된다. 클록신호 CL'는 반전 로우 어드레스 스트로브 신호
Figure kpo00033
가 동작상태(저레벨)에 있을때 반전 컬럼 어드레스 스트로브 신호
Figure kpo00034
가 강하한 후 데이타 출력이 가능하게 된 소정 시간지연후에 상승 고레벨로 되며, 또한 반전된 컬럼 어드레스 스트로브 신호
Figure kpo00035
가 고레벨로 이동해서부터는 부유 상태에서 고레벨을 유지시킨다.
제6도를 참조하면, 클록신호 CL은 두개의 스트로브 신호들
Figure kpo00036
와
Figure kpo00037
가 동작상태로 들어가고 판독상태에서 데이타 출력가능시에 고레벨로 된다.
이 신호는 종래의 장치(제5도 A의 출력형)에서도 사용되고 있으며 또한 후자신호
Figure kpo00038
의 상승에 응해서 하강하는 내부 클록신호이다.
상기 클록신호 CL'는 클록신호 CL과 비슷하다. 그러나 반전 컬럼 어드레스 스트로브 신호
Figure kpo00039
가 상승한 후에는 부유상태에서 고레벨이 유지되며, 그다음 아래에 설명되는 버퍼 회로 11의 리세트 동작후에만 저레벨상태가 된다. 그다음, 예를 들어 만일 데이타 버스 DB가 고레벨이고 데이타 버스
Figure kpo00040
가 저레벨일 경우 클록신호 CL'는 고레벨이 되고 그에 의해 트랜지스터 Q5는 온되고 트랜지스터 Q4는 오프된다. 따라서, 출력회로의 트랜지스터 Q9의 게이트는 저레벨이 되어, 트랜지스터 Q9는 차단되며, 트랜지스터 Q10의 게이트는 고레벨이 되어 온된다.
그러므로 예를들어 저레벨신호는 출력 데이타 Dout로서 출력된다. 만일 클록신호 CL'가 부유상태에 있더라도 이 출력상태는 클록신호 CL'가 고레벨에 유지되는 한 계속 유지된다.
그러나, 리세트신호 발생회로부 12에서는, 반전 로우 어드레스 스트로브 신호
Figure kpo00041
와 반전 컬럼 어드레스 스트로브 신호
Figure kpo00042
가 모두 고레벨에 있을 경우에는 트랜지스터 Q21과 Q26은 둘다 온되고 트랜지스터Q23과 Q24의 게이트 전압은 둘다 저레벨이 된다.
결국, 이 트랜지스터들 Q23과 Q24는 둘다 커트오프되므로 트랜지스터 Q16의 게이트는 고레벨이 된다.이에 의해 트랜지스터 Q16은 온되고 두 스트로브 신호의 익스클루시브 오아 출력 EOR은 저레벨이 되고 트랜지스터 Q18은 차단된다. 만일 이러한 상태에서 클록펄스 CL이 저레벨이 되면 리제트 신호 출력 R은 고레벨이 된다. 더우기 반전 로우 어드레스 스트로브 신호
Figure kpo00043
와 반전 컬럼 어드레스 스트로브 신호
Figure kpo00044
가 저레벨이 될 때 트랜지스터 Q12와 Q13은 둘다 차단되어 트랜지스터 Q15의 게이트 전압은 고전압이 된다. 결국, 트랜지스터 Q15는 온되어, EOR신호 출력단 즉, 트랜지스터 Q18의 게이트 전압은 저레벨로 되어 트랜지스터 Q18은 차단된다.
그러므로 이 경우에도 역시 만일 클록신호 CL이 저레벨일 경우, 리세트 신호 출력 R은 고레벨이 된다.다른 한편, 만일 반전 로우 어드레스 스트로브 신호
Figure kpo00045
와 반전 컬럼 어드레스 스트로브 신호
Figure kpo00046
중 하나가 고레벨이 되고 나머지가 저레벨이 될 경우 트랜지스터 Q15와 Q16의 게이트 전압은 둘다 저레벨이 되여 차단된다. 결국, 반전 익스클루시브 오아 출력 EOR은 고레벨이 되어 트랜지스터 Q18은 온되고 출력 R은 저레벨이 된다.
상기로부터 명백한 바와같이, 제7도의 리세트 신호 발생회로부 12는 각 신호
Figure kpo00047
와
Figure kpo00048
의 익스클루시브 오아 회로로서 동작하는 부분을 포함하며, 출력 데이타가 유효로된 후 두개의 스트로브 신호들
Figure kpo00049
와
Figure kpo00050
가 동작상태에 있는 동안 고레벨인 클록신호 CL로 규정되는 기간 및 EOR 출력이 고레벨이외의 기간에서 리세트 신호 R을 출력한다.
상술한 리세트 신호 발생회로부 12의 출력 R이 고레벨에 있을 때 버퍼부 11의 트랜지스터 Q7과 Q8는 함께 온된다.
그러므로, 토템폴식으로 연결된 출력 트랜지스터 Q9과 Q10의 게이트 둘다가 저레벨이 되어 둘다가 차단상태에 들어가므로 출력단이 고임피던스 상태가 된다.
다시말하면, 제7도의 출력 버퍼 회로를 제1도의 메모리장치의 출력버퍼 6으로 바꿔줌으로서, 클록펄스CL이 일시적으로 고레벨이 된 시점에서 데이타 버퍼로부터 트랜지스터 Q4와 Q5로 구성되는 플립플롭회로에 취입되는 정보는 리세트 신호 R이 상승하는 시점에서 리세트된다. 동시에 클록신호 CL'는 부유 고레벨상태로부터 저레벨로 떨어지고, 이후 출력단자는 고임피던스 상태에 있게 된다.
제7도의 회로에서, 리세트 신호 발생회로부 12의 출력단에 제공된 트랜지스터 Q19는 클록펄스 CL이 고레벨이 될때 버퍼부 11의 출력 데이타가 리세트되는 것을 방지하기 위한 것이다.
이러한 방식으로, 본 발명에 의하면, 니블모드 또는 페이지모드하에 동작하는 동안 출력 데이타의 리세팅은 로우 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호의 익스클루시브 OR 연산에 의해 얻어진 신호에 의거해서 이루어지므로 출력 데이타의 주기를 충분히 길게할 수 있을 뿐만 아니라 공통 출력 라인들을 갖는 다수 메모리칩들에 의해 구성된 메모리시스템에서는 출력 데이타간에 상호 정합되는 일이 없게 된다.

Claims (10)

  1. 준비상태와 동작상태를 갖는 제1 및 제2어드레스 스트로브 신호들(
    Figure kpo00051
    ,
    Figure kpo00052
    ) 각각에 응답하여 동작하는 데이타기억용 반도체 메모리 장치에 있어서, 상기 준비상태로부터 동작상태로 상기 제1 및 제2어드레스 스트로브 신호들의 전환에 응답하여 메모리장치내에 기억된 데이타에 대응하는 출력신호를 출력시키고 또한 상기 출력신호를 보지할 수 있는 출력버퍼(11)와, 상기 제1어드레스 스트로브 신호가 동작상태에 유지되는 동안 준비상태로부터 동작상태로 상기 제2어드레스 스트로브 신호의 전환에 응답하여 상기 출력버퍼(11)에 의해 보지되는 상기 출력신호를 리세트시키고 또한 상기 제1 및 제2어드레스 스트로브 신호들이 모두 준비상태에 있을 때 상기 출력신호를 리세팅시키기 위해, 상기 출력버퍼에 동작 가능하게 연결되는 리세트회로(12)를 포함하는 것이 특징인 출력 데이타의 주기가 증가된 반도체 메모리장치.
  2. 제1항에서, 상기 리세트회로(12)는 상기 출력 데이타를 리세팅 시키기 위한 출력신호(R)를 제공하기 위해 제1 및 제2어드레스 스트로브 신호(
    Figure kpo00053
    ,
    Figure kpo00054
    )들을 수신하도록 동작 가능하게 연결된 익스클루시브 오아 회로(Q15,Q16)를 포함하는 것이 특징인 출력 데이타의 주기가 증가된 반도체 메모리장치.
  3. 제1항에서, 상기 리세트회로(12)에 동작 가능하게 연결된 데이타가 기억된 복수의 메모리셀 블록들(1,2,3,4)과, 상기 메모리셀 블록들로부터 상기 데이타를 수신하고 또한 상기 출력신호를 출력시키기 위해 상기 복수의 메모리셀 블록들에 동작 가능하게 연결되는 쉬프트 레지스터(5)와, 상기 리세트회로에 의해 상기 출력 데이타가 리세트된 후 상기 쉬프트 레지스터로부터 상기 출력신호(Dout)를 수신하기 위해 상기 쉬프트 레지스터에 동작가능하게 연결되는 출력버퍼 회로(6)를 더 포함하는 것이 특징인 출력 데이타의 주기가 증가된 반도체 메모리장치.
  4. 제3항에서, 상기 출력버퍼(6)는 상기 쉬프트 레지스터(5)로부터의 상기 출력신호(Dout)를 수신하여 콤프리멘타리 출력신호들을 제공하기 위해 상기 쉬프트 레지스터에 동작가능하게 연결되는 플립플롭회로(Q4,Q5)와, 상기 플립플롭회로로부터의 상기 출력신호들을 수신 및 증폭시키기 위해 상기 플립플롭회로에 동작가능하게 연결되는 출력 증폭기회로(Q1,Q6)와, 그리고 상기 플립플롭회로로부터 상기 콤프리멘타리 출력신호들을 리세트시키기 위해 상기 플립플롭회로에 동작 가능하게 연결되는 리세트 회로(12)를 포함하는것이 특징인 출력 데이타의 주기가 증가된 반도체 메모리장치.
  5. 제4항에서, 상기 출력증폭기, 회로(Q1,Q6)는 상기 플립플롭회로로부터 상기 콤프리멘타리 출력신호들을 각각 수신하기 위해 상기 플립플롭회로에 동작하게 연결되는 직렬로 연결된 한쌍의 트랜지스터들(Q2,Q3)을 포함하는 것이 특징인 출력 데이타의 주기가 증가된 반도체 메모리장치.
  6. 제4항에서, 상기 플립플롭회로(Q4,Q5)는 교차 연결된 트랜지스터들을 포함하며 또한 상기 리세트회로(12)는 한쌍의 트랜지스터들(Q7,Q8)을 포함하며, 상기 각각의 트랜지스터는 상기 플립플롭회로의 상기교차 연결된 트랜지스터들에 각각 연결되며, 상기 리세트 회로의 상기 트랜지스터쌍은 상기 리세트회로로부터의 상기 출력신호에 따라 상기 플립플롭회로의 콤프리멘타리 출력신호들은 턴온 및 리세팅시키는 것이 특징인 출력 데이타의 주기가 증가된 반도체 메모리장치.
  7. 제2항에서, 상기 반도체 메모리장치는 판독 데이타가 기억된 복수의 메모리셀 블록들(1,2,3,4)과,상기 메모리셀 블록들로부터 병렬로 상기 판독 데이타를 수신하여 신호를 출력시키기 위해 상기 메모리셀블록들에 동작 가능하게 연결되는 쉬프트 레지스터(5)와, 그리고 상기 익스클루시브 오아 회로로부터 상기출력신호에 따라 종전 출력 데이타를 리세팅시킨후 상기 쉬프트 레지스터들로부터 상기 출력신호를 수신하기 위해 상기 쉬프트 레지스터에 동작 가능하게 연결되는 출력 버퍼 회로(6)를 더 포함하는 것이 특징인 출력 데이타의 주기가 증가된 반도체 메모리장치.
  8. 제7항에서, 상기 출력버퍼(6)는 상기 쉬프트 레지스터로부터 상기 출력신호(Dout)를 수신하여 출력을 제공하기 위해 상기 쉬프트 레지스터에 동작 가능하게 연결되는 플립플롭회로(Q4,Q5)와, 상기 플립플롭회로로부터의 상기 출력을 수신하기 위해 상기 플립플롭회로에 동작 가능하게 연결되는 출력 증폭기회로(Q1,Q6)와, 그리고 상기 플립플롭회로로부터의 상기 출력을 리세팅시키기 위해 상기 플립플롭회로에 동작가능하게 연결되는 리세트회로(12)를 포함하는 것이 특징인 출력 데이타의 주기가 증가된 반도체 메모리장치.
  9. 제8항에서, 상기 출력증폭기 회로(Q1,Q6)는 직렬 연결된 한쌍의 트랜지스터들(Q2,Q3)을 포함하며,각각의 트랜지스터는 상기 플립플롭회로로부터 콤프리멘타리 출력신호들을 제각기 수신하는 것이 특징인 출력 데이타의 주기가 증가된 반도체 메모리장치.
  10. 제9항에서, 상기 플립플롭회로는 교차 연결된 트랜지스터들로 구성되며, 상기 리세트회로(12)는 한쌍의 트랜지스터(Q7,Q8)들을 포함하며, 각각의 트랜지스터는 상기 플립플롭회로를 형성하는 상기 교차 연결된 트랜지스터를 각각에 병렬로 연결되며 또한 상기 익스클루시브 오아 회로(Q15,Q16)의 출력신호에 따라 상기 플립플롭의 출력을 리세트시키도록 턴온되는 것이 특징인 출력 데이타의 주기가 증가된 반도체 메모리장치.
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