DE69426845T2

DE69426845T2 - Verfahren und Einrichtung zur Parallelprüfung von Speichern

Info

Publication number: DE69426845T2
Application number: DE69426845T
Authority: DE
Inventors: David Charles Mcclure
Original assignee: STMicroelectronics lnc USA
Current assignee: STMicroelectronics lnc USA
Priority date: 1993-06-30
Filing date: 1994-06-27
Publication date: 2001-09-13
Anticipated expiration: 2014-06-28
Also published as: JPH07153297A; DE69426845D1; EP0634751B1; US5546537A; EP0634751A1

Description

Die vorliegende Erfindung betrifft im Allgemeinen integrierte Schaltungen und insbesondere Halbleiterspeicher. Genauer betrifft die vorliegende Erfindung ein Verfahren und ein System zum Testen von Halbleiterspeichern.
Diese. Anmeldung betrifft die europäischen Patentanmeldungen mit den Veröffentlichungsnummern EP-A-0632594 und EP-A-0632389.
Speicher sind Vorrichtungen bzw. Bauelemente, die auf Operationsbefehle, üblicherweise von einer zentralen Verarbeitungseinheit, antworten. Speicher können große Mengen an Information im digitalen Format speichern. In einem Speichersystem oder einer Einheit werden Adressen verwendet, um auf den Inhalt der Speichereinheit zuzugreifen. Eine binäre Ziffer bzw. ein binäres Element, ein Bit, ist das Basisinformationselement, das im Speicher gespeichert ist. Die kleinste Unterteilung einer Speichereinheit, in die ein Bit einer Information gespeichert werden kann, wird eine Speicherzelle genannt. Ein Speicher auf einem Chip wird physikalisch als ein zweidimensionales Array von Zellen angeordnet, wobei Zeilen von Zellen durch Zeilen von Leitungen oder sog. Wortleitungen verbunden sind. Eine Spalte von Zellen ist durch eine Spaltenleitung verbunden, die auch Bitleitung genannt wird. Diese Speicherzellen können durch verschiedene Konfigurationen von Transistoren und/oder Kondensatoren aufgebaut werden.
Beim Aufbauen von Halbleiterspeichern ist es wünschenswert, die Speicherzellen zu testen, um fehlerhafte Speicherzellen oder Fehler in der Verarbeitung zu identifizieren und zu lokalisieren. Zusätzlich werden Speicher getestet, um die Geschwindigkeit und Leistungsfähigkeit eines Speichers zu bestimmen. Mit der Zunahme der Größe der Speicher und mit der Zunahme der Menge der produzierten Speicher erhöht das Testen dieser Speicher durchgehend für die verschiedenen Stufen der Verarbeitung den Zeitaufwand und die Kosten, die zum Erzeugen eines Halbleiterspeichers benötigt werden.
Mehr Informationen über Halbleiterspeicher können in Hazneder, Digital Microelectronics, Benjamin/Cummings Publishing Company, Inc. (1991), und Prince, Semiconductor Memories, John Wiley and Sons (2. Ausgabe 1991) gefunden werden.
Ein Dokument des Standes der Technik "Proceedings of the IEIEE 1987, Custom Integrated Circuits Conference, Seite 600" offenbart eine Schaltung zum Testen eines Speichers, bei dem die Ausgänge mehrerer Fühlverstärker mit einem Paar externer Bitleitungen verbunden sind und die externen Bitleitungen überwacht werden, um zu bestimmen, wenn ein Fehler auftritt.
Infolgedessen wäre es wünschenswert, ein Verfahren und ein System zu haben, um schnell Halbleiterspeicher zu testen.
Gemäß der vorliegenden Erfindung wird ein Speicher bereitgestellt, der umfasst: eine Anzahl von Speichergruppen, wobei jede Speichergruppe enthält: einen Satz von Speicheruntergruppen, eine Anzahl von Datenbustreibern, wobei jeder Datenbustreiber einen wahren Eingang und einen komplementären Eingang und einen wahren Ausgang und einen komplementären Ausgang hat, wobei der wahre und komplementäre Eingang mit einer Speicheruntergruppe durch wenigstens einen Leseverstärker verbunden ist, einen wahren Verbindungspunkt, wobei der wahre Ausgang eines der Datenbustreiber von einer jeden der Speichergruppen mit dem wahren Verbindungspunkt verbunden ist, wobei eine verdrahtete Konfiguration erzeugt wird, ein komplementärer Verbindungspunkt, wobei der komplementäre Ausgang eines der Datenbustreiber von einer jeden der Speichergruppen miteinander bei dem Verbindungspunkt verbunden sind, wobei eine verdrahtete Konfiguration erzeugt wird, so dass eine simultane Adressierung mehrerer Sätze von Speicherstellen Signale bei den wahren und komplementären Verbindungspunkten erzeugt; gekennzeichnet durch eine Datenbusschaltung mit einem Testmodus und einem normalen Modus, wobei die Datenbusschaltung einen wahren Eingang, der mit dem wahren Verbindungspunkt verbunden ist, und einen komplementären Eingang, der mit dem komplementären Verbindungspunkt verbunden ist, hat und einen ersten und zweiten Knoten hat, und wobei eine Torschaltung in dem normalen Modus den ersten Knoten mit dem wahren Eingang verbindet und den zweiten Knoten mit dem komplementären Eingang, und wobei die Verbindung in dem Testmodus unterbrochen wird, und weiter aufweisend eine erste Schaltung mit einem Ausgang mit einem ersten Transistor und einem zweiten Transistor, wobei der erste Transistor ein Gate aufweist, das mit dem ersten Knoten der Datenbusschaltung verbunden ist, und der zweite Transistor ein Gate aufweist, das mit dem zweiten Knoten der Datenbusschaltung verbunden ist, wobei der ersten Transistor ein Drain aufweist, das mit einer oberen Leistungsversorgungsspannung verbunden ist, wobei der zweite Transistor einen Source aufweist, der mit der unteren Leistungsversorgungsspannung verbunden ist, und wobei der Source des ersten Transistors und der Drain des zweiten Transistors mit dem Ausgang der ersten Schaltung verbünden ist, wobei die Datenbusschaltung weiter eine Verbindungsschaltung umfasst, die den ersten und zweiten Knoten mit dem wahren und komplementären Eingang in dem Testmodus verbindet, wodurch die erste Schaltung eine Anzeige eines Fehlers beim Adressieren des Untersatzes der Speicheruntergruppen während des Testmodus bereitstellt, wobei vor dem Testmodus Testdaten, die in die Zellen der Speicheruntergruppen geschrieben werden, identisch sind.
Die vorliegende Erfindung stellt somit einen Speicher bereit, der eine Anzahl von Speichergruppen enthält. Jede Speichergruppe beinhaltet einen Satz von Speicheruntergruppen und eine Anzahl von Datenbustreibern, wobei jeder Datenbustreiber einen wahren Eingang und einen komplementären Eingang und einen wahren Ausgang und einen komplementären Ausgang aufweist. Der wahre Eingang und der komplementäre Eingang sind mit einer Speicheruntergruppe durch wenigstens einen Leseverstärker verbunden. Ein wahrer Verbindungspunkt ist ebenfalls in dem Speicher beinhaltet und der wahre Ausgang eines der Datenbustreiber von einem jeder der Speichergruppen sind miteinander bei dem Verbindungspunkt verbunden, und eine "verdrahtete" Verbindung oder Konfiguration wird erzeugt. Eine "verdrahtete" Konfiguration kann z. B. ein "verdrahtetes ODER", "verdrahtetes NOR", "verdrahtetes UND" oder "verdrahtetes NAND" gemäß der vorliegenden Erfindung sein. Zusätzlich beinhaltet der Speicher einen komplementären Verbindungspunkt, bei welchem der komplementäre Ausgang von einem der Datenbustreiber von einer jeden der Speichergruppen miteinander bei dem Verbindungspunkt verbunden sind, wodurch eine verdrahtete NOR-Konfiguration erzeugt wird. Der Speicher hat also eine Datenbusschaltung mit einem wahren Eingang, der mit dem wahren Verbindungspunkt verbunden ist, und einen komplementären Eingang, der mit dem komplementären Verbindungspunkt und einer ersten Schaltung verbunden ist. Die Datenbusschaltung spricht auf die Signale von den wahren und komplementären Verbindungspunkten an, die durch die simultane Adressierung von mehreren Gruppen oder einem Untersatz der Speicheruntergruppen im Testmodus erzeugt werden. Die erste Schaltung hat einen Ausgang zum Bereitstellen einer Anzeige eines Fehlers beim Adressen der mehreren Gruppen oder des Untersatzes der Speicheruntergruppen.
Die vorliegende Erfindung liefert ebenso einen Speichertestapparat, der Datenbustreiber enthält, wobei jeder Datenbustreiber einen wahren Eingang und einen komplementären Eingang hat, die mit einem Satz von Speicherzellen verbunden sind, und einen wahren Ausgang und einen komplementären Ausgang hat. Die wahren Ausgänge der Datenbustreiber sind miteinander bei einem ersten Punkt verbunden und die komplementären Ausgänge der Datenbustreiber sind miteinander bei einem zweiten Punkt verbunden. Der Apparat beinhaltet ebenso eine Datenbusschaltung, die ein Paar von Eingängen, wobei ein wahrer Eingang mit dem ersten Punkt und ein komplementärer Eingang mit dem zweiten Punkt verbunden ist, und ein Paar von Ausgängen hat. Eine Testeinrichtung wird bereitgestellt, um simultan auf Speicherzellen in dem Speicher zuzugreifen, wobei in eine jede Adresse der Speicherzellen dieselben Daten für einen bestimmten Datenbusschaltungsausgang geschrieben worden sind. Der Apparat beinhaltet ebenfalls eine Leseschaltung, die mit dem wahren und komplementären Ausgang der Datenbusschaltung verbunden ist. Die Leseschaltung weist einen Ausgang auf, der eine Abwesenheit des Fehlers anzeigt, falls die Daten von allen Speicherzellen, auf die zugegriffen wird, identisch sind.
Die vorliegende Erfindung stellt ebenfalls ein Verfahren zum Testen eines Speichers bereit, indem Daten in Speicherzellen oder Speicherzellenstellen geschrieben werden, die wahre und komplementäre Bitleitungen aufweisen, die mit einer Vielzahl von Datenbustreibern verbunden sind. Die Daten, die in eine jede Speicherzelle oder eine Gruppe von Speicherzellen geschrieben werden, sind für alle Speicherzellen oder Gruppen von Speicherzellen für einen bestimmten Datenbusschaltungsausgang identisch. Jeder Datenbustreiber weist einen wahren Eingang und einen komplementären Eingang auf, der mit einer wahren und komplementären Bitleitung einer Speicherzelle verbunden ist, und weist einen wahren Ausgang und einen komplementären Ausgang auf, wobei die wahren Ausgänge miteinander bei einem ersten Punkt verbunden sind und die komplementären Ausgänge miteinander bei einem zweiten Punkt verbunden sind, wobei eine "verdrahtete" Konfiguration gebildet wird. Die Daten werden simultan aus den Speicherzellen oder Speicherzellenstellen in eine Datenbusschaltung mit einem Paar von Eingängen gelesen, wobei eine wahrer Eingang mit dem ersten Punkt verbunden ist und ein komplementärer Eingang mit dem zweiten Punkt verbunden ist, und ein Paar von Ausgängen mit einer Leseschaltung verbunden sind. Die Leseschaltung hat einen Ausgang, wobei die Abwesenheit eines Fehlers angezeigt wird, falls die Daten von allen Speicherzellen, auf die zugegriffen wird, für einen bestimmten Datenbusschaltungsausgang; identisch sind.
Die neuen Merkmale, von denen man glaubt, dass sie für die Erfindung charakteristisch sind, werden in den beigefügten Ansprüchen dargelegt. Die Erfindung selbst sowie eine bevorzugte Art der Verwendung und weitere Ziele und Vorteile davon werden unter Bezugnahme auf die folgende detaillierte Beschreibung einer erläuternden Ausführungsform beschrieben, wenn sie in Verbindung mit den beigefügten Zeichnungen gelesen wird, wobei:
Fig. 1 ein Blockdiagramm einer Speichereinheit ist;
Fig. 2 ein Blockdiagramm einer Speichergruppe von Fig. 1 ist;
Fig. 3 ein Blockdiagramm eines Datenbusschaltungsblocks mit einem Datenarray und einem Ausgabearray von Fig. 1 ist;
Fig. 4 ein schematisches Diagramm eines Leseverstärkers ist, der in dem Stand der Technik bekannt ist;
Fig. 5 ein schematischer Datenbustreiber ist, der im Stand der Technik bekannt ist;
Fig. 6 ein schematisches Diagramm einer Datenbusschaltung; ist;
Fig. 7 ein Flussdiagramm hohen Niveaus eines Verfahrens zum parallelen Testen von Speicherstellen in einer Speichereinheit ist;
Fig. 8a-8c schematische Diagramme zusätzlicher Schaltungsverbindungen mit kreuzgekoppelten Transistoren in dem Datenbustreiber, der in Fig. 5 gezeigt ist, sind;
Fig. 9a-9b schematische Diagramme sind, die eine zusätzliche Schaltung für die Datenbusschaltung zeigen, die in Fig. 6 gezeigt ist;
Fig. 10 ein schematisches Diagramm ist, das eine zusätzliche Schaltung zur Verwendung mit der Datenbusschaltung ist, die in Fig. 6 gezeigt ist; und
Fig. 11 ein schematisches Diagramm ist, das eine zusätzliche Schaltung zur Verwendung mit der Datenbusschaltung zeigt, die in Fig. 6 gezeigt ist.
Nimmt man nun Bezug auf Fig. 1, so ist ein Blockdiagramm einer Speicherschaltung 100 gezeigt. Die Speichereinheit 100 (ebenso als "Speicher" bezeichnet) wird in acht Speichergruppen unterteilt: 0-7. Jede Speichergruppe enthält einen Speicherblock 102a, einen Speicherblock 102b und einen Eingabe-/Ausgangs-(I/O)-Block 104a. Der I/O- Block 104a ist zwischen den zwei Speicherblöcken 102a und 102b platziert. Der Datenbusschaltungsblock 106 ist mit den I/O-Blöcken 104a der Speichergruppen 0-7 über ein Datenarray 108 verbunden. Der Datenbusschaltungsblock 106 weist ebenfalls ein Ausgangsarray 109 auf.
Nimmt man nun Bezug auf die Fig. 2, so ist ein Blockdiagramm einer Speichergruppe von Fig. 1, einschließlich eines Speicherblocks 102a, Speicherblocks 102b und I/O- Blocks 104a, gezeigt. Jede Speichergruppe 0-7 in Fig. 1 beinhaltet neun Speicheruntergruppen A0-A8. Jede Speicheruntergruppe beinhaltet vier Speichersegmente 10a-10d, vier Leseverstärker 10e-10h und einen Datenbustreiber 101. Jedes Speichersegment beinhaltet acht Spalten von Bitleitungspaaren und ist mit einem der vier Leseverstärker verbunden. Eine derartige Anordnung ist Fachleuten gut bekannt. Wiederum werden die vier Leseverstärker in einer Speicheruntergruppe mit einem Datenbustreiber 10i verbunden. Jeder der Datenbustreiber 10i in Speicheruntergruppen A0-A8 hat ein Paar von Datenleitungen, Daten-Wahr (DT) und Daten-Komplementär (DC), die mit der Datenbusschaltung 106 in Fig. 1 verbunden sind. Alle Datenleitungen von allen I/O-Blöcken bilden ein Datenfeld 108 in Fig. 1. Jede Datenleitung ist einem Datenausgang zugeordnet.
Nimmt man nun Bezug auf Fig. 3, so ist ein Blockdiagramm und ein Datenbusschaltungsblock 106 mit einem Datenarray 108 und einem Ausgangsarray 109 gezeigt. Der Datenbusschaltungsblock 106 beinhaltet Datenbusschaltungen 120a-120i. Jede Datenbusschaltung hat ein Paar von Datenleitungen und eine I/O-Leitung. Die Datenleitungen bilden ein Datenarray 108 und die I/O-Leitungen bilden ein Ausgabearray 109. Die Datenleitungen von den Datenbussen sind in einer "verdrahteten" Konfiguration verbunden, insbesondere einer "verdrahteten NOR"-Verbindung. Beispielsweise würden, wenn man auf Fig. 2 Bezug nimmt, die eine Speichergruppe 7 in Fig. 1 darstellt, die Datenbustreiber in Speicheruntergruppen A0-A8 die folgenden Verbindungen aufweisen: A0 zu DT&sub0; und DC&sub0;, A1 zu DT&sub1; und DC&sub1;; A2 zu DT&sub2; und DC&sub1; ... A8 zu DT&sub8; und DC&sub8;. Jede der anderen Speichergruppen 0 bis 6 würde ebenfalls ähnliche Verbindungen mit denselben Datenleitungen DT&sub0; und DC&sub0;, DT&sub1; und DC&sub1;; ... DT&sub8; und DC&sub8; aufweisen. Die Datenbustreiber können miteinander bei einem Verbindungspunkt verbunden sein, wobei ein wahrer Verbindungspunkt für GDT&sub0;-GDT&sub8; und ein komplementärer Verbindungspunkt für GDC&sub0;-GDC&sub8; ausgebildet werden würde, um eine "verdrahtete NOR"-Konfiguration auszubilden.
Die "verdrahteten NOR"-Datenbustreiber stellen eine negative wahre Logik eines ODER-Gatters bereit, wobei der Ausgang auf niedrig geht, falls irgendein Eingang hoch ist oder eine logische Eins ist. Die vorliegende Erfindung nutzt die "verdrahtete NOR"- Konfiguration der Datenbusse. In einem Testmodus können mehrere Blöcke eines Speichers ausgewählt oder freigegeben werden und/ oder mehrere Leseverstärker innerhalb eines Blockes können freigegeben werden. Die mehreren Bits der Daten, die gefühlt bzw. gelesen werden, sollten alle dieselben Daten für einen gegebenen Ausgang in Übereinstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung aufweisen. Der Testmodus verwendet hauptsächlich die existierende Schaltung und vermindert nicht die normale Leistungsfähigkeit der Speichereinheit.
Nimmt man nun Bezug auf Fig. 4, so ist ein schematisches Diagramm eines Leseverstärkers gezeigt, der im Stand der Technik bekannt ist. Der Leseverstärker 150 ist aus Transistoren T1-T16 aufgebaut. Der Leseverstärker 150 ist ein Leseverstärker im Stil eines getakteten, dynamischen Speichers mit wahlfreiem Zugriff (DRAM) in Übereinstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung. Diese Transistoren sind Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs). Die Transistoren T1-T7, T10, T12-T13 sind p-Kanal-MOSFETs, während die Transistoren T8- T9 und T11 n-Kanal-MOSFETs sind. Der Leseverstärker 150 wird mit Leistung versorgt, indem die Source der Transistoren T1, T3-T7, T10, T12-T13 mit der Leistungsversorgungsspannung VCC verbunden werden und indem der Source des Transistors T11 mit der Leistungsversorgungsspannung VSS verbunden wird. Die Leistungsversorgungsspannung VCC ist typischerweise eine höhere Spannung als die Leistungsversorgungsspannung VSS.
Die Transistoren T5 und T6 sind kreuzgekoppelt; die Transistoren T8 und T9 sind ebenfalls kreuzgekoppelt. Diese Transistoren bilden ein Flip-Flop. Ein Signal wird in den Leseverstärker 150 durch die Punkte 152 und 154 eingegeben. Eine komplementäre Lesebusleitung RBC ist mit dem Punkt 152 verbunden, während eine wahre Lesebusleitung RBT mit dem Punkt 154 verbunden ist. Der Leseverstärker 150 wird durch Anlegen eines Signals an die Gates der Transistoren T10 und T11 durch den Punkt 156 und durch das Gate des Transistors T2 über den Punkt 158 freigegeben und gesperrt.
Wenn das Signal bei einem Punkt 156 und 158 hoch ist, werden die Transistoren T1-T3 und T10 ausgeschaltet und der Transistor T11 wird eingeschaltet, wobei der Leseverstärker 150 freigegeben wird. Ein niedriges Signal am Punkt 156 und 158 führt dazu, dass die Transistoren T1-T3 und T10 eingeschaltet werden und dass der Transistor T11 ausgeschaltet wird, wobei der Leseverstärker bzw. Fühlverstärker 150 gesperrt wird. Das Signal, das den Leseverstärker 150 freigibt, ist ein Taktsignal in Übereinstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung.
Die Transistoren T1-T3 werden verwendet, um den Leseverstärker 150 vorzuladen. RBC und RBT sind typischerweise auf Hoch, wenn Datensignale nicht zu dem Leseverstärker gesendet werden, was dazu führt, dass die Gates der Transistoren T12 und T13 ausgeschaltet sind. Wenn ein Lesesignal zu den Punkten 156 und 158 gesendet wird, kann typischerweise nur ein Leseverstärker von vier in einer Speicheruntergruppe, wie in Fig. 2 gezeigt ist, bei einem gegebenen Zyklus normalerweise freigegeben werden.
Zusätzlich sind die vier Leseverstärker in einer Speicheruntergruppe bei Punkten 160 und 162 miteinander verbunden. Ein hoher Punkt 152 führt dazu, dass der Transistor T13 in einem Aus-Modus bleibt. Das niedrige Signal bei dem Punkt 154 führt dazu, dass der Transistor T12 eingeschaltet wird. Die Ausgangssignale werden über die Punkte 160 und 162 gesendet. Der Punkt 160 steuert ein Wahr-Signal SAT an, während das komplementäre Signal SAC über den Punkt 162 gesendet wird. Ein hohes Signal bei dem Punkt 152 und ein niedriges Signal bei dem Punkt 154 führt zu einem hohen Signal bei dem Punkt 162 und zu einem niedrigen Signal bei dem Punkt 160.
Nimmt man nun Bezug auf Fig. 5, so ist ein schematisches Diagramm eines Datenbustreibers, der in dem Stand der Technik bekannt ist, gezeigt. Der Datenbustreiber 168 ist aus Transistoren S1-S6 aufgebaut. Die Transistoren sind n-Kanal-MOSFETs. Die Schaltung wird durch Verbindung mit den Drains der Transistoren S1-56 mit Leistung versorgt, um die Versorgungsspannung VSS mit Leistung zu versorgen.
Die Signale SAT und SAC von dem Leseverstärker 150 werden in den Datenbustreiber 168 bei den Punkten 170 und 172 gesendet, indem der Punkt 160 mit dem Punkt 170 verbunden wird und indem der Punkt 162 mit dem Punkt 172 verbunden wird. Der Datenbustreiber 168 wird auf VSS durch Anlegen eines Signals am Punkt 174 vorgeladen, der mit den Gates der Transistoren S1 und S4 verbunden ist. Dieses Signal kann ein Taktsignal sein, wie es in dem Leseverstärker 150 verwendet wird.
Ein komplementäres Signal GDC wird bei einem Punkt 176 ausgegeben und ein wahres Signal GDT wird bei einem Punkt 178 ausgegeben. Die Transistoren S2 und S3 sind in einer kreuzgekoppelten Konfiguration verbunden und arbeiten als eine Schaltung. Wenn entweder das Signal SAT oder SAC während des Fühlens bzw. Lesens hoch ist, wird einer der Transistoren S5 oder S6 eingeschaltet, um selektiv das Signal GDT oder GDC herunterzuziehen. Wenn das Signal SAC bei dem Punkt 172 auf Hoch ist, wird das Signal GDT bei dem Punkt 178 heruntergezogen und wenn das Signal SAT bei dem Punkt 170 hoch ist, wird das Signal GDC bei dem Punkt 176 herunterzogen. Die Datenbusse, die mit den Punkten 176 und 178 verbunden sind, werden zwischen Fühlzyklen bzw. Lesezyklen vorgeladen. Wie zuvor erwähnt wurde, werden alle Datenbustreiber für einen bestimmten Ausgang für unterschiedliche Speicherblöcke an dieselben Datenleitungen gebunden, was zu einem Aufbau mit "verdrahtetem NOR" führt. Mehrere Datenbustreiber 168 sind miteinander gemäß "verdrahtet NOR" bei Punkten 176 und 178 verbunden und werden dann mit einer Datenbusschaltung verbunden.
Nimmt man nun Bezug auf Fig. 6, so ist ein schematisches Diagramm einer Datenbusschaltung gezeigt. Die Datenbusschaltung 179 ist aus Transistoren Q1-Q6, Durchlassgattern G1 und G2; Invertern 180, 182, 184 und 186; und einem NAND-Gatter 188 aufgebaut. Die Transistoren Q1-Q4 sind p-Kanal-MOSFETs, während die Transistoren Q5 und Q6 n-Kanal-MOSFETs sind. Die Datenbusschaltung 179 wird durch Verbinden der Transistoren Q1-Q5 mit der Leistungsversorgungsspannung VCC und durch Verbinden des Transistors Q6 mit der Leistungsversorgungsspannung VSS mit Leistung versorgt. Die GDT- und GDC-Signale bei den Punkten 190 und 192 werden auf VCC durch Anlegen eines Signals an dem Punkt 194 vorgeladen, der die Gates der Transistoren Q1 und Q2 steuert.
Die Inverter 180 und 182 und die Inverter 184 und 186 werden als Schaltungen verwendet, um ODER-"Schaltungs"-Signale von Punkten 190 und 192 zu halten. Die Datenbusschaltung 179 wird an einen Datenbustreiber gebunden, indem der Punkt 176 aus Fig. 5 mit dem Punkt 192, ein komplementärer Verbindungspunkt, verbunden wird, und indem der Verbindungspunkt 178 aus Fig. 5 mit dem Punkt 190, ein wahrer Verbindungspunkt, verbunden wird. Somit wird das Signal GDT an den Punkt 190 angelegt, während das Signal GDC an den Punkt 192 angelegt wird. Die Durchlassgatter G1 und G2 werden verwendet, um es einem Signal zu erlauben, Von den Punkten 190 und 192 zu den Schaltungen zu gelangen, die durch Inverter ausgebildet werden. Diese Durchlassgatter werden durch Anlegen von Signalen an den Punkten 196 und 198 gesteuert. Die Durchlassgatter werden freigegeben, indem ein hohes Signal an den Punkt 196 und ein niedriges Signal an den Punkt 198 angelegt wird. Die Ausgangssignale DATAC und DATAT werden von der Datenbusschaltung 179 bei den Punkten 195 und 197 jeweils ausgesendet. Die Punkte DC und DT sind Referenzpunkte für Modifikationen hinsichtlich der Datenbusschaltung 179, die unten beschrieben ist. Der Ausgang für Testergebnisse liegt bei einem Ausgangspunkt 204 und wird durch Signale gesteuert, die an die Gates der Transistoren Q5 und Q6 angelegt werden.
Nimmt man nun Bezug auf die Fig. 7, so ist ein Flussdiagramm hohen Niveaus gezeigt, das ein Verfahren zum parallelen Testen von Speicherstellen in einer Speichereinheit zeigt. Das Testen der Speichereinheit beginnt im Block 300. Auf die Speicherzellen kann zugegriffen werden, indem eine Adresseninformation verwendet wird, die ihre Stelle (ebenso als "Speicherstelle" bezeichnet) in einer Speichereinheit identifiziert. Ein Testsignal wird zu der Testschaltung gesendet, um die Testschaltung in einen Testmodus zu bringen (Block 302). Mehrere Sätze von Speicherstellen werden zum parallelen Testen ausgewählt (Block 304). Ein Satz von Speicherstellen kann eine oder mehrere Speicherstellen in der Speichereinheit sein, die getestet wird. Dieselben Daten oder Gruppen von Daten werden in jeden Satz von Speicherzellen geschrieben, die den ausgewählten Speicherzellen entsprechen, die mit einem bestimmten Ausgang im Zusammenhang stehen, wie z. B. einem Ausgangspunkt 204 in Fig. 6 (Block 306). Wenn die Testschaltung freigegeben ist und im Testmodus ist, werden Daten aus den ausgewählten Sätzen von Speicherstellen simultan ausgelesen (Block 308). Dann wird eine Bestimmung dahingehend gemacht, ob ein Fehler beim Lesen der Daten aus den ausgewählten Speicherstellen bei dem Ausgang (Ausgangspunkt 204 in Fig. 6) der Testschaltung (Block 310) aufgetreten ist. Danach endet der Prozess im Block 312. Die internen Adressen werden gezwungen, auf mehrere Datenstellen zuzugreifen, oder werden dazu "blockiert", während der Testmodus gegeben ist.
Nimmt man nun Bezug auf Fig. 5, so erfordert der Datenbustreiber 168 normalerweise keine Änderung in Übereinstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung. Der Leistungsverbrauch kann eine Sorge darstellen, insbesondere, falls mehrere Wortleitungen für mehrere Speichergruppen eingeschaltet werden. Eine andere Option ist es, mehrere Leseverstärker in einer Speicheruntergruppe einzuschalten. Dies kann Änderungen an dem Datenbustreiber erforderlich machen, weil in diesem Fall, im Falle eines Fehlers, sowohl GDT als auch GDC nach unten gezogen werden. Dies impliziert, dass sowohl SAT als auch SAC hoch sind und in Konflikt mit S2 und S3 sind. Der Leistungsverbrauch kann reduziert werden, indem die kreuzgekoppelten n- Kanal-MOSFETs S2 und S3 umgangen werden, da beide Signale SAT und SAC auf Hoch gehen können.
Nimmt man nun Bezug auf Fig. 8A, so kann ein Pull-down-Transistor A1 mit kreuzgekoppelten Transistoren S2 und S3 verbunden werden. Der Transistor A1 ist mit der Leistungsversorgungsspannung VSS verbunden und wird während des Testmodus ausgeschaltet, indem ein niedriges Signal an den Punkt 210 angelegt wird, was dazu führt, dass kreuzgekoppelte Transistoren ausgeschaltet werden.
Nimmt man nun Bezug auf Fig. 8B, so kann ein Pull-down-Transistor A2 zusammen mit einem Pull-down-Transistor A3 mit den Sourcen von kreuzgekoppelten Transistoren S2 und S3 verbunden werden. Infolgedessen liefert der Transistor A3 ein statisches, schwaches Herunterziehen auf Grund der Dimensionierung des Transistors, während der Transistor A2 ein starkes Herunterziehen bzw. "Pull-down" bereitstellt. Die kreuzgekoppelten Transistoren S2 und S3 können durch Anlegen eines niedrigen Signals an das Gate des Transistors A2 durch den Punkt 212 geschwächt werden. Der Transistor A3 hat ein Gate, das mit einer Leistungsversorgungsspannung VCC verbunden ist, und stellt somit ein schwaches Herunterziehen bereit.
Nimmt man nun Bezug auf die Fig. 8C, so ist ein schematisches Diagramm von zusätzlichen Verbindungen zu kreuzgekoppelten Transistoren S2 und 83 in dem Datenbustreiber 168 in Fig. 5 gezeigt. Die Transistoren A4-A7 werden verwendet, um die kreuzgekoppelten Transistoren während des Testmodus zu sperren. Die Transistoren S2 und S3 werden gesperrt, indem ein niedriges Signal an den Punkt 218 angelegt wird. Die Signale bei den Punkten 214 und 216 gehen hoch, um eine schwache, statische, nicht kreuzgekoppelte Last bereitzustellen.
Während des Testmodus werden die Durchlassgatter G1 und G2 in der Datenbusschaltung 179 weggezwungen, um ein "Eingangskurzschließen" in den Transistoren Q5 und Q6 in dem Fall eines Fehlers zu verhindern. Das "Eingangskurzschließen" tritt auf, wenn die Transistoren Q5 und Q6 zur selben Zeit leiten. Ein Fehler tritt auf, wenn alle Bits für einen gegebenen Ausgang nicht übereinstimmen, was dazu führt, dass GDT und GDC zur gleichen Zeit auf niedrig sind.
Nimmt man nun Bezug auf Fig. 9A, so ist ein schematisches Diagramm einer zusätzlichen Schaltung zur Verwendung mit der Datenbusschaltung 179 in Fig. 6 gezeigt. Die Transistoren B1 und B2 sind in Reihe mit den Transistoren B3 und B4 geschaltet. Der Source des Transistors B1 ist mit der Leistungsversorgungsspannung VCC verbunden, während der Source des Transistors B4 mit der Leistungsversorgungsspannung VSS verbunden ist. Die Transistoren B1 und B2 sind p-Kanal-MOSFETs, während die Transistoren B3 und B4 n-Kanal-MOSFETs sind. Die Signale GDT und GDC werden in die Punkte 222 und 224 eingegeben, die mit dem NOR-Gatter 220 verbunden sind. Das NOR-Gatter 220 steuert das Gate des Transistors B1. Die Drains der Transistoren B2 und B3 sind mit dem Punkt DC verbunden, der demselben Punkt in der Datenschaltung 179 in Fig. 6 entspricht. Das Signal bei dem Punkt 226 ist niedrig und das Signal bei dem Punkt 228 ist hoch, und zwar in dem Testmodus. Der Ausgang des NOR-Gatters 220 ist hoch, wenn ein Fehler auftritt.
Nimmt man nun Bezug auf die Fig. 9B, so hat ein p-Kanal-MOSFET einen Drain, der mit dem Punkt DT verbunden ist, und einen Source, der mit der Leistungsversorgungsspannung VCC verbunden ist. Das Gate des Transistors B5 wird während eines Testmodus eingeschaltet. Das sich ergebende Ausgangssignal bei dem Punkt 204 in Fig. 6 ist infolge eines Fehlers niedrig und ein Drei-Zustands-(ebenso genannt "Hi-Z")-Modus wird ansonsten ausgegeben. Der Ausgangspunkt 204 in der Datenbusschaltung kann aufgebaut sein, um infolge eines Fehlers auf Hoch zu gehen und ansonsten in einem Drei- Zustands-Modus zu sein, indem die Verbindungspunkte von DC und DT zwischen der Schaltung in Fig. 8a und 8b gewechselt werden.
Der Ausgang des Ausgangspunktes 204 in Fig. 6 kann auf den Ausgang eines niedrigen Signals infolge eines Fehlers und auf ein hohes Signal infolge des Auftretens von keinem Fehler gesetzt werden, indem die Schaltung verwendet wird, die mit dem Punkt DC verbunden ist, wie in Fig. 9A gezeigt ist, und indem die Schaltung, die in Fig. 10 gezeigt ist, mit dem Punkt DT verbunden wird. Die Fig. 10 zeigt eine Schaltung zum Verbinden des Punktes DT. Die Transistoren C1 und C2 sind p-Kanal-MOSFETs, die in Reihe mit dem Punkt DT geschaltet sind, während die Transistoren C3 und C4 n-Kanal- MOSFETs sind, die in Reihe mit dem Punkt DT geschaltet sind. Der Source des Transistors C1 ist mit der Leistungsversorgungsspannung VCC verbunden, während der Source des Transistors C4 mit der Leistungsversorgungsspannung VSS verbunden ist. Das Gate des Transistors C 1 wird durch das ODER-Gatter 232 gesteuert. Die Signale GDT und GDC werden in das ODER-Gatter 232 bei den Punkten 234 und 236 jeweilig zugeführt. Wenn es sich in dem Testmodus befindet, wird das Signal beim Punkt 238 auf Niedrig gesetzt und das Signal bei dem Punkt 240 ist hoch und das ODER-Gatter 232 ist niedrig, wenn ein Fehler auftritt.
Um ein hohes Signal infolge eines Fehlers und ein niedriges Signal infolge eines Zustandes mit keinem Fehler bei einem Punkt 204 in Fig. 6 in der Datenbusschaltung 179 bereitzustellen, werden die Verbindungen an den Punkten DC und DT, die in den Fig. 9A und 10 gezeigt sind, umgekehrt.
Die Datenbusschaltung 179 kann aufgebaut sein, um ein Drei-Zustands-Ausgangssignal infolge eines Auftretens eines Fehlers bei dem Punkt 204 bereitzustellen und ansonsten Daten weiterzuleiten, indem die Schaltung, die in Fig. 11 gezeigt ist, zu den Punkten DT und DC hinzuzufügen. Die Transistoren E1 und E2 sind parallel mit jener Konfiguration geschaltet, die in Reihe mit dem Transistor E5 geschaltet ist. In ähnlicher Weise sind die Transistoren E3 und E4 parallel zu diesen zwei Transistoren geschaltet, die in Reihe mit dem Transistor E6 geschaltet sind. Die Drains der Transistoren E5 und E6 sind mit den Punkten DT und DC jeweilig verbunden.
Zusätzlich ist der Punkt DT in Reihe mit den Transistoren E7-E11 geschaltet, während der Punkt DC in Reihe mit den Transistoren E8-E12 geschaltet ist. Die Transistoren E1- E6 sind p-Kanal-MOSFETs, während die Transistoren E7-E12 n-Kanal-MOSFETs sind. Die Gates der Transistoren E1, E3, E9 und E10 werden durch das Ausgangssignal von dem exklusiven ODER-(XOR)-Gatter 242 gesteuert. Zu diesem Gatter werden Signale GDT und GDC von Punkten 248 und 250 jeweilig eingeführt. Darüber hinaus werden die Gates der Transistoren E2 und E11 durch das Signal GDC getrieben, das an den Punkt 252 angelegt wird. Die Transistoren E4 und E12 werden durch das Signal GDT getrieben, das an den Punkt 254 angelegt wird. Diese Schaltung wird dadurch mit Leistung versorgt, dass die Transistoren E1-E4 mit der Leistungsversorgungsspannung VCC und die Transistoren E11 und E12 mit der Leistungsversorgungsspannung VSS verbunden werden.
Niedrige Signale werden an die Punkte 256 und 260 angelegt und hohe Signale werden an die Punkte 258 und 262 angelegt, um die Schaltung freizugeben, die in Fig. 11 gezeigt ist, und zwar während des Testmodus. Wenn beide Signale GDT und GDC hoch oder niedrig sind, befindet sich der Ausgang beim Punkt 204 in einem Hi-Z. Wenn ein Signal hoch ist und das andere Signal niedrig ist, werden die Daten ausgelesen. Folglich können, falls alle vier Leseverstärker in einer Speicheruntergruppe für eine Datenbusschaltung freigegeben sind, vier Wörter parallel gelesen werden, was zu einer 4-fachen Testzeitreduktion führt. Falls zwei Speicherblöcke zusätzlich zu den vier Leseverstärkern freigegeben werden, tritt eine 8-fache Testzeitreduktion auf.
Das Schreiben in den Speicher kann parallel durchgeführt werden sowie durch Überschreiben der geeigneten Adressen. Somit ist die vorliegende Erfindung extrem nützlich beim Reduzieren der Testzeit, die zum Testen von Speichern benötigt wird. Wiederum tritt keine Verschlechterung in der normalen Betriebsleistungsfähigkeit auf und eine geringe zusätzliche Schaltung und ein wenig Busleiten von Signalen ist für den Testmodus erforderlich.
Ein Vorteil der vorliegenden Erfindung liegt darin, dass sie ein schnelleres Testen einer Speichereinheit erlaubt, die simultan zu lesen ist. Die Testschaltung wird zu einer Datenbusschaltung hinzugefügt, die innerhalb der Speichereinheit ist, um Fehler beim Lesen der ausgewählten Speicherstellen zu identifizieren. Infolgedessen können mehrere Speichersegmente zum Testen ausgewählt werden und mehrere Speichergruppen können zum Testen ausgewählt werden. Obwohl die vorliegende Erfindung unter Verwendung einer MOS-Technologie gezeigt wurde, können andere Typen von Technologien und Transistoren in Übereinstimmung mit einer bevorzugten Ausführungsform der vorliegenden Erfindung verwendet werden. Dieser Testmodus kann verwendet werden, um zu detektieren, welcher Ausgang (Ausgangspunkt 204 in Fig. 6) ein fehlerhaftes Bit aufweist.

Claims

1. Speicher, der Folgendes umfasst:

eine Anzahl von Speichergruppen (102a, 102b), wobei jede Speichergruppe (1024102b) Folgendes enthält:

einen Satz von Speicheruntergruppen (A0-A8);

eine Anzahl von Datenbustreibern (10i), wobei jeder Datenbustreiber einen wahren Eingang und einen komplementären Eingang und einen wahren Ausgang und einen komplementären Ausgang hat, wobei der wahre und der komplementäre Eingang mit einer Speicheruntergruppe durch wenigstens einen Leseverstärker (10e-10h) verbunden sind;

einen wahren Verbindungspunkt (GDT), wobei der wahre Ausgang eines der Datenbustreiber von einer jeden der Speichergruppen miteinander bei dem wahren Verbindungspunkt verbunden sind, wobei eine verdrahtete Konfiguration erzeugt wird;

einen komplementären Verbindungspunkt (GDC), wobei der komplementäre Ausgang eines der Datenbustreiber von einer jeden der Speichergruppen miteinander bei dem Verbindungspunkt verbunden ist, wobei eine verdrahtete Konfiguration erzeugt wird, so dass eine simultane Adressierung mehrerer Sätze von Speicherstellen Signale bei dem wahren und dem komplementären Verbindungspunkt erzeugt; gekennzeichnet durch:

eine Datenbusschaltung (179) mit einem Testmodus und einem normalen Modus, wobei die Datenbusschaltung einen wahren Eingang (190), der mit dem wahren Verbindungspunkt (GDT) verbunden ist, und einen komplementären Eingang (192), der mit dem komplementären Verbindungspunkt (GDC) verbunden ist, aufweist und einen ersten und zweiten Knoten (DT, DC) aufweist und wobei eine Torschaltung (G1, G2) im normalen Modus den ersten Knoten mit dem wahren Eingang verbindet und den zweiten Knoten mit dem komplementären Eingang und die Verbindung in dem Testmodus unterbricht und weiter umfassend eine erste Schaltung mit einem Ausgang (204), einem ersten Transistor (Q5) und einem zweiten Transistor (Q6), wobei der erste Transistor (Q5) ein Gate aufweist, das mit dem ersten Knoten (DT) der Datenbusschaltung verbunden ist, und der zweite Transistor (Q6) ein Gate aufweist, das mit dem zweiten Knoten (DC) der Datenbusschaltung verbunden ist, wobei der erste Transistor (Q5) ein Drain aufweist, das mit einer oberen Leistungsversorgungsspannung verbunden ist, der zweite Transistor (Q6) ein Source aufweist, der mit der unteren Leistungsversorgungsspannung verbunden ist, und der Source des ersten Transistors (Q5) und der Drain des zweiten Transistors (Q6) mit dem Ausgang (204) der ersten Schaltung verbunden sind, wobei die Datenbusschaltung weiter eine Verbindungsschaltung (220, B1-B4; 232, C1-C4) umfasst, die den ersten und den zweiten Knoten mit dem wahren und dem komplementären Eingang in dem Testmodus verbindet, wodurch die erste Schaltung eine Anzeige eines Fehlers beim Adressieren des Untersatzes der Speicheruntergruppen (A0-A8) während des Testmodus bereitstellt, wobei vor dem Testmodus Testdaten, die in die Zellen der Speicheruntergruppen geschrieben sind bzw. werden, identisch sind.

2. Speicher nach Anspruch 1, mit einer Vorladeschaltung zum Vorladen sowohl des wahren als auch des komplementären Verbindungspunktes und zum Entladen beider Punkte nach dem Auftreten eines Fehlers.

3. Speicher nach Anspruch 1 oder 2, bei welchem die Verbindungsschaltung eine zweite Schaltung umfasst, die einen niedrigen Ausgang bei dem Ausgang (204) der ersten Schaltung erzeugt, wenn sowohl der wahre (DT) als auch komplementäre (DC) Eingang der Datenbusschaltung niedrig sind und ansonsten ein Hi-Z-Ausgangssignal bei dem Ausgang (204) der ersten Schaltung erzeugt wird.

4. Speicher nach Anspruch 1 oder 2, bei welchem die Verbindungsschaltung eine zweite Schaltung umfasst, um ein hohes Ausgangssignal bei dem Ausgang (204) der ersten Schaltung zu erzeugen, wenn sowohl der wahre (DT) als auch komplementäre (DC) Eingang der Datenbusschaltung niedrig sind, und um ansonsten ein Hi-Z- Ausgangssignal bei dem Ausgang (204) der ersten Schaltung zu erzeugen.

5. Speicher nach Anspruch 1 oder 2, bei welchem die Verbindungsschaltung eine zweite Schaltung umfasst, um ein niedriges Ausgangssignal bei dem Ausgang (204) der ersten Schaltung zu erzeugen, wenn sowohl der wahre (TD) als auch komplementäre (CD) Eingang der Datenbusschaltung niedrig sind und um ansonsten ein hohes Ausgangssignal bei dem Ausgang (204) der ersten Schaltung zu erzeugen.

6. Speicher nach Anspruch 1 oder 2, bei welchem die Verbindungsschaltung eine zweite Schaltung umfasst, um ein hohes Ausgangssignal bei dem Ausgang (204) der ersten Schaltung zu erzeugen, wenn sowohl der wahre (TD) als auch komplementäre (CD) Eingang der Datenbusschaltung niedrig sind und um ansonsten ein niedriges Ausgangssignal bei dem Ausgang (204) der ersten Schaltung zu erzeugen.

7. Speicher nach Anspruch 1 oder 2, bei welchem die Verbindungsschaltung eine zweite Schaltung umfasst, um ein Hi-Z-Ausgangssignal bei dem Ausgang (204) der ersten Schaltung zu erzeugen, wenn sowohl der wahre (TD) als auch komplementäre (CD) Eingang der Datenbusschaltung niedrig sind, und um Daten am Ausgang (204) der ersten Schaltung durchzulassen, falls entweder der wahre (TD) oder komplementäre (CD) Eingang niedrig ist und der andere Eingang hoch ist.

8. Speicher nach Anspruch 3 oder 4, bei welchem die zweite Schaltung Folgendes enthält:

ein erstes Paar (C1, C2) von p-Kanal-MOSFETs; die in Reihe mit einem Source, der mit einer oberen Leistungsversorgungsspannung verbunden ist, und einem Drain, der mit dem wahren Ausgang (DC) der Datenbusschaltung verbunden ist, geschaltet ist, und ein zweites Paar (C3, C4) von n-Kanal-MOSFETs, die in Reihe mit einem Source, der mit einer unteren Leistungsversorgungsspannung verbunden ist, und einem Drain, der mit dem wahren Ausgang (DT) der Datenbusschaltung verbunden ist, geschaltet ist, wobei das Gate eines MOSFET in jedem Paar mit dem Ausgang eines NOR-Gatters (220) verbunden ist, das einen ersten Eingang aufweist, der mit dem wahren Verbindungspunkt (GDT) verbunden ist, und einen zweiten Eingang aufweist, der mit dem komplementären Verbindungspunkt (GDC) verbunden ist, und wobei das Gate des anderen MOSFET in jedem Paar mit einer Signalquelle verbunden ist, die verwendet wird, um die zweite Schaltung während des Testens des Speichers freizugeben; und

einen p-Kanal-Transistor (B5) mit einem Source, der mit der oberen Leistungsversorgungsspannung verbunden ist, und einem Drain, der mit dem komplementären Ausgang der Datenbusschaltung verbunden ist, um ein Hochziehen bzw. "Pull-up" auf dem komplementären Ausgang (DC) während des Testmodus bereitzustellen.

9. Speicher nach Anspruch 3, bei welchem die zweite Schaltung ein erstes Paar (B1, B2) von p-Kanal-MOSFETs, die in Reihe mit einem Source, das mit einer oberen Leistungsyersorgungsspannung verbunden ist, und einem Drain, das mit dem komplementären Ausgang (DC) der Datenbusschaltung verbunden ist, geschaltet ist, und ein zweites Paar (B3, B4) von n-Kanal-MOSFETs, das in Reihe mit einem Source, der mit einer unteren Leistungsversorgungsspannung verbunden ist, und einem Drain, das mit dem komplementären Ausgang (DC) der Datenbusschaltung verbunden ist, geschaltet ist, beinhaltet, wobei das Gate eines MOSFET in einem jedem Paar mit dem Ausgang eines NOR-Gatters (220) verbunden ist, dessen erster Eingang mit dem wahren Verbindungspunkt (GDT) verbunden ist und dessen zweiter Eingang mit dem komplementären Verbindungspunkt (GDC) verbunden ist, und das Gate des anderen MOSFET in einem jeden Paar mit einer Signalquelle verbunden ist, die verwendet wird, um die zweite Schaltung während des Testens des Speichers freizugeben; und einen p-Kanal-Transistor (B5), dessen Source mit der oberen Leistungsversorgungsspannung verbunden ist und dessen Drain mit dem wahren Ausgang (DT) der Datenbusschaltung verbunden ist, um ein Hochziehen bzw. "Pull-up" auf den wahren Ausgang (DT) während des Testmodus bereitzustellen.

10. Speicher nach Anspruch 6, bei welchem die zweite Schaltung ein erstes Paar (B1, B2) von p-Kanal-MOSFETs, die in Reihe mit einem Source, der mit einer oberen Leistungsversorgungsspannung verbunden ist, und einem Drain, der mit dem komplementären Ausgang (DC) der Datenbusschaltung verbunden ist, geschaltet sind, und ein zweites Paar (B3, B4) von n-Kanal-MOSFETs, das in Reihe mit einem Source, das mit einer unteren Leistungsversorgungsspannung verbunden ist, und einem Drain, das mit dem komplementären Ausgang (DC) der Datenbusschaltung verbunden ist, geschaltet ist, beinhaltet, wobei das Gate eines MOSFET in einem jeden Paar mit dem Ausgang eines ODER-Gatters (220) verbunden ist, dessen erster Eingang mit dem wahren Verbindungspunkt (GDT) verbunden ist und dessen zweiter Eingang mit dem komplementären Verbindungspunkt (GDC) verbunden ist, und das Gate des anderen MOSFET in einem jeden Paar mit einer Signalquelle verbunden ist, die verwendet wird, um die zweite Schaltung während des Testens des Speichers freizugeben.

11. Speicher nach Anspruch 5, bei welchem die zweite Schaltung ein erstes Paar (C 1, C2) von p-Kanal-MOSFETs, das in Reihe mit einem Source, der mit einer oberen Leistungsversorgungsspannung verbunden ist, und einem Drain, das mit dem wahren Ausgang (DT) der Datenbusschaltung verbunden ist, geschaltet ist, und ein zweites Paar (C3, C4) von n-Kanal-MOSFETs, die in Reihe mit einem Source, das mit einer unteren Leistungsversorgungsspannung verbunden ist, und einem Drain, das mit dem wahren Ausgang (DT) der Datenbusschaltung verbunden ist, geschaltet ist, beinhaltet, wobei das Gate eines der MOSFETs in einem jeden Paar mit dem Ausgang eines ODER-Gatters (232) verbunden ist, dessen erster Eingang mit dem wahren Verbindungspunkt (GDT) verbunden ist und dessen zweiter Eingang mit dem komplementären Verbindungspunkt (GDC) verbunden ist, und das Gate des anderen MOSFET in einem jeden Paar mit einer Signalquelle verbunden ist, die verwendet wird, um die zweite Schaltung während des Testens des Speichers freizugeben.

12. Speicher nach Anspruch 7, bei welchem die zweite Schaltung ein Paar (E1, E2) von p-Kanal-MOSFETs, die parallel mit ihren Drains, die mit einer oberen Leistungsversorgungsspannung verbunden sind, und ihren Sourcen, die miteinander verbunden sind, geschaltet sind.

13. Speicher nach Anspruch 7, bei welchem die zweite Schaltung Folgendes beinhaltet:

einen ersten (E1) und einen zweiten (E2) p-Kanal-Transistor, die in einer parallelen Konfiguration geschaltet sind und deren Drains mit einem Source eines dritten p- Kanal-Transistors (Es) verbunden sind, wobei der dritte p-Kanal-Transistor (Es) ein Drain aufweist, das mit dem wahren Ausgang (DT) der Datenbusschaltung verbunden ist, und einen ersten (E7), zweiten (E9) und dritten (E11) n-Kanal-Transistor, die in Reihe mit einem Drain des ersten n-Kanal-Transistors (E7) geschaltet sind, der mit dem wahren Ausgang (DT) der Datenbusschaltung verbunden ist, wobei der ersten (E1) und zweite (E2) p-Kanal-Transistor jeweils einen Source aufweisen, der mit einer oberen Leistungsversorgungsspannung verbunden ist, und der dritte n-Kanal-Transistor (E11) einen Source aufweist, der mit einer unteren Leistungsversorgungsspannung verbunden ist;

einen vierten (E3) und fünften (E4) p-Kanal-Transistor, die in einer Parallelkonfiguration geschaltet sind und deren Drains mit einem Source eines sechsten p-Kanal- Transistors (E6) verbunden sind, wobei der sechste p-Kanal-Transistor (E6) einen Drain aufweist, der mit dem komplementären Ausgang (DC) der Datenbusschaltung verbunden ist, und ein vierter (E8), fünfter (E10) und sechster (E12) n-Kanal-Transistor in Reihe mit einem Drain des ersten n-Kanal-Transistors (E8) geschaltet sind, der mit dem komplementären Ausgang (DC) der Datenbusschaltung verbunden ist, 'wobei der vierte (E10) und fünfte (E12) p-Kanal-Transistor jeweils einen Source aufweisen, der mit einer oberen Leistungsversorgungsspannung verbunden ist, und der sechste n-Kanal-Transistor (E12) einen Source aufweist, der mit einer unteren Leistungsversorgungsspannung verbunden ist;

ein Exklusiv-ODER-Gatter (242) mit einem Eingang, der mit dem wahren Verbindungspunkt (CDT) verbunden ist, und einem Eingang, der mit dem komplementären Verbindungspunkt (GDC) verbunden ist, wobei das Exklusiv-ODER-Gatter (242) einen Ausgang aufweist, der mit einem Gate des ersten (E1) und vierten (E3) p-Kanal- Transistors, einem Gate des zweiten (E9) und fünften (E10) n-Kanal-Transistors verbunden ist;

wobei der komplementäre Verbindungspunkt (GDC) mit einem Gate des zweiten p-Kanal-Transistors (E2) und einem Gate des dritten n-Kanal-Transistors (E11) verbunden ist;

wobei der wahre Verbindungspunkt (GDT) mit einem Gate des fünften p-Kanal- Transistors (E4) und mit einem Gate des sechsten n-Kanal-Transistors (E12) verbunden ist; und

ein Testsignal mit einem Gate des dritten (E5) und sechsten (E6) p-Kanal- Transistors verbunden ist und mit einem Gate eines ersten (E7) und vierten (E8) n- Kanal-Transistors verbunden ist, um die zweite Schaltung freizugeben und zu sperren.

14. Speichertestapparat, der den Speicher irgendeines vorhergehenden Anspruches beinhaltet und weiter Folgendes umfasst:

eine Testeinrichtung, um simultan auf eine Vielzahl von Speicherzellen in dem Speicher zuzugreifen, wobei in eine jede der Speicherzellen dieselben Daten für einen gegebenen Ausgang geschrieben sind; und

eine Fühlschaltung bzw. Leseschaltung (10e-10h), die mit dem wahren (DT) und komplementären (DC) Ausgang der Datenbusschaltung verbunden ist, wobei die Fühlschaltung bzw. Leseschaltung einen Ausgang aufweist, bei welchem die Abwesenheit eines Fehlers angezeigt wird, falls die Daten von allen Speicherzellen, auf die zugegriffen wird, identisch sind.