DE3783493T2

DE3783493T2 - Halbleiterspeicheranordnung.

Info

Publication number: DE3783493T2
Application number: DE8787301748T
Authority: DE
Inventors: Yoshihiro Takemae
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-02-28
Filing date: 1987-02-27
Publication date: 1993-04-29
Anticipated expiration: 2007-02-28
Also published as: JPS62202397A; EP0240155A2; US4799196A; EP0240155B1; EP0240155A3; DE3783493D1; KR900003770B1; KR870008320A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeicheranordnung. Insbesondere, jedoch nicht ausschließlich, bezieht sich die vorliegende Erfindung auf eine Speicheranordnung mit wahlfreiem Zugriff vom dynamischen Typ, welche eine Vielzahl von Speicherzellen enthält, die jeweils einen Transfergate-Transistor und einen Kondensator zum Speichern vorherbestimmter Daten aufweisen.
Eine früher vorgeschlagene Halbleiterspeicheranordnung ist mit einer Vielzahl von Wortleitungen, einem Paar von Dummy-Wortleitungen und einer Vielzahl von Bitleitungspaaren versehen. Jedes Bitleitungspaar ist mit einem Anschluß jedes Leseverstärkers verbunden und als gefalteter Typ gebildet, wobei beispielsweise jedes Bitleitungspaar parallel angeordnet ist. Eine Vielzahl von Speicherzellen, die jeweils einen einzelnen Transfergate-Transistor vom Leitfähigkeitstyp und einen Kondensator zum Speichern vorherbestimmter Daten aufweisen, ist jeweils zwischen einer der Wortleitungen und einer der Bitleitungen angeschlossen, und jede der Vielzahl von Dummy-Zellen ist zwischen einer der Dummy-Wortleitungen und einer der Bitleitungen angeschlossen.
Beim Auslesen der Daten, die in mit einer vorherbestimmten Wortleitung verbundenen Speicherzellen gespeichert sind, führt ein Reihendecoder und Wortleitungstreiber ein vorherbestimmtes Auswahlpotential einer ausgewählten Wortleitung zu, und jeder mit der ausgewählten Wortleitung verbundene Transfergate-Transistor wird EIN geschaltet, und jedes Potential der mit den EIN geschalteten Transfergate- Transistoren verbundenen Bitleitungen wird zu einem unterschiedlichen Pegel in Überstimmung mit den in der entsprechenden Speicherzelle gespeicherten Daten geändert.
Gleichzeitig wird das Potential jeder der mit einer ausgewählten Dummy-Wortleitung über jede der Dummy-Zellen verbundenen Bitleitungen auf ein Bezugspotential gesetzt. So wird die Potentialdifferenz zwischen dem Potential jeder der mit der ausgewählten Wortleitung verbundenen Bitleitungen und dem Bezugspotential der mit der ausgewählten Dummy- Wortleitung verbundenen Bitleitungen ausgelesen und im entsprechenden Leseverstärker verstärkt, und wird die Ausgabe des entsprechenden Leseverstärkers entsprechenden Datenbussen über durch einen Spaltendecoder ausgewählte, vorherbestimmte Transistoren zugeführt.
Beim oben erwähnten Typ einer Speicheranordnung mit einer Vielzahl von Wortleitungen und einer Vielzahl von als gefalteter Typ angeordneten Bitleitungspaaren können jedoch die Speicherzellen nur an jedem zweiten Schnittpunkt zwischen den Wortleitungen und den Bitleitungen angeordnet werden. Daher tritt bei einer derartigen Speicheranordnung insofern ein Problem auf, als jede Erhöhung des Integrationsgrades der in der Speicheranordnung angeordneten Speicherzellen begrenzt ist.
Die EP-A-0 239 187 ist für die vorliegende Anmeldung gemäß Artikel 54(3) EPC Stand der Technik. Sie offenbart eine Halbleiterspeicheranordnung, in der benachbarte Speicherzellen FETs mit alternierender Leitfähigkeit vom n- und p-Typ aufweisen. Mit Zellen unterschiedlicher Leitfähigkeit verbundene Bitleitungen sind direkt mit Leseverstärkern verbunden, um gefaltete Bitleitungspaare zu bilden.
Die vorliegende Erfindung nimmt das oben erwähnte Problem in Angriff, und eine Ausführungsform der vorliegenden Erfindung kann den Integrationsgrad von in einer Speicheranordnung angeordneten Speicherzellen erhöhen. Eine Ausführungsform der vorliegenden Erfindung kann auch den Energieverbrauch einer Speicheranordnung vermindern.
Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine Halbleiterspeicheranordnung vorgesehen, mit:
einer Vielzahl von Wortleitungen und einer Vielzahl von Bitleitungen;
einer Vielzahl von Speicherzellen, die zwischen den genannten Wortleitungen und den genannten Bitleitungen angeschlossen sind, wobei einige der genannten speicherzellen von einem ersten Typ sind und einen Transfergate-Transistor vom n-Kanal-Typ haben, und einige der genannten Speicherzellen von einem zweiten Typ sind und einen Transfergate- Transistor vom p-Kanal-Typ haben, und wobei Speicherzellen vom ersten Typ und vom zweiten Typ mit der gleichen Wortleitung verbunden sind;
bei welcher die genannten Bitleitungen Bitleitungen vom offenen Typ sind.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung ist eine Halbleiterspeicheranordnung vorgesehen, mit:
einer Vielzahl von Wortleitungen und einer Vielzahl von Bitleitungen;
einer Vielzahl von Speicherzellen, die zwischen den genannten Wortleitungen und den genannten Bitleitungen angeschlossen sind, wobei einige der genannten Speicherzellen von einem ersten Typ sind und einen Transfergate-Transistor vom n-Kanal-Typ haben, und einige der genannten Speicherzellen von einem zweiten Typ sind und einen Transfergate- Transistor vom p-Kanal-Typ haben, und wobei Speicherzellen vom ersten Typ und vom zweiten Typ mit der gleichen Wortleitung verbunden sind; und
einer Vielzahl von Leseverstärkern, welche operativ mit den Bitleitungen über Schalteinrichtungen verbunden sind, die eingerichtet sind, nicht-ausgewählte Bitleitungen von den Leseverstärkern während des Betriebs der letzteren zu trennen.
Vorzugsweise sind auch Einrichtungen zum Anlegen eines Auswahlsignals an eine ausgewählte Wortleitung vorgesehen, wobei das Auswahlsignal eine von zwei entgegengesetzten Polaritäten in Übereinstimmung mit einem Zugriff auf die Speicherzellen vom ersten Typ oder einem Zugriff auf die Speicherzellen vom zweiten Typ aufweist.
Es wird anhand von Beispielen auf die beigeschlossenen Zeichnungen bezuggenommen, in denen:
Fig.1 ein Schaltbild ist, das ein Beispiel der schematischen Konstruktion einer Halbleiterspeicheranordnung mit einer Vielzahl von Bitleitungspaaren zeigt, die jeweils als gefalteter Typ gebildet sind;
Fig.2 ein schaltbild ist, das die Gesamtkonstruktion einer Halbleiterspeicheranordnung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
Fig.3 ein Schaltbild ist, das ein Beispiel des Schaltungsteils eines Leseverstärkers zeigt, der mit einem vorherbestimmten Bitleitungspaar in der in Fig.2 dargestellten Speicheranordnung verbunden ist;
Fig.4 ein Zeitdiagramm ist, das den Betrieb der in Fig.3 gezeigten Speicherschaltung erläutert;
Fig.5 ein Schaltbild ist, das ein Beispiel eines in einer Speicheranordnung gemäß der vorliegenden Erfindung verwendeten Wortleitungstreibers zeigt;
Fig.6, 7 und 8 Zeitdiagramme sind, welche die Betriebe in den unterschiedlichen operationalen Zuständen des in Fig.5 dargestellten Wortleitungstreibers zeigen;
Fig.9 ein Schaltbild ist, das eine Konstruktion einer Halbleiterspeicheranordnung gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigt; und
Fig.10 ein Schaltbild ist, das eine Konstruktion einer Halbleiterspeicheranordnung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung zeigt.
Zur Erklärung des Hintergrunds der vorliegenden Erfindung ist ein Beispiel der schematischen Konstruktion einer Halbleiterspeicheranordnung mit einer Vielzahl von Speicherzellen, die jeweils einen Transfergate-Transistor und einen Kondensator aufweisen, in Fig.1 gezeigt. In der in Fig.1 gezeigten Speicheranordnung bezeichnen WL1, WL2, usw. eine vielzahl von Wortleitungen, DWL und ein Paar von Dummy-Wortleitungen und BL1, ; BL2, , usw. eine Vielzahl von Bitleitungspaaren. Jedes Paar der Bitleitungen BL1 und ist zwischen Anschlüssen eines Leseverstärkers SA1 und einer Energiequellenleitung mit einem Potential Vss über Transistoren Q01 und Q02 verbunden, die eine gefaltete Anordnung bilden. Ähnlich ist jedes Paar von Bitleitungen BL2 und zwischen jedem Anschlußknoten eines Leseverstärkers SA2 und der Energiequellenleitung mit einem Potential Vss über Transistoren Q03 und Q04 verbunden, um den gefalteten Typ zu bilden. Eine Speicherzlle CE12 mit einem Transfergate-Transistor Q12 vom n-Kanal-Typ und einem Kondensator C12 ist zwischen der Wortleitung WL1 und der Bitleitung angeschlossen, und eine Speicherzelle CE21, die; auch einen Transfergate-Transistor Q21 vom n-Kanal-Typ und einen Kondensator C21 aufweist, ist zwischen der Wortleitung WL2 und der Bitleitung BL1 angeschlossen. Ähnlich sind Speicherzellen CE14 und CE23, die jeweils die gleiche Konstruktion wie jene der Speicherzellen CE12 und CE21 aufweisen, zwischen der Wortleitung WL1 und der Bitleitung bzw. zwischen der Wortleitung WL2 und der Bitleitung BL2 angeschlossen. Eine Dummy-Zelle CD11 ist zwischen der Dummy-Wortleitung DWL und der Bitleitung BL1 angeschlossen, und eine Dummy-Zelle CD12 ist zwischen der Dummy-Wortleitung und der Bitleitung angeschlossen. Ähnlich ist jede der Dummy-Zellen CD13 und CD14 zwischen der Dummy- Wortleitung DWL und der Bitleitung BL2 bzw. zwischen der Dummy-Wortleitung und der Bitleitung angeschlossen.
Die Bezugszahl 1 bezeichnet einen Reihendecoder und Wortleitungstreiber, der ein vorherbestimmtes Auswahlpotential einer ausgewählten Wortleitung (beispielsweise WL1) und einer ausgewählten Dummy-Wortleitung (beispielsweise DWL) zuführt. Die Bezugszahl 2 bezeichnet einen Spaltendecoder, der ein vorherbestimmtes Auswahlpotential den Gates eines oder mehrerer Paare von Transistoren (beispielsweise Q51 und Q52) zuführt, die jeweils mit einem entsprechenden Paar von ausgewählten Bitleitungen (beispielsweise BL1 und ) verbunden sind, und so ist jedes Paar der ausgewählten Bitleitungen (in diesem Fall BL1 und ) mit den Datenbussen DB und über jedes Paar von ausgewählten Transistoren (in diesem Fall Q51 und Q52) verbunden.
Das Potential jeder der Bitleitungen BL1, , BL2, , usw. wird auf den Vss-Pegel gebracht, indem die Transistoren Q01, Q02, Q03, Q04, usw. EIN geschaltet werden, an jeden welcher Transistoren ein Steuersignal φBR durch das Gate hiervon angelegt wird. Nachdem die Transistoren Q01, Q02, Q03, Q04, usw. EIN geschaltet wurden, wird der Lese- oder Schreibbetrieb für die vorherbestimmten Speicherzellen durchgeführt.
Beim Auslesen der in der vorherbestimmten Speicherzelle, beispielsweise CE12, gespeicherten Daten wird der Transfergate-Transistor Q12, der ein Gate aufweist, dem ein vorherbestimmtes Auswahlpotential über die ausgewählte Wortleitung WL1 zugeführt wird, EIN geschaltet, und wird das Potential der Bitleitung auf einen vorherbestimmten Hochpegel erhöht oder am Vss-Pegel (Niederpegel) in Übereinstimmung mit den in der Speicherzelle CE12 gespeicherten Daten gehalten. Gleichzeitig wird das Potential der mit der ausgewählten Dummy-Wortleitung DWL über die Dummy-Zelle CD11 verbundenen Bitleitung BL1 auf einen Bezugspegel entsprechend einem Zwischenpegel zwischen dem obigen Hochpegel und Niederpegel der Bitleitung erhöht. So wird die Potentialdifferenz zwischen den obigen Potentialen der Bitleitungen und BL1 im Leseverstärker SA1 ausgelesen und wird dann im Leseverstärker SA1 verstärkt, und wird die Ausgabe dieses Leseverstärkers SA1 den Datenbussen DB und über die ausgewählten Transistoren Q51 und Q52 zugeführt.
Wie oben erwähnt, können gemäß diesem Typ einer Speicheranordnung mit einer Vielzahl von Wortleitungen und einer Vielzahl von Bitleitungspaaren, die jeweils als gefalteter Typ gebildet sind, die Speicherzellen nur an alternierenden Schnittpunkten zwischen den Wortleitungen und den Bitleitungen angeordnet werden. Daher entsteht in einer derartigen Speicheranordnung insofern ein Problem, als die mögliche Erhöhung des Integrationsgrades der in der Speicheranordnung angeordneten Speicherzellen begrenzt ist.
Die vorliegende Erfindung versucht, das oben erwähnte Problem zu lösen, und Ausführungsformen der vorliegenden Erfindung sehen vor, daß zumindest eine eines ersten Typs von Speicherzellen, die jeweils einen Transfergate-Transistor vom n-Kanal-Typ aufweisen, und zumindest eine eines zweiten Typs von Speicherzellen, die jeweils einen Transfergate-Transistor vom p-Kanal-Typ aufweisen, mit jeder der Wortleitungen verbunden sind, um Speicherzellen vom ersten und zweiten Typ an benachbarten Schnittpunkten zwischen den Wortleitungen und den Bitleitungen anzuordnen.
Fig.2 zeigt eine Gesamtkonstruktion einer Halbleiterspeicheranordnung gemäß einer Ausführungsform der vorliegenden Erfindung. Die gleichen Bezugszahlen oder -zeichen wie in Fig.1 werden jedem der entsprechenden in. Fig.2 gezeigten Schaltungsteile zugeordnet. Wie in Fig.2 gezeigt, umfaßt die Speicheranordnung eine Vielzahl von Wortleitungen WL1, WL2, usw., ein Paar von Dummy-Wortleitungen DWL und sowie eine Vielzahl von Paaren von Bitleitungen BL1, ; BL2, ; usw., die jeweils als gefalteter Typ gebildet sind.
CN11, CN13, CN21, CN23, usw. sind Speicherzellen vom ersten Typ, die jeweils einen Transfergate-Transistor Q11, Q13, Q21, Q23, usw. vom n-Kanal-Typ und einen Kondensator C11, C13, C21, C23, usw. aufweisen. Die Bezugszeichen CP12, CP14, CP22, CP24, usw. bezeichnen die Speicherzellen vom zweiten Typ, die jeweils einen Transfergate-Transistor Q12, Q14, Q22, Q24, usw. vom p-Kanal-Typ und einen Kondensator C12, C14, C22, C24, usw. aufweisen.
Wie in Fig.2 gezeigt, ist die Speicherzelle CN11 zwischen der Wortleitung WL1 und der Bitleitung BL1 angeschlossen, und ist die Speicherzelle CN12 zwischen der Wortleitung WL1 und der Bitleitung angeschlossen. Die Speicherzelle CN21 ist auch zwischen der Wortleitung WL2 und der Bitleitung BL1 angeschlossen, und die Speicherzelle CP22 ist zwischen der Wortleitung WL2 und der Bitleitung angeschlossen. Ähnlich ist jede der Speicherzellen CN13, CP14, CN23 und CP24 an jedem Schnittpunkt zwischen den Wortleitungen WL1, WL2 bzw. den Bitleitungen BL2, angeschlossen. Obwohl in der in Fig.2 gezeigten Ausführungsform jede dieser Speicherzellen vom ersten Typ (beispielsweise CN11, CN13), die mit einer vorherbestimmten Wortleitung (beispielsweise WL1) verbunden sind, mit jeder der Bitleitungen BL1, BL2, usw. verbunden ist, und jede der Speicherzellen vom zweiten Typ (beispielsweise CP12, CP14), die mit der vorherbestimmten Wortleitung verbunden sind, mit jeder der Bitleitungen , , usw. verbunden ist, ist es ebenso möglich, beispielsweise jede der Speicherzellen vom ersten Typ und vom zweiten Typ CN13 und CP14 mit jeder der Bitleitungen bzw. BL2 zu verbinden, ohne das Verbindungsverhältnis der Speicherzellen CN11 und CP12 zu verändern.
Q01 und Q03 sind Transistoren vom n-Kanal-Typ, die jeweils zwischen den Bitleitungen BL1 und BL2 bzw. der Energiequellenleitung mit dem Potential Vss angeschlossen sind, und der EIN-AUS-Betrieb dieser Transistoren wird durch ein Steuersignal φBR gesteuert. Q02 und Q04 sind auch Transistoren vom p-Kanaltyp, die jeweils zwischen den Bitleitungen und bzw. der obigen Energiequellenleitung angeschlossen sind, und der EIN-AUS-Betrieb dieser Transistoren wird durch ein Steuersignal gesteuert. Q41 und Q43 sind Transistoren vom p-Kanaltyp, die jeweils zwischen den Bitleitungen BL1 und BL2 bzw. einem Anschlußknoten jedes der Leseverstärker SA1 und SA2 angeschlossen sind, und der EIN-AUS-Betrieb dieser Transistoren wird durch ein Steuersignal gesteuert. Q42 und Q44 sind auch Transistoren vom n-Kanal-Typ, die jeweils zwischen den Bitleitungen und bzw. dem anderen Anschlußknoten der Leseverstärker SA1 und SA2 angeschlossen sind, und der EIN- AUS-Betrieb dieser Transistoren wird durch ein Steuersignal φTR gesteuert. φL und sind Steuersignale zum Treiben jedes dieser Leseverstärker SA1, SA2, usw.
Fig.3 zeigt ein Beispiel des Schaltungsteils des Leseverstärkers, der mit einem vorherbestimmten Bitleitungspaar in der in Fig.2 gezeigten Speicheranordnung verbunden ist, indem der mit den Bitleitungen BL1 und verbundene Leseverstärker SA1 erläutert wird. Der Betrieb des in Fig.3 gezeigten Schaltungsteils wird erläutert, indem ein Fall eines Lesebetriebs der in einer vorherbestimmten Speicherzelle vom ersten Typ CN11 gespeicherten Daten als Beispiel dargestellt ist. Der Leseverstärker SA1 umfaßt ein Paar von Transistoren Q61 und Q62 vom p-Kanal-Typ sowie ein Paar von Transistoren Q71 und Q72 vom n-Kanal-Typ. Die Transistoren Q61 und Q62 bilden eine Flip-Flop-Schaltung, und die Transistoren Q71 und Q72 bilden eine weitere Flip-Flop- Schaltung.
In einer Rücksetzstufe werden die Potentiale der Wortleitung (in diesem Fall WL1) und die Potentiale der Steuersignale φL und auf den Vss-Pegel gesetzt, und jedes Potential der Steuersignale φBR und wird auf Vcc (+ 5 V) bzw. -Vcc (- 5 V) gesetzt. So werden die Transistoren Q01 und Q02 EIN geschaltet, und werden die Potentiale der Bitleitungen BL1 und auf den Vss-Pegel gebracht. Diese Rücksetzstufe entspricht dem linken Randteil in Fig.4, die ein Zeitdiagramm in bezug auf die Potentialänderungen einiger Signale und einiger Schaltungsteile in der in Fig.3 dargestellten Speicherschaltung zeigt.
Dann werden die Potentiale der Steuersignale φBR und , die jeweils den Gates der Transistoren Q01 und Q02 zugeführt werden, auf den Vss-Pegel gesetzt, wie in Fig.4 gezeigt, so werden die Transistoren Q01 und Q02 AUS geschaltet. Dann startet die Speicheranordnung den Lesebetrieb der Daten, die in der vorherbestimmten Speicherzelle (in diesem Fall CN11) gespeichert sind, und das Potential der ausgewählten Wortleitung (in diesem Fall WL1) wird allmählich erhöht. In diesem Zusammenhang wird angenommen, daß die in der Speicherzelle CN11 gespeicherten Daten "1" sind, nämlich das Potential eines Verbindungsknotens N&sub1; zwischen dem Transfergate-Transistor Q11 und dem Kondensator C11 ein Hochpegel ist.
Wenn der Transistor Q11 durch das erhöhte Potential der Wortleitung WL1 EIN geschaltet wird, fließen elektrische Ladungen vom Kondensator C11 zur Bitleitung BL1 durch den Knoten N&sub1;, und so wird das Potential der Bitleitung (in diesem Fall BL1) erhöht. In dieser Stufe wird der Transistor Q41 vom p-Kanal-Typ durch das dem Gate hiervon zugeführte Steuersignal mit niedrigem Potential EIN geschaltet, und so wird das Potential eines Anschlußknotens N&sub3; des Leseverstärkers SA1 in Übereinstimmung mit dem erhöhten Potential der Bitleitung BL1 erhöht.
Gleichzeitig wird die Dummy-Wortleitung ausgewählt, indem ein vorherbestimmtes Potential dieser zugeführt wird, und so wird das Potential der Bitleitung auf einen Bezugspegel entsprechend einem Zwischenpegel zwischen dem erhöhten Potential der Bitleitung BL1 und dem Vss-Pegel durch die Dummy-Zelle CD12 erhöht, wie in Fig.4 gezeigt. Da der Transistor Q42 vom n-Kanal-Typ auch durch das Steuersignal φTR mit hohem Potential in dieser Stufe EIN geschaltet wird, wird auch das Potential eines weiteren Anschlußknotens N&sub4; auf den Bezugspegel der Bitleitung erhöht. So werden die in der Speicherzelle CN11 gespeicherten Daten "1" im Leseverstärker SA1 als Potentialdifferenz zwischen den Potentialen der Knoten N&sub3; und N&sub4; ausgelesen, wie im mittleren Teil von Fig.4 gezeigt. In diesem Zusammenhang werden, wenn die in der Speicherzelle CN11 gespeicherten Daten "0" sind, die Potentiale der Bitleitung BL1 und des Knotens N&sub3; am Vss-Pegel gehalten, während die Potentiale der Bitleitung und des Knotens N&sub4; auf den obigen Bezugspegel erhöht werden.
Anschließend werden die Potentiale der Steuersignale φTR und auf den Vss-Pegel gesetzt, und die Transistoren Q41 und Q42 werden AUS geschaltet. Dann wird das Potential des Steuersignals φL für den Leseverstärker SA1 vom Vss-Pegel auf den Vcc-Pegel gesetzt, während das Potential des Steuersignals auf dem Vss-Pegel gehalten wird. So wird die obige Potentialdifferenz zwischen den Knoten N&sub3; und N&sub4; durch die Flip-Flop-Schaltungen verstärkt, die durch die im Leseverstärker SA1 angeordneten Transistoren Q61, Q62, Q71 und Q72 gebildet werden. In diesem Fall werden der Transistor Q61 vom p-Kanal-Typ und der Transistor Q72 vom p-Kanal-Typ durch die Potentiale der Knoten N&sub3; und N&sub4; EIN geschaltet. In dieser Stufe wird das Potential des Knotens N&sub3; auf den Vcc-Pegel erhöht, und wird gleichzeitig das Source- Potential des Transistors Q41 erhöht, und so wird der Transistor Q41 wieder EIN geschaltet. So fließen die elektrischen Ladungen vom Knoten N&sub3; zum Knoten N&sub1; durch die Bitleitung BL1, und die Potentiale der Bitleitung BL1 und des Knotens N&sub1; werden auch auf den Vcc-Pegel erhöht. Andererseits wird das Potential des Knotens N&sub4; auf den Vss-Pegel festgeklemmt, indem der Transistor Q72 EIN geschaltet wird. In dieser Stufe wird der Transistor Q42 AUS geschaltet und das Potential der Bitleitung auf dem Bezugspegel gehalten. Die obigen Potentialbeziehungen während des Betriebs des Leseverstärkers (in diesem Fall SA1) sind im rechten Teil von Fig.4 gezeigt.
In diesem Zusammenhang werden, wenn die in der Speicherzelle CN11 gespeicherten Daten "0" sind, die Potentiale der Bitleitung BL1 und der Knoten N&sub1; und N&sub3; auf den Vss-Pegel gesenkt, während das Potential des Knotens N&sub4; auf den Vcc-Pegel erhöht wird, indem die Transistoren Q62 und Q71 EIN geschaltet werden. Das Potential der Bitleitung wird auch auf dem Bezugspegel gehalten, wie oben angegeben.
Im oben erwähnten Fall werden, da das Potential der ausgewählten Wortleitung WL1 auf einen vorherbestimmten Hochpegel erhöht wird, die in den Speicherzellen vom ersten Typ (beispielsweise CN11) vorgesehenen Transfergate-Transistoren vom n-Kanal-Typ (beispielsweise Q11) EIN geschaltet, während die in den Speicherzellen vom zweiten Typ (beispielsweise CP12) vorgesehenen Transfergate-Transistoren vom p-Kanal-Typ (beispielsweise Q12) AUS geschaltet werden, und so wird ein Verbindungsknoten N&sub2; zwischen dem Transfergate-Transistor vom p-Kanal-Typ Q12 und dem Kondensator C12 von der Bitleitung getrennt.
Wenn nämlich die Daten, die in den Speicherzellen vom ersten Typ mit jeweils einem Transfergate-Transistor vom n-Kanal-Typ gespeichert sind, ausgelesen werden, wird eine entsprechende Wortleitung durch Erhöhen des Potentials hiervon vom Vss-Pegel auf einen vorherbestimmten Hochpegel ausgewählt. Wenn hingegen die Daten, die in den Speicherzellen vom zweiten Typ mit jeweils einem Transfergate-Transistor vom p-Kanal-Typ ausgelesen werden, wird eine entsprechende Wortleitung durch Senken des Potentials hiervon vom Vss-Pegel auf einen vorherbestimmten Niederpegel ausgewählt, um die Transfergate-Transistoren vom p-Kanal-Typ EIN zu schalten.
So wird, wenn die in den vorherbestimmten Speicherzellen vom zweiten Typ (beispielsweise CP12) gespeicherten Daten ausgelesen werden, das Potential der ausgewählten Wortleitung WL1 auf einen vorherbestimmten Niederpegel gesenkt, und wird auch das Potential der ausgewählten Dummy-Wortleitung (in diesem Fall DWL) auf einen vorherbestimmten Niederpegel gesenkt, und werden die Potentialänderungen in den entsprechenden in Fig.4 gezeigten Schaltungsteilen symmetrisch in bezug auf den Vss-Pegel invertiert. Wenn nämlich die in der Speicherzelle CP12 gespeicherten Daten "1" sind, wird das Potential der Bitleitung auf einen vorherbestimmten Niederpegel gesenkt, während, wenn die in der Speicherzelle CP12 gespeicherten Daten "0" sind, das Potential der Bitleitung auf dem Vss-Pegel gehalten wird. Das Potential der Bitleitung BL1 wird auch auf einen Bezugspegel entsprechend einem Zwischenpegel zwischen dem abgesenkten Potential der Bitleitung und dem Vss-Pegel durch die Dummy-Zelle CD11 gesenkt.
So werden die in der Speicherzelle CP12 gespeicherten Daten im Leseverstärker SA1 als Potentialdifferenz zwischen den Potentialen des Knotens N&sub4; entsprechend der Bitleitung und des Knotens N&sub3; entsprechend der Bitleitung BL1 ausgelesen. Dann wird das Potential des Steuersignals vom Vss-Pegel auf den -Vcc-Pegel gesetzt, während das Potential des Steuersignals φL auf dem Vss-Pegel gehalten wird. So wird die obige Potentialdifferenz zwischen den Knoten N&sub4; und N&sub3; im Leseverstärker SA1 verstärkt, und werden die Potentialänderungen in den in Fig.4 gezeigten entsprechenden Schaltungsteilen symmetrisch in bezug auf den Vss-Pegel invertiert, wie oben erwähnt.
Obwohl die obige Beschreibung den Fall des Lesebetriebs der Speicherzellendaten betrifft, ist es auch möglich, einen Schreibbetrieb durchzuführen, indem ein unterschiedliches Potential der ausgewählten Wortleitung in Übereinstimmung mit dem Zugriff auf die Speicherzellen vom ersten Typ und dem Zugriff auf die Speicherzellen vom zweiten Typ zugeführt wird, und indem vorherbestimmte Schreibpotentiale den ausgewählten Bitleitungen zugeführt werden. Wenn nämlich vorherbestimmte Daten in die Speicherzellen vom ersten Typ geschrieben werden, wird das Potential der ausgewählten Wortleitung auf einen vorherbestimmten Hochpegel erhöht, und, wenn vorherbestimmte Daten in die Speicherzellen vom zweiten Typ geschrieben werden, wird das Potential der ausgewählten Wortleitung auf einen vorherbestimmten Niederpegel gesenkt. So ist es gemäß der vorliegenden Erfindung möglich, eine der Speicherzellen vom ersten oder vom zweiten Typ an jedem Schnittpunkt zwischen den Wortleitungen und den Bitleitungen anzuordnen, und dadurch den Integrationsgrad der in der Speicheranordnung angeordneten Speicherzellen zu erhöhen.
Die Vorteile, die durch das Vorsehen der mit jedem Anschlußknoten des Leseverstärkers SA1 verbundenen Transistoren Q41 und Q42 erhalten werden, werden nachstehend erläutert.
Im allgemeinen wird in einer Speicheranordnung mit einer Vielzahl von Bitleitungspaaren, die jeweils als gefalteter Typ gebildet sind, da jedes Paar von Bitleitungen BL und parallel angeordnet ist, ein Rauschen von außen in gleicher Phase über diese Bitleitungen gelegt, und so ist es möglich, das Stören des Datensignals entsprechend der Potentialdifferenz, die zwischen jedem Anschlußknoten des Leseverstärkers erzeugt wird, zu verhindern, wenn eine vorherbestimmte Wortleitung ausgewählt wird, sogar wenn das Rauschen über diese Bitleitungen gelegt wird. In diesem Zusammenhang wirkt gemäß der obigen Ausführungsform der vorliegenden Erfindung, da jeder der Anschlußknoten N&sub3; und N&sub4; mit den Bitleitungen BL1 bzw. verbunden ist, bevor die Transistoren Q41 und Q42 AUS geschaltet werden, das Paar von Bitleitungen BL1 und als Bitleitungen vom gefalteten Typ, bis ein vorherbestimmter Potentialdifferenz zwischen jedem Anschlußknoten des Leseverstärkers erzeugt wird, wenn eine vorherbestimmte Wortleitung ausgewählt wird. Danach werden jedoch, wenn der Leseverstärker den Verstärkungsbetrieb durchführt, die obigen Transistoren Q41 und Q42 AUS geschaltet, und so werden diese Bitleitungen BL1 und vom gefalteten Typ vom Leseverstärker getrennt. Ferner wird, nachdem der Leseverstärker den Verstärkungsbetrieb durchgeführt hat, der Transistor Q41, mit dem die mit der ausgewählten Speicherzelle CN11 verbundene Bitleitung BL1 verbunden ist, wieder EIN geschaltet, wie oben erwähnt, und wirkt die Bitleitung BL1 als Typ mit einem einzigen Ende entsprechend dem offenen Typ durch den Transistor Q41.
Wie oben beschrieben, wirken die Bitleitungen BL1 und gemäß der obigen Ausführungsform als gefalteter Typ, wenn die zwischen jedem Anschlußknoten des Leseverstärkers erzeugte Potentialdifferenz ein kleiner Wert ist, so daß der Einfluß des Rauschens nicht vernachlässigt werden kann, und so ist es möglich zu verhindern, daß die Bitleitungssignale auf Grund des Rauschens gestört werden. Ferner wirkt die obige Bitleitung BL1 auch als offener Typ, indem die Bitleitung vom Leseverstärker getrennt wird, nachdem eine relativ große Potentialdifferenz zwischen jedem Anschlußknoten des Leseverstärkers erzeugt wurde, und so ist es möglich, den Energieverbrauch zu senken, indem der durch die getrennte Bitleitung und den Leseverstärker fließende Ladungsstrom und Entladungsstrom entfernt wird.
Wie oben erwähnt, hat in Ausführungsformen der vorliegenden Erfindung das der ausgewählten Wortleitung zugeführte Potential einen unterschiedlichen Wert in Übereinstimmung mit einem Zugriff auf die Speicherzellen vom ersten Typ oder einem Zugriff auf die Speicherzellen vom zweiten Typ. Um diesen Betrieb zu erreichen, wird es beispielsweise vorgesehen, jede Seite eines Speicherzellen-Arrays mit jeweils einem Paar von Wortdecodern bzw. einem Paar von Wortleitungstreibern zu versehen, so daß einer der obigen Decoder und Treiber getrieben wird, wenn das Potential der ausgewählten Wortleitung vom Vss-Pegel erhöht wird, und ein anderer der obigen Decoder und Treiber getrieben wird, wenn das Potential der ausgewählten Wortleitung vom Vss-Pegel gesenkt wird.
Fig.5 zeigt ein weiteres Beispiel eines Wortleitungstreibers, der ein unterschiedliches Potential einer ausgewählten Wortleitung in Übereinstimmung mit einem Zugriff auf die Speicherzellen vom ersten Typ oder einem Zugriff auf die Speicherzellen vom zweiten Typ zuführt. In diesem Beispiel kann der Wortleitungstreiber nur an einer Seite des Speicherzellen-Arrays angeordnet sein. Wie in Fig.5 gezeigt, werden eine Vielzahl von Reihenadressenbitsignalen A, eine Vielzahl von invertierten Reihenadressenbitsignalen und ein Rücksetzsignal φRST in ein Decodierlogikgate 3 eingegeben. Das Decodierlogikgate 3 hat ein Paar von Ausgangsknoten N&sub5; und N&sub7;, und jedes Potential der Ausgangsknoten N&sub5; und N&sub7; wird ein vorherbestimmter Hochpegel bzw. Niederpegel in Übereinstimmung mit dem Logikpegel eines Adressenbitsignals. So wird, wenn das Potential des Ausgangsknotens N&sub5; ein vorherbestimmter Hochpegel wird, ein Transistor Q82 vom n-Kanal-Typ EIN geschaltet, indem ein vorherbestimmtes hohes Potential dem Gate hiervon (einem Knoten N&sub6;) durch einen Transfergate-Transistor Q81 vom n-Kanal-Typ zugeführt wird. Folglich wird ein vorherbestimmtes erhöhtes Potential von einer Taktimpulsquelle WDN einer ausgewählten Wortleitung WL durch den Transistor Q82 zugeführt, um vorherbestimmte Speicherzellen vom ersten Typ auszuwählen. Andererseits wird, wenn das Potential des Ausgangsknotens N&sub7; ein vorherbestimmter Niederpegel wird, ein Transistor Q84 vom p-Kanal-Typ EIN geschaltet, indem ein vorherbestimmtes niedriges Potential dem Gate hiervon (einem Knoten N&sub8;) durch einen Transfergate-Transistor Q83 vom p-Kanal-Typ zugeführt wird. Folglich wird ein vorherbestimmts gesenktes Potential von einer Taktimpulsquelle WDN einer ausgewählten Wortleitung WL durch den Transistor Q84 zugeführt, um vorherbestimmte Speicherzellen vom zweiten Typ auszuwählen.
Fig.6 ist ein Zeitdiagramm, das die Potentialänderungen des Rücksetzsignals φRST, der Adressenbitsignale A und sowie der Knoten N&sub5; bis N&sub8; im in Fig.5 gezeigten Wortleitungstreiber entsprechend der nicht-ausgewählten Wortleitung betrifft.
Fig .7 ist ein Zeitdiagramm, das die Potentialänderungen in der Zeit betrifft, wenn vorherbestimmte Speicherzellen vom ersten Typ durch die ausgewählte Wortleitung WL ausgewählt werden, und Fig.8 ist ein Zeitdiagramm, das die Potentialänderungen in der Zeit betrifft, wenn vorherbestimmte Speicherzellen vom zweiten Typ durch die ausgewählte Wortleitung WL ausgewählt werden.
Obwohl in der Speicheranordnung gemäß der obigen Ausführungsform der vorliegenden Erfindung jedes Bitleitungspaar als gefalteter Typ gebildet ist, ist es auch möglich, die vorliegende Erfindung bei einer Speicheranordnung anzuwenden, die eine Vielzahl von Bitleitungspaaren aufweist, die als offener Typ gebildet sind.
Fig.9 zeigt eine Konstruktion einer Halbleiterspeicheranordnung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung, welche Anordnung eine Vielzahl von Paaren von Bitleitungen BL11, ; BL12, ; BL13, ; BL14, , usw. aufweist, die als offener Typ gebildet sind. Jede der Bitleitungen BL11, BL12, BL13, BL14, usw. ist zwischen einem Anschlußknoten der Leseverstärker SA1, SA2, SA3, SA4, usw. und einer Energiequellenleitung mit dem Potential Vss angeschlossen. Jede der Bitleitungen
usw. ist auch zwischen einem anderen Anschlußknoten der obigen Leseverstärker und einer anderen Energiequellenleitung mit dem Potential Vss angeschlossen. Eine Vielzahl von Wortleitungen WL1, WL1', WL2, WL2', usw. und ein Paar von Dummy-Wortleitungen DWL und sind symmetrisch an jeder Seite der Leseverstärker angeordnet.
Obwohl ein Reihendecoder und Wortleitungstreiber sowie ein Spaltendecoder in Fig.9 nicht dargestellt sind, sind diese mit den Wortleitungen und den Dummy-Wortleitungen sowie den Bitleitungen auf die gleiche Weise wie in Fig.1 gezeigt verbunden.
Wie in Fig.9 gezeigt, ist jede der Speicherzellen vom ersten Typ (beispielsweise die Speicherzelle CN11 mit einem Transfergate-Transistor Q11 vom n-Kanal-Typ und einem Kondensator C11) zwischen den Wortleitungen WL1, WL1', WL2, WL2', usw. und den Bitleitungen BL11, , BL13, , usw. angeschlossen. Jede der Speicherzellen vom zweiten Typ (beispielsweise die Speicherzelle CP12 mit einem Transfergate-Transistor Q12 vom p-Kanal-Typ und einem Kondensator C12) ist auch zwischen den Wortleitungen WL1, WL1', WL2, WL2', usw. und den Bitleitungen , BL12, , BL14, usw. angeschlossen. Jede der Dummy-Zellen CD11, CD12, CD13, CD14, usw. ist zwischen der Dummy-Wortleitung DWL und den Bitleitungen BL11, BL12, BL13, BL14, usw. angeschlossen. Ähnlich ist jeder der Dummy-Zellen CD11', CD12', CD13', CD14', usw. zwischen der Dummy-Wortleitung und den Bitleitungen
usw. angeschlossen. Jeder der Transistoren Q01, Q01', Q03, Q03', usw. vom n-Kanal-Typ ist zwischen den Bitleitungen BL11, , BL13, , usw. und der Energiequellenleitung auf die gleiche Weise wie der in Fig.2 gezeigte Transistor Q01 angeschlossen. Jeder der Transistoren Q02, Q02', Q04, Q04', usw. vom p-Kanal-Typ ist auch zwischen den Bitleitungen BL12, , BL14, , usw. und der Energiequellenleitung angeschlossen. Die Leseverstärker SA1, SA3, usw. werden vom Steuersignal φL und dem Potential Vss getrieben, und die Leseverstärker SA2, SA4, usw. werden vom Steuersignal und dem Potential Vss getrieben.
Wenn die Daten, die in jeder der mit einer vorherbestimmten Wortleitung (beispielsweise WL1) verbundenen Speicherzellen vom ersten Typ (beispielsweise CN11, CN13, usw.) gespeichert sind, ausgelesen werden, wird das Potential jeder ausgewählten Wortleitung WL1 und der Dummy-Wortleitung jeweils auf einen vorherbestimmten Wert erhöht, wie oben erwähnt, und wird die zwischen jedem der vorherbestimmten Paare von Bitleitungen (beispielsweise BL11, ; BL13, ; usw.) erzeugte Potentialdifferenz ausgelesen und in den Leseverstärkern (beispielsweise SA1, SA3, usw.) verstärkt. Andererseits wird, wenn die Daten, die in jeder der mit einer vorherbestimmten Wortleitung (beispielsweise WL1') verbundenen Speicherzellen vom zweiten Typ (beispielsweise CP12', CP14', usw.) gespeichert sind, ausgelesen werden, das Potential sowohl der ausgewählten Wortleitung WL1' als auch der Dummy-Wortleitung DWL jeweils auf einen vorherbestimmten Wert gesenkt, wie oben erwähnt, und wird die Potentialdifferenz, die zwischen jedem der vorherbestimmten Paare von Bitleitungen (beispielsweise BL12, ; BL14, , usw.) erzeugt wird, ausgelesen und in den Leseverstärkern (beispielsweise SA2, SA4, usw.) verstärkt.
So können gemäß der obigen Ausführungsform, wenn das Potential der ausgewählten Wortleitung erhöht wird, die Speicherzellen vom ersten Typ, die am Schnittpunkt zwischen der ausgewählten Wortleitung (beispielsweise WL1) und jeder zweiten (d.h. alternierenden) Bitleitung (beispielsweise BL11, BL13, usw.) angeordnet sind, ausgewählt werden, und folglich können nur alternierende Leseverstärker (beispielsweise SA1, SA3, usw.) zur gleichen Zeit operieren.
Wenn das Potential der ausgewählten Wortleitung gesenkt wird, können auch die Speicherzellen vom zweiten Typ, die am Schnittpunkt zwischen der ausgewählten Wortleitung (beispielsweise WL1') und jeder zweiten Bitleitung (beispielsweise , , usw.) angeordnet sind, ausgewählt werden, und folglich kann nur ein Teil der Leseverstärker (beispielsweise jeder zweite Leseverstärker SA2, SA4, usw.) zur gleichen Zeit operieren. Daher ist es gemäß der obigen Ausführungsform möglich, die zu einem Zeitpunkt verbrauchte Energie zu vermindern.
Fig.10 zeigt eine Konstruktion einer Halbleiterspeicheranordnung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung, welche Anordnung auch eine Vielzahl von Bitleitungspaaren aufweist, die als offener Typ gebildet sind.
Wie in Fig.10 gezeigt, ist jede der Speicherzellen vom ersten Typ (beispielsweise CN11) zwischen den Wortleitungen WL1, WL2, usw. und den Bitleitungen BL11, BL13, usw. sowie zwischen den Wortleitungen WL1', WL2', usw. und den Bitleitungen , , usw. angeschlossen. Jede der Speicherzellen vom zweiten Typ (beispielsweise CP12) ist auch zwischen den Wortleitungen WL1, WL2, usw. und den Bitleitungen BL12, BL14, usw. sowie zwischen den Wortleitungen WL1', WL2', usw. und den Bitleitungen , , usw. angeschlossen. Die Leseverstärker SA1, SA2, SA3, SA4, usw. werden durch die Steuersignale φL und in Übereinstimmung mit einem Zugriff auf die Speicherzellen vom ersten Typ oder einem Zugriff auf die Speicherzellen vom zweiten Typ auf die gleiche Weise wie mit Bezugnahme auf Fig.2 bis Fig.4 beschrieben getrieben.
Wenn die Daten, die in jeder der mit einer vorherbestimmten Wortleitung (beispielsweise WL1) verbundenen Speicherzellen vom ersten Typ (beispielsweise CN11, CN13, usw.) gespeichert sind, ausgelesen werden, wird das Potential sowohl der ausgewählten Wortleitung WL1 und der Dummy-Wortleitung jeweils auf einen vorherbestimmten Wert erhöht, und wird die zwischen jedem der vorherbestimmten Paare von Bitleitungen (beispielsweise BL11, ; BL13, ; usw.) erzeugte Potentialdifferenz ausgelesen und in den Leseverstärkern (beispielsweise SA1, SA3, usw.) verstärkt. Andererseits wird, wenn die Daten, die in jeder der mit einer vorherbestimmten Wortleitung (beispielsweise WL1') verbundenen Speicherzellen vom zweiten Typ (beispielsweise CP11', CP13', usw.) gespeichert sind, ausgelesen werden, das Potential sowohl der ausgewählten Wortleitung WL1' als auch der Dummy-Wortleitung DWL jeweils auf einen vorherbestimmten Wert gesenkt, und wird die Potentialdifferenz, die zwischen jedem der vorherbestimmten Paare von Bitleitungen (beispielsweise BL11, ; BL13, , usw.) erzeugt wird, ausgelesen und in den Leseverstärkern (beispielsweise SA1, SA3, usw.) verstärkt.
So können, wenn das Potential der ausgewählten Wortleitung erhöht wird, die Speicherzellen vom ersten Typ, die am Schnittpunkt zwischen der ausgewählten Wortleitung (beispielsweise WL1) und jeder zweiten Bitleitung (beispielsweise BL11, BL13, usw.) angeordnet sind, ausgewählt werden, und folglich können nur alternierende Leseverstärker (beispielsweise SA1, SA3, usw.) zur gleichen Zeit operieren.
So können, wenn das Potential der ausgewählten Wortleitung gesenkt wird, die Speicherzellen vom zweiten Typ, die am Schnittpunkt zwischen der ausgewählten Wortleitung (beispielsweise WL1') und jeder zweiten Bitleitung (beispielsweise , , usw.) angeordnet sind, ausgewählt werden, und folglich können nur einige der Leseverstärker (beispielsweise jeder zweite Leseverstärker SA1, SA3, usw.) zur gleichen Zeit operieren. Daher ist es gemäß der obigen, in Fig.10 gezeigten Ausführungsform auch möglich, die im gleichen Zeitraum verbrauchte Energie zu vermindern.
Wie oben erwähnt, ist es in Ausführungsformen der vorliegenden Erfindung möglich, den Integrationsgrad der Speicherzellen, die in der Speicheranordnung mit einer Vielzahl von als gefalteter Typ gebildeten Bitleitungen angeordnet sind, zu erhöhen, indem eine der Speicherzellen vom ersten Typ und vom zweiten Typ an jedem Schnittpunkt zwischen den Wortleitungen und den Bitleitungen angeordnet wird. Es ist ebenfalls möglich, den Energieverbrauch in der Speicheranordnung mit einer Vielzahl von als gefalteter Typ oder offener Typ gebildeten Bitleitungen zu vermindern.

Claims

1. Halbleiterspeicheranordnung, mit:

einer Vielzahl von Wortleitungen (WL1, WL2, ...; WL1', WL2', ...) und einer Vielzahl von Bitleitungen (BL11, BL12, ...; , , ...);

einer Vielzahl von Speicherzellen (CN, CP), die zwischen den genannten Wortleitungen und den genannten Bitleitungen angeschlossen sind, wobei einige der genannten Speicherzellen (CN11, CN13, ...) von einem ersten Typ sind und einen Transfergate-Transistor vom n-Kanal-Typ haben, und einige der genannten Speicherzellen (CP12, CP14, ...) von einem zweiten Typ sind und einen Transfergate-Transistor vom p-Kanal-Typ haben, und wobei speicherzellen vom ersten Typ und vom zweiten Typ mit der gleichen Wortleitung verbunden sind;

bei welcher die genannten Bitleitungen Bitleitungen vom offenen Typ sind.

2. Halbleiterspeicheranordnung nach Anspruch 1, bei welcher die Speicherzellen (CN11, CN13, ...; CN11', CN13', ...) vom ersten Typ mit einem oder mehreren Paaren der genannten Bitleitungen (BL11 und , BL13 und , ...) verbunden sind, und die Speicherzellen (CP12, CP14, ...; CP12', CP14', ...) vom zweiten Typ mit den übrigen Paaren der genannten Bitleitungen (BL12 und , BL14 und , ...) verbunden sind.

3. Halbleiterspeicheranordnung nach Anspruch 1, bei welcher die Speicherzellen (CN11, CN13, ...; CN12', CN14', ...) vom ersten Typ mit einer Bitleitung (BL11, , BL13, , ...) jedes Paares verbunden sind, und die Speicherzellen (CP12, CP14, ...; CP11', CP13', ...) vom zweiten Typ mit der anderen Bitleitung ( , BL12, , BL14, ...) jedes Paares verbunden sind.

4. Halbleiterspeicheranordnung, mit:

einer Vielzahl von Wortleitungen (WL1, WL2, ...) und einer Vielzahl von Bitleitungen (BL1, , BL2, , ...);

einer Vielzahl von Speicherzellen (CN11, CP12, CN13, CP14, ...), die zwischen den genannten Wortleitungen und den genannten Bitleitungen angeschlossen sind, wobei einige der genannten Speicherzellen (CN11, CN13, ...) von einem ersten Typ sind und einen Transfergate-Transistor vom n-Kanal-Typ haben, und einige der genannten Speicherzellen (CP12, CP14, ...) von einem zweiten Typ sind und einen Transfergate-Transistor vom p-Kanal-Typ haben, und wobei Speicherzellen vom ersten Typ und vom zweiten Typ mit der gleichen Wortleitung verbinden sind; und

einer Vielzahl von Leseverstärken (SA1, SA2, ...), welche operativ mit den Bitleitungen (BL1 und , BL2 und , ...) uber Schalteinrichtungen (Q41 und Q42, Q43 und Q44, ...) verbunden sind, die eingerichtet sind, nicht-ausgewählte Bitleitungen von den Leseverstärkern während des Betriebs der letzteren zu trennen.

5. Halbleiterspeicheranordnung nach Anspruch 4, ferner mit:

Einrichtungen zum Anlegen eines Auswahlsignals an eine ausgewählte Wortleitung, wobei das Auswahlsignal eine von zwei entgegengesetzten Polaritäten in Übereinstimmung mit einem Zugriff auf einige der genannten Speicherzellen (CN11, CN13, ...) vom ersten Typ oder einem Zugriff auf einige der genannten Speicherzellen (CP12, CP14, ...) vom zweiten Typ aufweist.

Halbleiterspeicheranordnung nach Anspruch 4 oder 5, bei welcher die genannten Bitleitungen eine Vielzahl von Paaren von einem gefalteten Typ (BL1 und , BL2 und , ...) enthalten, wobei jede der Speicherzellen (CN11, CN13, ...) vom ersten Typ und der Speicherzellen (CP12, CP14, ...) vom zweiten Typ mit einer genannten Wortleitung verbunden ist, die mit entspreschenden der genannten Bitleitungen (BL1, , BL2, , ...) verbunden ist.

7. Halbleiterspeicheranordnung nach einem der vorhergehenden Ansprüche, bei welcher jede der Speicherzellen (CN11, CN13, ...) vom ersten Typ und der genannten Speicherzellen (CP12, CP14, ...) vom zweiten Typ einen Kondensator (C11, C12, C13, ...) zum speichern vorherbestimmter Daten aufweist.

8. Halbleiterspeicheranordnung nach einem der vorhergehenden Ansprüche, bei welcher ein Potential, das der genannten ausgewählten Wortleitung zugeführt wird, wenn ein Zugriff auf einige der Speicherzellen (CN11, CN13, ...) vom ersten Typ erfolgt, höher ist als ein Potential, das zugeführt wird, wenn ein Zugriff auf einige der genannten Speicherzellen (CP12, CP14) vom zweiten Typ erfolgt.