DE69717572T2

DE69717572T2 - Halbleiterspeicheranordnung mit erhöhter Bandbreite

Info

Publication number: DE69717572T2
Application number: DE69717572T
Authority: DE
Inventors: Tsuyoshi Higuchi; Makoto Koga; Yoshinori Okajima; Hironobu Tsuboi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1996-09-17
Filing date: 1997-02-21
Publication date: 2003-04-10
Anticipated expiration: 2017-02-22
Also published as: DE69717572D1; TW315470B; EP0829880A2; JP3291206B2; KR100235144B1; EP0829880A3; JPH1092177A; KR19980023953A; US5838604A; EP0829880B1

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf DRAMs (dynamische Speicher mit wahlfreiem Zugriff) und bezieht sich insbesondere auf ein Layout eines Speicherkerns in einem DRAM.

2. Beschreibung der verwandten Technik

Fig. 1 ist eine veranschaulichende Zeichnung zum Erläutern einer Konfiguration eines Speicherkerns und seiner Peripheriegeräte in einem DRAM nach dem Stand der Technik. Der DRAM von Fig. 1 enthält einen Speicherblock 300, einen Reihendecodierer 301, einen Spaltendecodierer 302, Leseverstärker 303, ein Eingabe/Ausgabe-Pufferregister 304, einen Datenbus 305, einen Leseverstärkerbereich 306, einen Lokalworttreiberbereich 307, Zellenblöcke 308, Globaldatenbusse 310, einen Datenbusschalter 311, einen Lokaldatenbus 312, Spaltenauswahlleitungen 313, eine Globalwortleitung 314 und Eingabe/Ausgabeleitungen 320. Der DRAM von Fig. 1 ist in einer vereinfachten Form dargestellt und vorgesehen, um ein Layout von Datensignalleitungen zu erläutern, die zur Datenübertragung in Datenschreib/Datenleseoperationen verwendet werden, sowie ein Layout von Adreßsignalleitungen, die zum Zugreifen auf eine bestimmte Adresse innerhalb des Speicherblocks 300 verwendet werden.
Ein Speicherchip enthält mehrere Speicherblöcke, die dem in Fig. 1 gezeigten Speicherblock 300 identisch sind. Ein Versuch, auf eine bestimmte Adresse in dem Speicherchip zuzugreifen, führt zu einer selektiven Aktivierung eines Speicherblocks unter der Mehrzahl der Speicherblöcke 300, und auf diese bestimmte Adresse im ausgewählten Speicherblock 300 wird zugegriffen. Der Speicherblock 300 enthält eine Mehrzahl der Zellenblöcke (Zellenmatrizen) 308, die in Spalten und Reihen angeordnet sind. Einer der Zellenblöcke 308 enthält mehrere (nicht dargestellte) Speicherzellen, die in einer Matrixform strukturiert sind. Jede Speicherzelle speichert ein Bit Daten. Um auf eine Speicherzelle an einer angegebenen Adresse im Speicherblock 300 zuzugreifen, werden der Reihendecodierer 301 und der Spaltendecodierer 302 genutzt.
Der Reihendecodierer 301 wählt innerhalb des Speicherblocks 300 eine Position in einer vertikalen Richtung in der Zeichnung aus. Zuerst wird eine von mehreren Globalwortleitungen 314 ausgewählt (Fig. 1 zeigt nur die ausgewählte der Globalwortleitungen 314), um eine Zeile der in einer Matrixform angeordneten Zellenblöcke 308 zu wählen. Die ausgewählte Globalwortleitung 314 transportiert ein Wortadreßsignal mit mehreren Bits. Zwischen den Zellenblöcken 308 jedes Paares benachbarter Spalten ist der Lokalworttreiberbereich 307 vorgesehen. Der Lokalworttreiberbereich 307 enthält (nicht dargestellte) Worttreiber, die in einer Spalte angeordnet sind. Das Wortadreßsignal auf der Globalwortleitung 314 wählt einen der in der Spalte angeordneten Worttreiber aus, um eine Wortleitung zu aktivieren, die mit dem ausgewählten Worttreiber verbunden ist. Dies hat eine Auswahl von Speicherzellen bezüglich Reihen zur Folge.
Auf die Auswahl der Speicherzellen bezüglich Reihen hin werden Daten aus den ausgewählten Speicherzellen ausgelesen (oder in diese geschrieben). Im Folgenden wird eine Operation beschrieben, indem eine Leseoperation als ein Beispiel genommen wird. Zuerst werden Daten der ausgewählten Speicherzellen ausgelesen und in einer Zeile von (nicht dargestellten) Leseverstärkern, die in dem Leseverstärkerbereich 306 angeordnet sind, über (nicht dargestellte) Bitleitungen gespeichert. Diese Bitleitungen sind parallel mit den Spaltenauswahlleitungen 313 ausgelegt, und der Leseverstärkerbereich 306 ist zwischen vertikal benachbarten Zellenblöcken 308 bezüglich jeder Spalte der Zellenblöcke 308 vorgesehen, die in einer Matrixform innerhalb des Speicherblocks 300 angeordnet sind.
Der Spaltendecodierer 302 wählt eine Position in einer horizontalen Richtung in der Zeichnung innerhalb des Speicherblocks 300 aus. Der Spaltendecodierer 302 wählt nämlich eine der in einer vertikalen Richtung verlaufenden Spaltenauswahlleitungen 313 aus und aktiviert diese, um Speicherzellen bezüglich Spalten auszuwählen. Im Einzelnen sind die Spaltenauswahlleitungen 313 mit den Leseverstärkern in dem Leseverstärkerbereich 306 verbunden, und ein der aktivierten Spaltenauswahlleitung 313 entsprechender Leseverstärker liefert Daten an den Lokaldatenbus 312.
Die Daten auf dem Lokaldatenbus 312 werden über den Datenbusschalter 311, der zwischen Spalten der Zellenblöcke 308 vorgesehen ist, zum Globaldatenbus 310 übertragen. Die Daten auf dem Globaldatenbus 310 werden dann durch einen der Leseverstärker 303 gelesen. Der Datenbus Schalter 311 wird verwendet, um den Globaldatenbus 310 von der Last nicht ausgewählter Lokaldatenbusse 312 zu befreien. (Der Lokaldatenbus 312 ist für jede Reihe der Zellenblöcke 308 vorgesehen.)
In Fig. 1 transportiert jeder der Globaldatenbusse 310 zum Beispiel zwei Informationsbits. In diesem Fall empfängt jeder der vier Leseverstärker 303 Zwei-Bit-Daten von einer entsprechenden Spalte der Zellenblöcke 308 in einer Datenleseoperation. Vom Speicherblock 300 werden somit insgesamt acht Bits ausgelesen. Diese Acht-Bit-Daten werden an den Datenbus 305 geliefert, der im Speicherchip vorgesehen ist. Der Datenbus 305 ist mit einer Mehrzahl der Speicherblöcke 300 in dem Speicherchip verbunden.
Die an den Datenbus 305 gelieferten Daten werden durch das Eingabe/Ausgabe-Pufferregister 304 zwischengespeichert und über die Eingabe/Ausgabeleitungen 320 vom Chip ausgegeben.
In DRAMs wird oft das Konzept einer Bandbreite als ein Indikator zum Darstellen einer Datenschreib/Datenlesekapazität verwendet. Die Bandbreite ist ein Produkt einer Betriebsfrequenz eines DRAM mit der Zahl von Bits in Daten, die in den Speicherchip geschrieben oder von ihm gelesen werden. Je höher die Betriebsfrequenz und je größer die Zahl von Datenbits sind, desto größer ist die Bandbreite des DRAM.
Unter einer Bedingung einer konstanten Betriebsfrequenz muss die Zahl von Datenbits erhöht werden, um die Bandbreite zu verstärken. Die Zahl von Datenbits kann erhöht werden, indem zum Beispiel mehr als ein Speicherblock innerhalb eines Speicherchips selektiv aktiviert wird. Nimmt man an, dass von einem Speicherblock wie in Fig. 1 gezeigt Acht-Bit-Daten ausgelesen werden, erzielt eine Aktivierung von vier Speicherblöcken beispielsweise eine 32-Bit-Datenleseoperation. Ein Aktivieren mehrerer Speicherblöcke ist jedoch nicht vorzuziehen, weil dies zu einer Erhöhung des Stromverbrauchs führt. Es ist folglich vorzuziehen, von einem einzelnen Speicherblock eine größere Zahl Datenbits zu erhalten.
Um die Zahl von Datenbits bezüglich des Speicherblocks von Fig. 1 zu erhöhen, muss die Zahl der Globaldatenbusse 310 oder die Zahl von Signalleitungen, die je einen Bus bilden, erhöht werden. In dem Layout des in Fig. 1 gezeigten Speicherblocks erstrecken sich jedoch die Globaldatenbusse 310 parallel zu den Spaltenauswahlleitungen 313. Wegen eines derartigen Layouts ist kein Platz für die Globaldatenbusse 310 mit Ausnahme eines Raums in dem Lokalworttreiberbereich 307. Mit anderen Worten, es gibt keine Wahl, außer die Globaldatenbusse 310 in einem Raum auszulegen, der von den Spaltenauswahlleitungen 313 nicht belegt wird. Die Beschränkung des verfügbaren Raums begrenzt die Zahl von Signalleitungen, die ausgelegt werden können. Der Raum kann vergrößert werden, um eine größere Zahl Signalleitungen unterzubringen; aber dies ist nicht vorzuziehen, da dies zu einer Zunahme der Chipgröße führt.
In dem Layout wie in Fig. 1 gezeigt hat daher ein Versuch, die Bandbreite zu erhöhen, eine Zunahme der Chipgröße zur Folge. Anders gesagt ist es schwierig, die Chipgröße zu reduzieren, während eine konstante Bandbreite beibehalten wird.
Wenn der Stromverbrauch in DRAMs berücksichtigt wird, wird vorzugsweise die Zahl von Speicherblöcken in einem Speicherchip erhöht, um die Größe jedes Speicherblocks zu verringern. Ein Verringern der Größe jedes Speicherblocks führt zu einem kleineren Bereich, der ausgewählt und aktiviert wird, wodurch eine Reduzierung im Stromverbrauch erreicht wird. Wie oben diskutiert wurde, ist jedoch ein Verringern der Chipgröße des Speicherblocks, während eine konstante Bandbreite beibehalten wird, schwer zu erreichen. Infolgedessen würde ein Versuch, die Zahl von Speicherblöcken in einem Speicherchip zu erhöhen, während eine konstante Bandbreite beibehalten wird, zu einer unerwünschten Vergrößerung der Gesamtchipgröße führen.
Dementsprechend besteht ein Bedarf an einem DRAM, der eine vergrößerte Bandbreite ohne eine Vergrößerung der Chipgröße aufweist.
US-A-5 535 172 offenbart eine Halbleiterspeichervorrichtung gemäß dem Oberbegriff des beiliegenden Anspruchs 1. In dieser Vorrichtung sind Leseverstärkerreihen über Bitleitungsgatter mit den gleichen Globalbitleitungen verbunden. Um einen durch gleichzeitiges Koppeln von mehr als einem Leseverstärker mit der selben Globalbitleitung erzeugten etwaigen Konkurrenzbetrieb zu vermeiden, werden die Bitleitungsgatter durch ein Array-Block-Decodiersignal φk aktiviert, wo k die Nummer des mit der Leseverstärkerreihe verbundenen Array-Blocks ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Dementsprechend ist eine allgemeine Aufgabe der vorliegenden Erfindung, einen DRAM zu schaffen, der den oben beschriebenen Bedarf erfüllen kann.
Eine weitere und spezifischere Aufgabe der vorliegenden Erfindung ist, einen DRAM zu schaffen, der eine vergrößerte Bandbreite ohne eine Vergrößerung der Chipgröße aufweist.
Um die obigen Aufgaben zu lösen, enthält eine Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung eine Mehrzahl Bitleitungen; erste Leseverstärker, die jeweils mit den entsprechenden Bitleitungen verbunden sind; eine Mehrzahl parallel zu der Mehrzahl Bitleitungen ausgelegter erster Datenbusse, die jeweils mit einigen der Bitleitungen und entsprechenden der ersten Leseverstärker über jeweilige Gatter verbunden sind; und Spaltenauswahlleitungen, die senkrecht zu den Bitleitungen ausgelegt sind, um eines der Gatter zu öffnen, um jeden besagten ersten Datenbus mit einer der Bitleitungen zu verbinden; gekennzeichnet durch Leseverstärkertreiber, um die ersten Leseverstärker anzusteuern, worin die entsprechenden der ersten Leseverstärker, die über die jeweiligen Gatter mit dem selben ersten Datenbus verbunden sind, mindestens einen der dafür vorgesehenen Leseverstärkertreiber aufweisen.
In der oben beschriebenen Halbleiterspeichervorrichtung ist jeder der ersten Datenbusse zur Signalübertragung parallel zu den Bitleitungen ausgelegt, und die Spaltenauswahlleitungen für eine Spaltenadreßauswahl sind senkrecht zu den Bitleitungen angeordnet. Mit einer solchen Konfiguration kann der Raum, der durch die Spaltenauswahlleitungen in DRAMs nach dem Stand der Technik belegt ist, für den ersten Datenbus zur Signalübertragung verwendet werden, wodurch ermöglicht wird, dass eine große Zahl von Leitungen angeordnet wird.
Andere Aufgaben und weitere Merkmale der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung ersichtlich werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen gelesen wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist eine veranschaulichende Zeichnung zum Erläutern einer Konfiguration eines Speicherkerns und seiner Peripheriegeräte in einem DRAM nach dem Stand der Technik;
Fig. 2 ist eine veranschaulichende Zeichnung, die einen Speicherkern und dessen Peripheriegeräte in einem DRAM gemäß einem Prinzip der vorliegenden Erfindung zeigt;
Fig. 3 ist eine veranschaulichende Zeichnung, die eine Gesamtkonfiguration des DRAM von Fig. 2 gemäß der vorliegenden Erfindung zeigt;
Fig. 4 ist eine veranschaulichende Zeichnung, die eine Ausführungsform einer Global Spaltenauswahlleitung, einer Reihenblockauswahleinheit, einer Spaltenauswahlleitung und einer Reihenblockauswahlleitung zeigt, die in Fig. 2 dargestellt sind;
Fig. 5 ist ein Schaltungsdiagramm einer Ausführungsform von Leseverstärkern in einem Leseverstärkerbereich, der Spaltenauswahlleitung und eines ersten Datenbusses von Fig. 4;
Fig. 6 ist ein Schaltungsdiagramm einer Ausführungsform eines Leseverstärkers in dem Leseverstärkerbereich, eines Leseverstärkers eines Datenübertragungspuffers, eines zweiten Datenbusses, eines Eingabe/Ausgabe-Pufferregisters und anderer relevanter Teile;
Fig. 7A bis 7J sind Zeitablaufdiagramme, die eine Datenübertragung von Bitleitungen zum zweiten Datenbus zur Zeit einer Datenleseoperation darstellen;
Fig. 8A bis 8I sind Zeitablaufdiagramme, die eine Datenübertragung vom zweiten Datenbus zu den Bitleitungen zur Zeit einer Datenschreiboperation darstellen;
Fig. 9 ist ein Schaltungsdiagramm einer Schaltung, in der ein Treibertransistor zum Ansteuern der Leseverstärker für jede Einheit einer Spaltenredundanz vorgesehen ist;
Fig. 10 ist ein Schaltungsdiagramm der Leseverstärker in dem Leseverstärkerbereich, der Leseverstärker im Datenübertragungspuffer, des zweiten Datenbusses, des Eingabe/Ausgabe-Pufferregisters und anderer relevanter Schaltungen, wenn die beiden Typen des zweiten Datenbusses vorgesehen sind; und
Fig. 11A bis 11Z und 11a bis 11g sind Zeifcablaufdiagramme, um Hochgeschwindigkeits-Datenleseoperationen auf der Basis einer Bank-Verschachtelungsoperation in dem DRAM von Fig. 2 zu erläutern.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Im Folgenden werden ein Prinzip und Ausführungsformen der vorliegenden Erfindung mit Verweis auf die beiliegenden Zeichnungen beschrieben.
Fig. 2 ist eine veranschaulichende Zeichnung, die ei nen Speicherkern und dessen Peripheriegeräte in einem DRAM gemäß einem Prinzip der vorliegenden Erfindung zeigt. Gemäß dem Prinzip der vorliegenden Erfindung sind Spaltenauswahlleitungen und Datenbusse senkrecht zueinander angeordnet, so dass ein ausreichender Raum zum Auslegen der Datenbusse vorgesehen ist.
Der DRAM von Fig. 2 enthält einen Speicherblock 10, einen Reihendecodierer 11, einen Spaltendecodierer 12, einen Datenübertragungspuffer 13, ein Eingabe/Ausgabepufferregister 14, einen zweiten Datenbus 15, einen Leseverstärkerbereich 16, einen Lokalworttreiberbereich 17, Zellenblöcke 18, eine Globalspaltenauswahlleitung 20, eine Reihenblockauswahleinheit 21, eine Spaltenauswahlleitung 22, eine Reihenblockauswahlleitung 22, einen ersten Datenbus 24, eine Globalwortleitung 25 und Eingabe/Ausgabeleitungen 30.
Ein Speicherchip ist mit mehreren Speicherblöcken versehen, die zu dem in Fig. 2 gezeigten Speicherblock 10 identisch sind. Wenn der Speicherchip eine Angabe einer Adresse empfängt, wird einer der Speicherblöcke 10 selektiv aktiviert, und ein Zugriff auf die angegebene Adresse in dem ausgewählten Speicherblock 10 wird vorgenommen. Der Speicherblock 10 ist mit einer Mehrzahl der Zellenblöcke (Zellenmatrizen) 18 versehen, die in Reihen und Spalten angeordnet sind. Jeder der Zellenblöcke 18 enthält mehrere (nicht dargestellte) Speicherzellen, die in einer Matrixanordnung vorgesehen sind. Jede Speicherzelle hält ein Bit Daten. Um auf eine Speicherzelle bei einer bestimmten Adresse im Speicherblock 10 zuzugreifen, werden der Reihendecodierer 11 und der Spaltendecodierer 12 verwendet.
Der DRAM der vorliegenden Erfindung, der in Fig. 2 gezeigt ist, nimmt eine Reihenauswahl vor, indem eine Globalwortleitung und eine Zeile von Lokalworttreibern, die in dem Lokalworttreiberbereich angeordnet sind, in der gleichen Weise wie in dem DRAM nach dem Stand der Technik von Fig. 1 verwendet werden. Der Reihendecodierer 11 wählt zuerst eine von mehreren Globalwortleitungen 25 aus (nur die ausgewählte Globalwortleitung ist in der Figur dargestellt), um einen der in einer Matrix angeordneten Zellenblöcke 18 zu wählen. Die ausgewählte Globalwortleitung 25 transportiert mehrere Bits, die eine Wortadresse repräsentieren. Zwischen den Zellenblöcken 18 ist der Lokalworttreiberbereich 17 für jede Spalte vorgesehen, und dieser Lokalworttreiberbereich 17 enthält eine Zeile (nicht dargestellter) Lokalworttreiber. Das Wortadreßsignal auf der Globalwortleitung 25 wählt einen der Lokalworttreiber aus und aktiviert eine mit dem ausgewählten Lokalworttreiber verbundene Wortleitung. Auf diese Weise wird eine Auswahl von Speicherzellen bezüglich Spalten vorgenommen.
Mit Zellen der Zellenblöcke 18 verbundene Bitleitungen erstrecken sich parallel zum ersten Datenbus 24 und sind mit einer Zeile von (nicht dargestellten) Lese Verstärkern in dem Leseverstärkerbereich 16 über (nicht dargestellte) Gatter verbunden. Die Globalspaltenauswahlleitung 20, die von dem Spaltendecodierer 12 parallel zum ersten Datenbus 24 verläuft, ist zwischen den Zellenblöcken 18 (auf dem Lokalworttreiberbereich 17) angeordnet. Die Globalspaltenauswahlleitung 20 überträgt ein Spaltenadreßsignal, das mehrere Bits umfasst. Der Reihendecodierer 11 wählt eine der Reihenblockauswahlleitungen 23 entsprechend den Zellenblöcken 18 aus, auf die zugegriffen werden soll (in der Figur ist nur die ausgewählte Reihenblockauswahlleitung 23 dargestellt), und die Globalspaltenauswahlleitung 20 liefert das Spaltenadreßsignal, das mehrere Bits umfasst, über die Reihenblockauswahleinheit 21 an die Spaltenauswahlleitung 22. Die Spaltenauswahlleitung 22 ist senkrecht zu der Globalspaltenauswahlleitung 20 ausgelegt. Das an die Spaltenauswahlleitung 22 gelieferte Spaltenadreßsignal öffnet selektiv Gatter, die mit der Zeile der Leseverstärker verbunden sind, um die ausgewählten Leseverstärker mit dem ersten Datenbus 24 zu koppeln. Die Daten in den ausgewählten Leseverstärkern werden zu dem ersten Datenbus 24 ausgelesen und an den Datenübertragungspuffer 13 geliefert. Zu der Zeit einer Datenschreiboperation werden auf der anderen Seite Daten von dem Datenübertragungspuffer 13 über den ersten Datenbus 24 an die ausgewählten Leseverstärker geliefert.
Im Fall der Datenleseoperation werden die an den Datenübertragungspuffer 13 gelieferten Daten an den zweiten Datenbus 15 ausgegeben. Die Daten auf dem zweiten Datenbus 15 werden durch das Eingabe/Ausgabe-Pufferregister 14 zwischengespeichert und über die Eingabe/Ausgabeleitungen 30 von der Vorrichtung ausgegeben. Im Fall der Datenschreiboperation werden über die Eingabe/Ausgabeleitungen 30 an das Eingabe/Ausgabe-Pufferregister 14 gelieferte Daten über den zweiten Datenbus 15 an den Datenübertragungspuffer 13 geliefert.
Wie oben beschrieben wurde, enthält der DRAM gemäß dem Prinzip der vorliegenden Erfindung einen ersten Datenbus 24 zur Datenübertragung, der parallel zu den Bitleitungen über die Zellenblöcke 18 in dem Speicherblock 10 angeordnet ist, wobei die Spaltenauswahlleitung 22 zur Spaltenauswahl senkrecht zu den Bitleitungen ausgelegt ist. Mit dieser Konfiguration wird nun der Raum, der durch die Spaltenauswahlleitungen 313 in dem DRAM nach dem Stand der Technik von Fig. 1 belegt ist, zum Auslegen des ersten Datenbusses 24 zur Datenübertragung genutzt. Als Folge können für jede Spalte der Zellenblöcke 18 mehrere Datenübertragungsleitungen vorgesehen werden.
In der Konfiguration von Fig. 2 ist eine Globalspaltenauswahlleitung 20 für den ersten Datenbus 24 entsprechend einer Hälfte jeder Spalte der Zellenblöcke 18 verantwortlich, die auf beiden Seiten der Globalspaltenauswahlleitung 20 vorgesehen sind. Diese Konfiguration ist jedoch kein erforderliches Merkmal der vorliegenden Erfindung. Alternativ dazu kann eine Konfiguration derart sein, dass eine Globalspaltenauswahlleitung 20 für den ersten Datenbus 24 entsprechend einer Spalte von Zellenblöcken verantwortlich ist, die auf einer Seite der Globalspaltenauswahlleitung 20 vorgesehen sind, wie in Fig. 1 gezeigt ist. Die Konfiguration von Fig. 2 hat jedoch einen Vorteil insofern, als die von der Reihenblockauswahleinheit 21 ausgehende Spaltenauswahlleitung 22 eine kürzere Länge als diejenige aufweist, die in der Konfiguration von Fig. 1 erforderlich wäre.
Fig. 3 ist eine veranschaulichende Zeichnung, die eine Gesamtkonfiguration des DRAM gemäß der vorliegenden Erfindung zeigt. In dem DRAM von Fig. 3 sind durch Bonddrähte oder dergleichen Befehls/Adreßeingabeknoten 36 und Dateneingabe/ausgabeknoten 37 mit Knoten 34 eines Chips 32 verbunden. Unter den Knoten 34 sind diejenigen, die die Dateneingabe und -ausgabe betreffen, über das Eingabe/Ausgabe-Pufferregister 14 und den zweiten Datenbus 15 mit dem Datenübertragungspuffer 13 verbunden (Fig. 2). Aus Fig. 3 sind der Klarheit der Figur halber das Eingabe/Ausgabepufferregister 14 und der zweite Datenbus 15 weggelassen. Diejenigen, die sich auf die Adreßeingabe beziehen, unter den Knoten 34 sind mit dem Reihendecodierer 11 und dem Spaltendecodierer 12 verbunden. Der Reihendecodierer 11 und der Spaltendecodierer 12 werden wie vorher in Verbindung mit Fig. 2 beschrieben zur Adreßauswahl bezüglich Reihen und Spalten der Zellenblöcke 18 in dem Speicherblock 10 verwendet.
Fig. 4 ist eine veranschaulichende Zeichnung, die eine Ausführungsform der Globalspaltenauswahlleitung 20, der Reihenblockauswahleinheit 21, der Spaltenauswahlleitung 22 und der Reihenblockauswahlleitung 23 zeigt, die in Fig. 2 dargestellt sind. In Fig. 4 wird durch die gleichen Zahlen auf die gleichen Elemente wie diejenigen von Fig. 2 verwiesen, und Zahlen in Klammern werden verwendet, um eine von anderen bezüglich der Elemente mit derselben Referenzzahl zu unterscheiden.
In Fig. 4 sind Reihenblockauswahleinheiten 21(1) bis 21(4) in einer Reihe in vertikaler Richtung angeordnet. Unter diesen führen die Reihenblockauswahleinheiten 21(1) und 21(2) eine Spaltenauswahl für Zellenblöcke 18(1) und 18(2) durch. Auf der anderen Seite werden die Reihenblockauswahleinheiten 21(3) und 21(4) verwendet, um eine Spal tenauswahl für Zellenblöcke 18(3) und 18(4) auszuführen. Wenn die Zellenblöcke 18(1) und 18(2) in derselben Reihe ausgewählt werden sollen, sollten zum Beispiel beide Reihenblockauswahleinheiten 23(1) und 23(2) ausgewählt werden. In Fig. 2 ist nur eine Reihenblockauswahlleitung 23 vorgesehen, um eine Reihe der Zellenblöcke 18 auszuwählen. In der Ausführungsform von Fig. 4 werden jedoch zwei Reihenblockauswahleinheiten 23, eine oben angeordnet und die andere unterhalb einer gegebenen Reihe angeordnet, ausgewählt, um die gegebene Reihe zu wählen.
Der Spaltendecodierer 12 enthält NAND-Schaltungen 45 bis 52. Die NAND-Schaltungen 45 bis 52 empfangen an ihrem einen Eingang Spaltenauswahlsignale Y0Y1Y2 bis /Y0/Y1/Y2, die durch Decodieren von drei Bits der sechs Bits Y0, Y1, Y2, Y3, Y4 und Y5 erhalten werden, die eine gesamte Spaltenadresse repräsentieren. Die NAND-Schaltungen 45 bis 52 empfangen an ihrem anderen Eingang auch ein Zellenblockzeilen-Auswahlsignal. Ist das Zellenblockzeilen-Auswahlsignal HIGH, geben die NAND-Schaltungen 45 bis 52 ein Inverses der Spaltenauswahlsignale Y0Y1Y2 bis /Y0/Y1/Y2 an die Globalspaltenauswahlleitungen 20 (die in Fig. 2 kollektiv als eine Leitung dargestellt sind) ab. Folglich wird nur eine der acht Globalspaltenauswahlleitungen 20 LOW.
Nimmt man die Reihenblockauswahleinheit 21(3) als ein Beispiel, um die Konfiguration der Reihenblockauswahleinheit 21 zu erläutern, enthält die Reihenblockauswahleinheit 21(3) NOR-Schaltungen 41 bis 44. Die NOR-Schaltungen 41 bis 44 empfangen an ihrem einen Eingang die Reihenblockauswahlleitung 23(3) und empfangen an ihrem anderen Eingang die vier Globalspaltenauswahlleitungen 20 entsprechend den Spaltenauswahlsignalen Y0Y1Y2 bis /Y0/Y1/Y2. Jede der Reihenblockauswahleinheiten 21(1), 21(2) und 21(4) besteht in der gleichen Weise ebenfalls aus NOR-Schaltungen.
Im Folgenden wird eine Beschreibung geliefert, indem eine Auswahl der Zellenblöcke 18(3) und 18(4) als Beispiel genommen wird. Wenn die Zellenblöcke 18(3) und 18(4) ausgewählt werden, werden die Reihenblockauswahlleitungen 23(3) und 23(4) auf LOW geschaltet. Andere Reihenblockauswahlleitungen 23 bleiben bei einem HIGH-Pegel. Wenn die Globalspaltenauswahlleitung 20, die dem Spaltenauswahlsignal Y0Y1Y2 entspricht, z. B. LOW ist, empfängt die NOR- Schaltung 41 an beiden Eingängen LOW-Signale. Die NOR- Schaltung 41 hat somit einen HIGH-Ausgang. Ausgänge der anderen NOR-Schaltungen 42 bis 44 sind LOW. Nur eine der vier Spaltenauswahlleitungen 22(3) wird nämlich auf HIGH geschaltet, während alle anderen Spaltenauswahlleitungen 22(1), 22(2) und 22(4) bei einem LOW-Pegel bleiben.
Auf diese Weise wird das Spaltenauswahlsignal vom Spaltendecodierer 12 an die durch die Reihenblockauswahlleitung 23 ausgewählte Spaltenauswahlleitung 22 geliefert. Unter acht Spaltenauswahlleitungen 22, die für eine ausgewählte Reihe der Zellenblöcke 18 vorgesehen sind, wird nämlich nur eine Spaltenauswahlleitung 22 ausgewählt, um HIGH zu werden.
Im Beispiel von Fig. 4 sind die Globalspaltenauswahlleitungen 20 als acht Leitungen zum Übertragen decodierter Spaltenauswahlsignale Y0Y1Y2 bis /Y0/Y1/Y2 dargestellt. Die Globalspaltenauswahlleitungen 20 können jedoch drei Leitungen zum Übertragen von Spaltenadreßsignalen Y0, Y1 und Y2 vor der Decodieroperation aufweisen. In diesem Fall kann die Reihenblockauswahleinheit 21 mit einer Decodierfunktion versehen sein, um die Spaltenadreßsignale Y0, Y1 und Y2 zu decodieren.
Wie vorher in Verbindung mit Fig. 2 beschrieben wurde, öffnet das Spaltenadreßsignal (Spaltenauswahlsignal), das über die Spaltenauswahlleitung 22 übertragen wird, selektiv die Gatter, welche mit den Leseverstärkern in dem Leseverstärkerbereich verbunden sind. Durch die offenen Gatter sind die ausgewählten Leseverstärker mit dem ersten Datenbus 24 verbunden. Während der Datenleseoperation in Fig. 4 werden zum Beispiel die an den ersten Datenbus 24 gelieferten Daten an Leseverstärker 13-1 bis 13-64 des Da tenübertragungspuffers 13 geliefert. In diesem Beispiel überträgt daher der erste Datenbus 24 64 Bits (über 64 Paare Signalleitungen).
Im Folgenden wird eine Schaltung zum Verbinden der ausgewählten Leseverstärker in dem Leseverstärkerbereich mit dem ersten Datenbus 24 beschrieben.
Fig. 5 ist ein Schaltungsdiagramm einer Ausführungsform der Leseverstärker in dem Leseverstärkerbereich, der Spaltenauswahlleitung 22 und des ersten Datenbusses 24. Die Spaltenauswahlleitungen 22 von Fig. 5 entsprechen zum Beispiel den Spaltenauswahlleitungen 22(3) von Fig. 4.
Fig. 5 zeigt nämlich einen Leseverstärkerbereich 16A von Fig. 4, in der die Spaltenauswahlleitungen 22 die Spaltenauswahlsignale Y0Y1Y2 bis /Y0/Y1/Y2 übertragen.
In Fig. 5 sind die Spaltenauswahlsignale durch Symbole Y0Y1Y2*BLK bis /Y0/Y1/Y2*BLK repräsentiert. Dies gibt an, dass diese Spaltenauswahlsignale durch ein Signal BLK auf der Reihenblockauswahlleitung 23 ausgewählt werden.
In Fig. 5 enthalten die Leseverstärker in dem Leseverstärkerbereich NMOS-Transistoren 62-1 bis 62-16 und PMOS- Transistoren 63-1 bis 63-16. Die NMOS-Transistoren 62-1 und 62-2 und die PMOS-Transistoren 63-1 und 63-2 beispielsweise bilden zusammen einen Leseverstärker. Die NMOS-Transistoren 62-3 und 62-4 und die PMOS-Transistoren 63-3 und 63-4 bilden zusammen einen anderen Leseverstärker und so weiter. In Fig. 5 sind insgesamt acht Leseverstärker dargestellt. NMOS-Transistoren 64-1 bis 64-8 sind Transistoren zum Ansteuern der Leseverstärker. Ist das Signal NSA-d HIGH, werden die NMOS-Transistoren 64-1 bis 64- 8 eingeschaltet, um zu ermöglichen, dass ein Strom durch die Leseverstärker fließt. Zur gleichen Zeit wird ein Signal PSA-d HIGH, um den Strom an die Leseverstärker zu liefern. Der durch die Leseverstärker fließende Strom wird auf eine niedrige Spannung Vss geführt.
Jeder der Leseverstärker ist mit einem Paar Bitleitungen verbunden. Ein Paar Bitleitungen BL0 und /BL0 zum Beispiel ist mit dem Leseverstärker verbunden, der die NMOS- Transistoren 62-1, 62-2 und die PMOS-Transistoren 63-1 und 63-2 umfasst. In Fig. 5 sind acht Paare Bitleitungen BL0 und /BL0 bis BL7 und /BL7 dargestellt. Diese acht Paare Bitleitungen sind mit den oben erwähnten acht Leseverstärkern verbunden.
NMOS-Transistoren 61-1 bis 61-24 sind zum Kurzschließen und Vorladen der Bitleitungen vorgesehen. Wenn ein Vorladesignal PC1 HIGH ist, werden die NMOS-Transistoren 61-1 bis 61-24 alle eingeschaltet. Folglich werden alle Paare Bitleitungen bei einem Spannungspegel Vpr geladen, und Bitleitungen jedes Paares werden miteinander kurzgeschlossen, um einen gleichen Spannungspegel sicherzustellen. Ist das Vorladesignal PC1 zum Beispiel HIGH, werden die NMOS-Transistoren 61-1 und 61-3 eingeschaltet, um die Bitleitungen BL0 und /BL0 auf den Spannungspegel Vpr zu laden, und der NMOS-Transistor 61-2 wird eingeschaltet, um die Bitleitungen BL0 und /BL0 miteinander kurzzuschließen, was den gleichen Spannungspegel sicherstellt.
NMOS-Transistoren 65-1 bis 65-16 sind vorgesehen, um den ersten Datenbus 24 durch die Spaltenauswahlleitung 22 ausgewählten mit den Leseverstärkern zu verbinden. In Fig. 5 sind zwei Paare des ersten Datenbusses DB0 und /DB0 und DB1 und /DB1 dargestellt. Wenn zum Beispiel das Spaltenauswahlsignal Y0Y1Y2*BLK HIGH ist, werden die NMOS- Transistoren 65-1 und 65-2 eingeschaltet. Als Folge wird die Bitleitung BL0 mit dem ersten Datenbus DB0 gekoppelt, und die Bitleitung /BL0 wird mit dem ersten Datenbus /DB0 gekoppelt. Auf diese Weise werden Daten, die durch den Leseverstärker auf den Bitleitungen BL0 und /BL0 verstärkt werden, an den ersten Datenbus DB0 und /DB0 geliefert.
Der erste Datenbus DB0 und /DB0 ist mit einem Paar gekoppelt, das aus den vier Paaren Bitleitungen BL0 und /BL0 bis BL3 und /BL3 ausgewählt wurde. Der erste Datenbus DB1 und /DB1 ist mit einem Paar gekoppelt, das aus den vier Bitleitungen BL4 und /BL4 bis BL7 und /BL7 ausgewählt wurde. Die Auswahl der Bitleitungspaare wird durch die Spaltenauswahlsignale Y0Y1Y2*BLK bis /Y0/Y1/Y2*BLK auf den Spaltenauswahlleitungen 22 vorgenommen, wie vorher beschrieben wurde. In dem Beispiel von Fig. 5 wird aus vier Paaren Bitleitungen ein Paar ausgewählt, um mit dem ersten Datenbus 24 verbunden zu werden.
Der Leseverstärkerbereich von Fig. 5 entspricht dem Leseverstärkerbereich 16A von Fig. 4. Die an den Leseverstärkerbereich 16A gelieferten Spaltenauswahlsignale repräsentieren nur vier Bits der insgesamt acht Bits. Die verbleibenden vier Bits werden an einen in Fig. 4 gezeigten Leseverstärkerbereich 16B geliefert. In der gleichen Weise wie in dem Leseverstärkerbereich 16A wird, wenn ein Bit der vier Bits der Spaltenauswahlsignale in dem Leseverstärkerbereich 16B in HIGH umgesetzt werden, aus vier Paaren Bitleitungen ein Paar ausgewählt und mit dem ersten Datenbus 24 verbunden. Die vier Paare Bitleitungen, die einer Auswahl eines Paares unterworfen werden, sind zwischen dem Leseverstärkerbereich 16A und dem Leseverstärkerbereich 16B verschieden. In diesem Beispiel wird keines der vier Bits der Spaltenauswahlleitungen 22(4) ausgewählt, wenn ein Bit aus den vier Bits der Spaltenauswahlleitungen 22(3) ausgewählt wird. In der Konfiguration von Fig. 4 und Fig. 5 wird daher aus den acht Paaren Bitleitungen nur ein Paar ausgewählt, um mit dem ersten Datenbus 24 verbunden zu werden.
In Fig. 5 sind parallel zu dem ersten Datenbus 24 (DB0 und /DB0 und DB1 und /DB1) Abschirmleitungen SH1 bis SH3 vorgesehen. Diese Abschirmleitungen SH1 bis SH3 sind mit dem Netzspannungspegel Vss verbunden, so dass Nebensprechen und dergleichen zwischen Paaren des ersten Datenbusses 24 unterdrückt wird.
In Fig. 5 sind Treibertransistoren (NMOS-Transistoren 64-1 bis 64-8) zum Ansteuern der Leseverstärker, je einer für einen jeweiligen Leseverstärker, vorgesehen. Alternativ dazu können diese Treibertransistoren so vorgesehen sein, dass ein gemeinsamer Treibertransistor mehrere Leseverstärker ansteuert. Es ist jedoch nicht vorzuziehen, nur einen Treiberverstärker für alle Leseverstärker von Fig. 5 vorzusehen und anstelle der Netzleitung mit der Spannung Vss von Fig. 5 eine Leitung zum Verbinden dieses Treibertransistors mit jedem der Leseverstärker auszulegen. Dies verhält sich so, weil eine solche Konfiguration eine lange Leitung zum Verbinden des Treibertransistors mit den Leseverstärkern erzeugt und einen großen Widerstand über diese Leitungen zur Folge hat. Da diese Leitung eine große Strommenge trägt, wird die Kombination des großen Widerstandes und des großen Stroms eine höhere Spannung an den Stellen der Leseverstärker zur Folge haben. Um dies zu vermeiden, sollte die Zahl von mit einem Treibertransistor verbundenen Leseverstärkern möglichst klein sein.
Fig. 6 ist ein Schaltungsdiagramm einer Ausführungsform eines Leseverstärkers in dem Leseverstärkerbereich, eines Leseverstärkers des Datenübertragungspuffers 13, des zweiten Datenbusses 15, des Eingabe/Ausgabe-Pufferregisters 14 und anderer relevanter Teile. In Fig. 6 wird auf dieselben Elemente wie diejenigen von Fig. 2. Fig. 4 und Fig. 5 durch die gleichen Zahlen verwiesen, und deren Beschreibung wird weggelassen.
Am oberen Ende von Fig. 6 ist ein Teil des Leseverstärkerbereichs 16A in Fig. 4 dargestellt, das heißt das Paar DB0 und /DB0 des ersten Datenbusses 24, die Bitleitungen BL0 und /BL0, die mit dem ersten Datenbus 24 verbunden sind, und andere relevante Schaltungen. In Fig. 6 ist der Leseverstärker, der aus den NMOS-Transistoren 62-1 und 62-2 und den PMOS-Transistoren 63-1 und 63-2 in Fig. 5 besteht, durch die Bezugszahl 60 bezeichnet.
Eine Schaltung, die aus einem PMOS-Transistor 66, einem NMOS-Transistor 67 und Invertern 68 und 69 besteht, erzeugt die Ansteuersignale PSA-d und NSA-d zum Ansteuern der Leseverstärker, wie in Verbindung mit Fig. 5 beschrieben wurde. Ein Signal Sense Enable wird auf HIGH geschaltet, um die Ansteuersignale PSA-d und NSA-d zu aktivieren.
Das Paar DB0 und /DB0 des ersten Datenbusses 24 erstreckt sich von dem Leseverstärkerbereich 16A zum Leseverstärker 13-1 des Datenübertragungspuffers 13 (siehe Fig. 4). Wie in Fig. 6 dargestellt ist, enthält der Leseverstärker 13-1 NMOS-Transistoren 91 bis 93, einen Leseverstärker 94 und einen Schreibverstärker 95. Die NMOS- Transistoren 91 bis 93 werden zum Vorladen und Kurzschließen des Paares DB0 und /DB0 des ersten Datenbusses 24 verwendet. Wenn das Vorladesignal PC2 HIGH ist, werden die NMOS-Transistoren 91 bis 93 eingeschaltet, so dass die Datenbusleitungen DB0 und /DB0 auf die Spannung Vpr geladen und miteinander kurzgeschlossen werden.
Der Leseverstärker 94 empfängt Verstärkeransteuersignale S1 und S2, und der Schreibverstärker 95 empfängt Verstärkeransteuersignale 53 und 54. Diese Verstärkeransteuersignale S1 bis 54 sowie das Vorladesignal PC2 werden durch eine Signal er Zeugungsschaltung 70 erzeugt.
Die Signal er Zeugungsschaltung 70 arbeitet nur, wenn aus den Leseverstärkern 13-1 bis 13-64 des Datenübertragungspuffers 13 der Leseverstärker 13-1 ausgewählt wird (siehe Fig. 4).
Die Auswahl des Leseverstärkers wird von einem Decodierer 130 vorgenommen. Der Decodierer 130 enthält eine NAND-Schaltung 131 und einen Inverter 132 und decodiert die drei Bits Y3, Y4 und Y5 der sechs Bits Y0, Y1, Y2, Y3, Y4 und Y5, die die Spaltenadresse repräsentieren. In dem Beispiel von Fig. 6 erzeugt der Decodierer 130 eine HIGH- Ausgabe, wenn die drei Bits Y3, Y4 und Y5 alle HIGH sind. (Alternativ dazu kann eine Negativlogik verwendet werden.)
Zu der Zeit der Datenleseoperation sind die Ausgabe des Decodierers 130 und ein Lesesignal Read-2 HIGH, so dass eine NAND-Schaltung 134 ein LOW-Signal abgibt, um einen Ausgang eines Inverters 136 auf HIGH zu schalten. Ein Schreibsignal Write-2 ist in diesem Fall LOW, so dass ein Inverter 135 ein LOW-Signal abgibt.
Zu der Zeit der Datenschreiboperation sind die Ausgabe des Decodierers 130 und das Schreibsignal Write-2 HIGH, so dass eine NAND-Schaltung 133 ein LOW-Signal abgibt, um die Ausgabe des Inverters 135 auf HIGH zu schalten. Das Lesesignal Read-2 ist in diesem Fall LOW, so dass der Inverter 136 ein LOW-Signal abgibt.
Während der Vorladeoperation sind sowohl das Schreibsignal Write-2 als auch das Lesesignal Read-2 LOW. Die Inverter 135 und 136 erzeugen in diesem Fall LOW-Ausgaben.
Die Ausgaben der Inverter 135 und 136 werden an die Signalerzeugungsschaltung 70 geliefert. Die Signalerzeugungsschaltung 70 enthält NMOS-Transistoren 71 bis 77 und PMOS-Transistoren 78 bis 84.
Eine Schaltung, die aus den NMOS-Transistoren 76 und 77 und den PMOS-Transistoren 83 und 84 besteht, bildet zwei Stufeninverter und schaltet die Verstärkeransteuersignale 53 und 54 auf HIGH, wenn die Ausgabe des Inverters 135 HIGH ist. Wenn auf der anderen Seite die Ausgabe des Inverters 135 LOW ist, werden die Verstärkeransteuersignale 53 und 54 LOW. Wie vorher beschrieben wurde, wird die Ausgabe des Inverters 135 HIGH, nur wenn die Operation eine Schreiboperation ist. Die Verstärkeransteuersignale 53 und 54 werden nämlich nur während einer Schreiboperation auf HIGH geschaltet.
Eine aus den NMOS-Transistoren 74 und 75 und den PMOS- Transistoren 81 und 82 bestehende Schaltung bildet zwei Stufeninverter und schaltet die Verstärkeransteuersignale S1 und S2 auf HIGH, wenn die Ausgabe des Inverters 136 HIGH ist. Wenn auf der anderen Seite die Ausgabe des Inverters 136 LOW ist, werden die Verstärkeransteuersignale S1 und S2 LOW. Wie vorher beschrieben wurde, wird die Ausgabe des Inverters 136 nur HIGH, wenn die Operation eine Leseoperation ist. Die Verstärkeransteuersignale S1 und S2 werden nämlich nur während einer Leseoperation auf HIGH geschaltet.
Eine Schaltung, die aus den NMOS-Transistoren 71 bis 73 und den PMOS-Transistoren 78 bis 80 besteht, bildet eine AND-Schaltung (eine NAND-Schaltung und einen Inverter in Reihenschaltung) und schaltet das Vorladesignal PC2 auf HIGH, nur wenn zwei Eingaben darin HIGH sind. Da diese beiden Eingaben Inverse des Schreibsignals Write-2 und des Lesesignals Read-2 sind, wird das Vorladesignal PC2 HIGH, wenn die Operation weder eine Schreiboperation noch eine Leseoperation ist.
Der Leseverstärker 94 arbeitet, wenn die beiden Verstärkeransteuersignale S1 und S2 HIGH sind, und verstärkt die Daten auf dem Datenbus DB0 und /DB0, um sie an den zweiten Datenbus 15 zu liefern. Der Leseverstärker 94 enthält NMOS-Transistoren 101 bis 105 und PMOS-Transistoren 106 und 111. Der NMOS-Transistor 101 ist ein Transistor, um den Leseverstärker 94 anzusteuern, und wird eingeschaltet, um den Verstärker anzusteuern, wenn das Verstärkeransteuersignal S1 HIGH ist. Die PMOS-Transistoren 108 und 109 sind vorgesehen, um die PMOS-Transistoren 110 und 111 auszuschalten, wenn das Verstärkeransteuersignal S2 LOW ist, d. h. während einer von einer Leseoperation verschiedenen Periode. Diese PMOS-Transistoren 110 und 111 werden verwendet, um die Verstärkerausgabe an den zweiten Datenbus 15 zu liefern. Andere Konfigurationen sind dieselben wie ein herkömmlicher Verstärker, und deren Beschreibung wird weggelassen.
Der Schreibverstärker 95 arbeitet, wenn die Verstärkeransteuersignale 53 und 54 HIGH sind und verstärkt Daten auf dem zweiten Datenbus 15, um sie an den Datenbus DB0 und /DB0 zu liefern. Der Schreibverstärker 95 hat eine zu derjenigen des Leseverstärkers 94 identische Konfiguration mit der Ausnahme, dass die PMOS-Transistoren 110 und 111 im Leseverstärker 94 zum Ausgeben von Daten durch PMOS- Transistoren 112 und 113 und NMOS-Transistoren 114 bis 117 ersetzt sind. Wegen einer derartigen identischen Konfiguration wird eine weitere Beschreibung des Schreibverstärkers 95 weggelassen.
In Fig. 6 enthält das Eingabe/Ausgabe-Pufferregister 14 einen Eingangsverstärker 141, einen Ausgangsverstärker 142, eine Ausgabedaten-Pufferregisterschaltung 143, eine NOR-Schaltung 146 und einen Inverter 147.
Der Eingangsverstärker 141 empfängt Daten vom Dateneingabeknoten Din und /Din und liefert die Daten nach einer Verstärkung an den zweiten Datenbus 15. Eine Konfigu ration des Eingangsverstärkers 141 ist dieselbe wie die des Leseverstärkers 94, und dessen Beschreibung wird weggelassen.
Der Ausgangsverstärker 142 empfängt Daten von dem zweiten Datenbus 15 und liefert die Daten nach einer Verstärkung an die Ausgabedaten-Pufferregisterschaltung 143. Der Ausgangsverstärker 142 hat eine herkömmliche Konfiguration, und seine Beschreibung wird weggelassen.
Die Ausgabedaten-Pufferregisterschaltung 143 enthält NAND-Schaltungen 144 und 145, die ein Flipflop bilden. Die Ausgabedaten-Pufferregisterschaltung 143 hält vom Ausgangsverstärker 142 gelieferte Daten und gibt die Daten von Datenausgabeknoten Dout und /Dout aus.
Der Eingangsverstärker 141 arbeitet, wenn das Schreibsignal Write-1 HIGH, wohingegen der Ausgangsverstärker 142 arbeitet, wenn das Lesesignal Read-1 HIGH ist. Die NOR- Schaltung 146 und der Inverter 147 erhalten eine logische Summe des Schreibsignals Write-1 und des Lesesignals Read- 1 und liefern diese logische Summe an eine Vorladeschaltung 120.
Die Vorladeschaltung 120 ist für den Zweck eines Vorladens und Kurzschließens des zweiten Datenbusses 15 vorgesehen. Die Vorladeschaltung 120 enthält PMOS-Transistoren 121 bis 123 und lädt den zweiten Datenbus 15 vor und schließt ihn kurz, wenn die logische Summe zwischen dem Schreibsignal Write-1 und dem Lesesignal Read-1 LOW ist. Das heißt, die Vorladeschaltung 120 führt die Vorladeoperation während einer Periode aus, die weder eine Schreiboperationsperiode noch eine Leseoperationsperiode ist.
Wie oben beschrieben wurde, wählt die Konfiguration von Fig. 4 die Spaltenauswahlleitung 22 aus, und die Konfiguration von Fig. 5 verbindet Bitleitungen der ausgewählten Spalte mit dem ersten Datenbus 24, bevor die Konfiguration von Fig. 6 schließlich einen Leseverstärker des Datenübertragungspuffers 13 auswählt, um den ausgewählten ersten Datenbus 24 mit dem zweiten Datenbus 15 zu verbin den. Diese Operationen ermöglichen, dass Daten auf den Bitleitungen zum zweiten Datenbus 15 übertragen werden, oder ermöglichen, dass Daten auf dem zweiten Datenbus 15 zu den Bitleitungen übertragen werden. Die Konfigurationen von Fig. 4 bis Fig. 6 können nämlich den DRAM gemäß dem Prinzip der vorliegenden Erfindung implementieren, die in Fig. 2 dargestellt ist.
Wie man aus der vorhergehenden Beschreibung verstehen kann, wählen die drei Bits Y0, Y1 und Y2 der Spaltenadresse aus den acht Paaren Bitleitungen ein Paar aus, und das ausgewählte Paar wird mit dem ersten Datenbus 24 gekoppelt, während die verbleibenden drei Bits Y3, Y4 und Y5 der Spaltenadresse aus den acht Paaren des ersten Datenbusses 24 ein Paar auswählen, um das ausgewählte Paar mit dem zweiten Datenbus 15 zu verbinden. Falls durch die Bitleitungen 2048 Bits repräsentiert werden, sollte die Ausgabe das Datenübertragungspuffers 13 32 Bits (2048/64) repräsentieren. Da eine ausreichende Zahl des Datenbusses 24 vorbereitet ist, um 256 Bits (2048/8) zu repräsentieren, können Daten bis zu 256 Bits mit einer Einstellung des Verhältnisses der Leseverstärkerauswahl im Datenübertragungspuffer 13 an den zweiten Datenbus 15 geliefert werden.
Fig. 7A bis 7J sind Zeitablaufdiagramme, die die Datenübertragung von den Bitleitungen zum zweiten Datenbus 15 zu der Zeit einer Datenleseoperation darstellen. In Verbindung mit Fig. 4 und Fig. 6 zeigen Fig. 7A bis 7J das Leseverstärker-Ansteuersignal Sense Enable, das Bitleitungssignal, das Signal auf der Reihenblockauswahlleitung 23, das Signal auf der Global Spaltenauswahlleitung 20, das Signal auf dem ersten Datenbus 24, das Lesesignal Read-2, das Ausgangssignal des Leseverstärkers 94, das Signal auf dem zweiten Datenbus 15, das Lesesignal Read-1 bzw. das Ausgangs Signal des Ausgangsverstärkers 142.
Das Signal auf der Reihenblockauswahlleitung 23, das Signal auf der Globalspaltenauswahlleitung 20, das Signal auf dem ersten Datenbus 24 und das Signal auf dem zweiten Datenbus 15 können eine Variation in der Signalzeitsteuerung in Abhängigkeit davon aufweisen, welche Spalte ausgewählt wird. In Fig. 7A bis 7J repräsentieren mehrere Linien an ansteigenden Flanken und abfallenden Flanken der Signale diese Variation in der Signalzeitsteuerung.
Wie in Fig. 7A und 7B gezeigt ist, erscheint ein Signal auf einer Bitleitung zur gleichen Zeit wie das Signal Sense Enable, da das Signal Sense Enable den Leseverstärker 60 ansteuert. Danach werden die Reihenblockauswahlleitung 23 und die Globalspaltenauswahlleitung 20 gleichzeitig aktiviert, wie in Fig. 7C und 7D dargestellt, was zur Folge hat, dass ein Signal der ausgewählten Bitleitung auf dem ersten Datenbus 24 wie in Fig. 7E gezeigt erscheint. Das Signal auf dem ersten Datenbus 24 wird an den Leseverstärker 94 zu einer durch das Lesesignal Read-2 angegebenen Zeitsteuerung geliefert (Fig. 7F). Als Antwort wird vom Leseverstärker 94 wie in Fig. 7G gezeigt ein Signal abgegeben und zum zweiten Datenbus 15 wie in Fig. 7H fortgepflanzt. Das Signal auf dem zweiten Datenbus 15 wird an den Ausgangsverstärker 142 zu der durch das Lesesignal Read-1 angegebenen Zeitsteuerung geliefert (Fig. 7I). Als Antwort darauf gibt der Ausgangsverstärker 142, wie in Fig. 7J gezeigt ist, ein Signal ab.
Fig. 8A bis 8I sind Zeitablaufdiagramme, die die Datenübertragung vom zweiten Datenbus 15 zu den Bitleitungen zur Zeit einer Datenschreiboperation zeigen. In Verbindung mit Fig. 4 und Fig. 6 zeigen Fig. 8A bis 8I das Schreibsignal Write-1, das Signal auf dem zweiten Datenbus 15, das Eingangssignal in den Schreibverstärker 95, das Schreibsignal Write-2, das Signal auf dem ersten Datenbus 24, das Signal auf der Globalspaltenauswahlleitung 20, das Signal auf der Reihenblockauswahlleitung 23, das Bitleitungssignal bzw. das Leseverstärker-Ansteuersignal Sense Enable.
In der gleichen Weise wie in Fig. 7A bis 7J repräsentieren mehrere Linien an ansteigenden Flanken und abfallenden Flanken der Signale in Fig. 8A bis 8I eine Variati on in der Signalzeitsteuerung.
Wie in Fig. 8A und 8B gezeigt ist, wird ein Signal zum zweiten Datenbus 15 bei der Zeitsteuerung des Schreibsignals Write-1 übertragen. Das Signal auf dem zweiten Datenbus 15 wird in den Schreibverstärker 95 eingegeben, der bei der Zeitsteuerung des Schreibsignals Write-2 arbeitet, um ein Signal auf dem ersten Datenbus 24 abgegeben (Fig. 8C bis 8E). Die Globalspaltenauswahlleitung 20 und Reihenblockauswahlleitung 23 werden wie in Fig. 8F und 8G gezeigt bei der gleichen Zeitsteuerung aktiviert, was zur Folge hat, dass das Signal auf dem ersten Datenbus 24 zu der ausgewählten Bitleitung übertragen wird (Fig. 8H). Danach wird das Signal Sense Enable wie in Fig. 8I gezeigt aktiviert, um den Leseverstärker anzusteuern, um die Bitleitung zu verstärken.
An der oben beschriebenen Ausführungsform können Variationen vorgenommen werden.
Die Konfiguration von Fig. 6 leidet an einem großen Stromverbrauch, um eine große Zahl von Datenbits zu übertragen. Um dieses Problem anzugehen, kann an der Amplitude der Datensignale auf dem ersten Datenbus 24 und/oder dem zweiten Datenbus 15 eine Reduzierung vorgenommen werden, um den Stromverbrauch zu unterdrücken. Zu diesem Zweck können Transistoren mit einer schmäleren Gate-Breite verwendet werden, um Signale an den Datenbus von den Leseverstärkern oder dergleichen abzugeben. In Fig. 6 ist speziell eine Gate-Breite bezüglich der NMOS-Transistoren 65-1 und 65-2 verengt, um ein Signal an den ersten Datenbus 24 zur Zeit einer Datenleseoperation abzugeben. Eine Gate- Breite der PMOS-Transistoren 110 und 111 ist ebenfalls verengt, um während einer Datenleseoperation ein Signal an den zweiten Datenbus 15 abzugeben. Unter den PMOS-Transistoren 112 und 113 und den NMOS-Transistoren 114 bis 117 zum Abgeben eines Signals an den ersten Datenbus 24 während einer Datenschreiboperation ist ferner mindestens einer der drei Transistoren in einer Reihenschaltung mit einer verengten Gate-Breite versehen. Schließlich ist der PMOS-Transistor in dem Eingangsverstärker 141 zum Abgeben eines Signals an den zweiten Datenbus 15 zur Zeit einer Datenschreiboperation mit einer verengten Gate-Breite versehen.
Mit dieser verengten Gate-Breite zeigen die Transistoren keine schnellen Änderungen in ihrem Ausgangsstrom und ihrer Ausgangs Spannung. Falls mit dem Taktsignal synchronisierte Signalwechsel verhältnismäßig schnell im Vergleich zu den Wechseln in dem Ausgangsstrom und der Ausgangsspannung dieser Transistoren sind, wird die Vorladeoperation und die Kurzschlussoperation durchgeführt, bevor die Signale ihre maximale Amplitude erreichen. Als Folge nimmt eine Signalamplitude mit einer Abnahme in der Gate-Breite ab.
Während der Datenleseoperation beträgt eine Spannungsdifferenz zwischen Bitleitungen, die ein Paar bilden, etwa 200 mV. Normalerweise wird diese Spannung verstärkt, um an den Datenbus geliefert zu werden. In dieser Variation mit einer verengten Gate-Breite kann jedoch eine Spannungsdifferenz zwischen einem Paar Signalleitungen des ersten Datenbusses 24 etwa 200 mV betragen, und eine Spannungsdifferenz zwischen einem Paar Signalleitungen des zweiten Datenbusses 15 kann etwa 400 mV betragen.
Während der Datenschreiboperation hat eine Eingabe in den Eingangsverstärker 141 zum Beispiel eine Spannungsdifferenz von etwa 3,3 V zwischen einem Paar Signalleitungen. In diesem Fall kann die Spannungsdifferenz zwischen einem Paar Signalleitungen bezüglich des zweiten Datenbusses 15 etwa 400 mV betragen und ist bezüglich des ersten Datenbusses 24 zurück auf 3,3 V. Alternativ dazu kann das Signal auf dem ersten Datenbus 24 während der Datenschreiboperation auch eine reduzierte Signalamplitude haben.
Die Verwendung, von Signalen mit reduzierten Amplituden auf den internen Datenbussen in DRAMs ist vorzuziehen, weil sie einen übermäßigen Stromverbrauch vermeiden kann, selbst wenn eine große Zahl Datenbits durch Aktivieren einer großen Zahl von Datenbusleitungen übertragen wird.
Eine andere Variation betrifft die Schaltung des Leseverstärkerbereichs (Fig. 5). In dieser Variation sind Treibertransistoren zum Ansteuern der Leseverstärker, je einer für eine Einheit einer Spaltenredundanz, vorgesehen. Die Spaltenredundanz bedeutet, dass, wenn ein Paar Datenbusleitungen (der erste Datenbus 24) wegen einer schlechten Fertigung an einem Defekt leidet und zu normalen Operationen nicht im Stande ist, eine dem defekten Paar entsprechende Adresse einem anderen Paar des Datenbusses neu zugeordnet wird, indem Schmelzverbindungen oder dergleichen vor einem Versand des Produktes geändert werden. Indem diese Spaltenredundanz durchgeführt wird, kann der Hersteller einen fehlerfreien Zugriff auf alle Adressen des Speichers sicherstellen.
Fig. 9 ist ein Schaltungsdiagramm einer Schaltung, in der für jede Einheit einer Spaltenredundanz ein Treibertransistor zum Ansteuern der Leseverstärker vorgesehen ist. In Fig. 9 wird auf dieselben Elemente wie diejenigen von Fig. 5 durch die gleichen Zahlen verwiesen, und deren Beschreibung wird weggelassen. In Fig. 9 ist ein Treibertransistor 64-A für die Leseverstärker vorgesehen, die mit dem Datenbuspaar DB0 und /DB0 verbunden sind, und ein Treibertransistor 64-B ist für die Leseverstärker vorgesehen, die mit dem Datenbuspaar DB1 und /DB1 verbunden sind. In diesem Beispiel wird die Spaltenredundanz Datenbuspaar um Datenbuspaar durchgeführt.
Im Hinblick auf Spaltenredundanz in DRAMs ist vorzugsweise für jede Einheit der Spaltenredundanz ein Treibertransistor vorgesehen. Eine solche Konfiguration ist vorteilhaft, wenn ein Bedarf daran besteht, einen defekten Teil durch einen anderen Teil zu ersetzen, weil die Ersetzung einfach vorgenommen wird, indem ein Treibertransistor des defekten Teils abgetrennt und ein Treibertransistor des Ersatzteils verbunden wird. Die Spaltenredundanz muss nicht Datenbuspaar um Datenbuspaar durchgeführt werden, sondern kann gemäß einer größeren Einheit durchgeführt werden. Selbst in solch einem Fall ist es vorzuziehen, für jede Einheit der Spaltenredundanz als vielmehr jedes Datenbuspaar einen Treibertransistor vorzusehen.
Eine andere Variation betrifft das Vorsehen von zwei Arten von Datenbussen, die als der zweite Datenbus 15 verwendet werden, einer für eine Datenleseoperation und der andere für eine Datenschreiboperation.
Fig. 10 ist ein Schaltungsdiagramm der Leseverstärker in dem Leseverstärkerbereich, der Leseverstärker in dem Datenübertragungspuffer 13, des zweiten Datenbusses 15, des Eingabe/Ausgabe-Pufferregisters 14 und anderer relevanter Schaltungen, wenn die beiden Arten des Datenbusses 15 vorgesehen sind. In Fig. 10 wird auf dieselben Elemente wie diejenigen von Fig. 6 durch dieselben Zahlen verwiesen, und deren Beschreibung wird weggelassen.
Der zweite Datenbus 15A von Fig. 10 enthält einen Bus 15A-1 zu Lesezwecken und einen Bus 15-A2 zu Schreibzwecken. Der Bus 15A-1 zu Lesezwecken ist mit dem Leseverstärker 94 und dem Ausgangsverstärker 142 verbunden, und der Bus 15-A2 zu Schreibzwecken ist mit dem Schreibverstärker 95 und dem Eingangsverstärker 141 verbunden. Der Leseverstärker 94, der Schreibverstärker 95, der Eingangsverstärker 141 und der Ausgangsverstärker 142 sind dieselben wie diejenigen von Fig. 6 mit der Ausnahme, dass sie mit entweder dem Bus 15A-1 zu Lesezwecken oder dem Bus 15A-2 zu Schreibzwecken verbunden sind.
Das Vorsehen der beiden Arten des zweiten Datenbusses 15A, einer für den Lesezweck und der andere für den Schreibzweck, erzielt den folgenden Vorteil. Wenn eine Operation beispielsweise von einer Leseoperation zu einer Schreiboperation umgeschaltet wird, kann der Bus 15A-2 zu Schreibzwecken vorher während der Leseoperation vorgeladen werden, um so auf eine Schreibdatenübertragung vorbereitet zu sein, wodurch die für die Vorladeoperation erforderliche Zeit gespart wird. Auf diese Weise können die beiden Arten von Bussen eine Hochgeschwindigkeitsdatenübertragung erreichen. Es ist ebenfalls offensichtlich, dass das gleiche gilt, wenn die beiden Arten von Bussen für den ersten Datenbus 24 vorgesehen sind.
In den oben beschriebenen Ausführungsformen wurden Operationen des Reihendecodierers 11 und eine Zeitsteuerung des Reihenblockauswahlsignals auf der Reihenblockauswahlleitung 23 nicht beschrieben. Wie vorher beschrieben wurde, wird die Reihenblockauswahlleitung 23 verwendet, um die Globalspaltenauswahlleitung 20 mit der Spaltenauswahlleitung 22 entsprechend einer ausgewählten Reihe zu verbinden, wenn die Globalwortleitung 25 eine Reihe aus den Zellenblöcken 18 auswählt. In einer solchen Konfiguration können Datenleseoperationen mit denselben Zeitsteuerungen wie denjenigen herkömmlicher DRAMs durchgeführt werden. Die Reihenblockauswahlleitung 23 kann jedoch eine Auswahl eines Reihenblocks (eine Reihe der Zellenblöcke 18) in einer Weise vornehmen, die einer Bank-Verschachtelungsoperation (bank-interleaving Operation) ähnlich ist, um die Betriebsgeschwindigkeit des Speichers zu steigern. Die Bank-Verschachtelungsoperation ist hier eine Technik, die in DRAMs der verwandten Technik verwendet wird, um Bänke als vielmehr Reihenblöcke umzuschalten, um die Betriebsgeschwindigkeit des Speichers zu steigern.
Fig. 11A bis 11Z und 11a bis 11g sind Zeitablaufdiagramme, um Hochgeschwindigkeits-Datenleseoperationen basierend auf der Bankverschachtelung in dem DRAM von Fig. 2 gemäß der vorliegenden Erfindung zu erläutern. Fig. 11C bis 11Z und 11a bis 11f zeigen fünf wiederholte Sätze eines Wortleitungsausgangssignals (das Signal auf der Globalwortleitung 25), des Signals Sense Enable zum Ansteuern der Leseverstärker in dem Leseverstärkerbereich, des Bitleitungssignals, des Reihenblockauswahlsignals auf der Reihenblockauswahlleitung 23, des Spaltenauswahlsignals auf der Globalspaltenauswahlleitung 20 und des Signals auf dem ersten Datenbus 24, wobei jeder Satz einem von fünf Reihenblöcken entspricht, auf die nacheinander zugegriffen wird. Im Folgenden wird auf die fünf Reihenblöcke als Bänke 1 bis 5 Bezug genommen. Fig. 11A und 11B zeigen ein Taktsignal bzw. ein Befehls/Adreßsignal, das synchron mit dem Taktsignal geliefert wird. Fig. 11g zeigt die Daten auf dem ersten Datenbus 24, wenn die Daten von den Bänken 1 bis 5 gelesen werden.
In Fig. 11B hat das Befehls/Adreßsignal Adreßeingaben A, B, C, D und E, von denen jede eine Adresse ist, um Daten in der Reihenfolge von den Bänken 1 bis 5 zu lesen. Wie in der Figur gezeigt ist, werden die Adreßeingaben einmal in zwei Taktzyklen geliefert.
Auf eine Eingabe der Adresse A für die Bank 1 hin wird das Wortleitungsauswahlsignal an die Bank 1 geliefert, um eine Wortleitung auszuwählen. Als Antwort werden Daten von Speicherzellen entsprechend der ausgewählten Wortleitung an Bitleitungen geliefert. Das Leseverstärker-Ansteuersignal Sense Enable wird an den Leseverstärker geliefert, um die Daten auf den Bitleitungen zu verstärken. Nachdem die Daten auf den Bitleitungen verstärkt sind, wählt das Reihenblockauswahlsignal auf der Reihenblockauswahlleitung 23 die Bank 1 aus, und zur gleichen Zeit wird das Spaltenauswahlsignal an die Globalspaltenauswahlleitung 20 geliefert. Durch diese Operationen werden die Daten auf den Bitleitungen zum ersten Datenbus 24 übertragen.
Auf eine Eingabe der Adresse B für die Bank 2 hin, wird das Wortleitungsauswahlsignal an die Bank 2 geliefert, um eine Wortleitung auszuwählen. Als Antwort werden Daten von Speicherzellen entsprechend der ausgewählten Wortleitung an Bitleitungen geliefert. Das Leseverstärker- Ansteuersignal Sense Enable wird an den Leseverstärker geliefert, um die Daten auf den Bitleitungen zu verstärken. Nachdem die Daten auf den Bitleitungen verstärkt sind, wählt das Reihenblockauswahlsignal auf der Reihenblockauswahlleitung 23 die Bank 2 aus, und zur gleichen Zeit wird das Spaltenauswahlsignal an die Globalspaltenauswahlleitung 20 geliefert. Durch diese Operationen werden die Daten auf den Bitleitungen zum ersten Datenbus 24 übertragen.
Wie man aus einem Vergleich zwischen den Operationen der Bank 1 und den Operationen der Bank 2 sehen kann, wird jedes von dem Wortleitungsauswahlsignal, dem Leseverstärker-Ansteuersignal und dem Bitleitungssignal mit einem Gegenstücksignal zwischen der Bank 1 und der Bank 2 in der Zeit überlagert. Wenn zum Beispiel das Bitleitungssignal an der Bank 2 durch die Datenleseoperation bezüglich der Adresse B erscheint, indem eine Vorladeoperation schon abgeschlossen wird, ist das Bitleitungssignal in der Bank 1 für das Datenlesen der Adresse A noch aktiviert, ohne eine Vorladeoperation schon zu starten. Auf diese Weise ermöglicht die Bank-Verschachtelungsoperation zwischen der Bank 1 und der Bank 2, dass Daten von der Adresse A in der Bank 1 und von der Adresse B in der Bank 2 nacheinander zum ersten Datenbus 24 übertragen werden.
Auf Eingaben der Adresse C für die Bank 3, der Adresse D für die Bank 4 und der Adresse E für die Bank 5 hin werden gleichfalls Daten von jeder Adresse nacheinander zum ersten Datenbus 24 übertragen. Auf diese Weise empfängt, wenn auf fünf Bänke 1 bis 5 durch die Bank-Verschachtelungsoperation nacheinander zugegriffen wird, der erste Datenbus 24 nacheinander Daten von den Adressen A bis E.
Wie oben beschrieben wurde, führt der DRAM von Fig. 2 gemäß der vorliegenden Erfindung die Wortleitungsauswahl und die Leseverstärker-Aktivierung nacheinander von Reihenblock zu Reihenblock durch, indem die Operationsperioden zwischen diesen Reihenblöcken überlagert werden, und verwendet die Reihenblockauswahlleitung 23 zum Auswählen jeder Bank (Reihenblock), um Daten von Bitleitungen zum ersten Datenbus 24 zu übertragen, wodurch die Bank- Verschachtelungsoperation für Reihen der Zellenblöcke 18 erreicht wird. Dies gestattet das Erreichen einer Hochgeschwindigkeits-Datenleseoperation. Ferner ist offensichtlich, dass das Gleiche ebenfalls im Fall der Datenschreiboperation gilt.
Die vorliegende Erfindung ist ferner nicht auf diese Ausführungsformen beschränkt, sondern Variationen und Modifikationen können vorgenommen werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen.

Claims

1. Halbleiterspeichervorrichtung, aufweisend:

eine Mehrzahl von Bitleitungen (BL0, /BL0, . . ., BL7, /BL7);

erste Leseverstärker (60), die jeweils mit entsprechenden besagten Bitleitungen (zum Beispiel BL0 und /BL0) verbunden sind;

eine Mehrzahl erster Datenbusse (24; DB0, /DB0, . . ., DB7, /DB7), die parallel zu der Mehrzahl von Bitleitungen (BL0, /BL0, . . ., BL7, /BL7) ausgelegt sind, jeder (zum Beispiel DB0) mit einigen (zum Beispiel BL0, /BL0, . . . BL3, /BL3) der Bitleitungen und entsprechenden der ersten Leseverstärker (60) über jeweilige Gatter (zum Beispiel 65-1, 65-3, 65-5, 65-7) verbunden; und

Spaltenauswahlleitungen (22), die senkrecht zu den Bitleitungen ausgelegt sind, um eines der Gatter (zum Beispiel 65-1) zu öffnen, um den ersten Datenbus (zum Beispiel DB0) mit einer der Bitleitungen (zum Beispiel BL0) zu verbinden; gekennzeichnet durch:

Leseverstärkertreiber (64-1 . . . 64-A; 64-A, 64-B) zum Ansteuern der ersten Leseverstärker (60), worin die entsprechenden der ersten Leseverstärker, die mit demselben besagten ersten Datenbus (zum Beispiel DB0) über die jeweiligen Gatter (zum Beispiel 65-1, 65-3, 65-5, 65-7) verbunden sind, zumindest einen der Leseverstärkertreiber (zum Beispiel 64-1, 64-A) aufweisen, die dafür vorgesehen sind.

2. Halbleiterspeichervorrichtung nach Anspruch 1, ferner auf weisend:

eine Mehrzahl von Zellenblöcken (18), die in Reihen und Spalten angeordnet sind und Zellen aufweisen, die mit den Bitleitungen (BL0, /BL0, . . ., BL7, /BL7) verbunden sind, welche Spalten in der gleichen Richtung wie die Bitleitungen verlaufen;

Globalspaltenauswahlleitungen (20), die parallel zu den Bitleitungen bezüglich der Spalten der Zellenblöcke (18) ausgelegt sind; und

Blockauswahlleitungen (23), die Senkrecht zu den Bitleitungen bezüglich der Reihen der Zellenblöcke (18) ausgelegt sind; und

Verbindungseinheiten (21), die durch die Blockauswahlleitungen (23) gesteuert werden, um zwischen den Globalspaltenauswahlleitungen (20) und den Spaltenauswahlleitungen (22) zu verbinden,

worin die ersten Leseverstärker (60) entlang den Reihen der Zellenblöcke (18) angeordnet sind und die Spaltenauswahlleitungen (22) entlang den Reihen der Zellenblöcke (18) verlaufen.

3. Halbleiterspeichervorrichtung nach Anspruch 2, worin jede der Verbindungseinheiten (21) auf der Basis von Signalen auf den Globalspaltenauswahlleitungen (20) und Signalen auf den Blockauswahlleitungen (23) eine der Spaltenauswahlleitungen (22) auswählt.

4. Halbleiterspeichervorrichtung nach Anspruch 1, ferner aufweisend Netzleitungen (SH1, SH2, SH3), um Paare (zum Beispiel DB0, /DB0 und DB1, /DB1) der ersten Datenbusse (24) voneinander abzuschirmen, welche Netzleitungen (SH1, SH2, SH3) parallel zu den ersten Datenbussen (24) ausgelegt sind.

5. Halbleiterspeichervorrichtung nach Anspruch 2, ferner auf weisend:

zweite Leseverstärker (13-1 bis 13-64), die mit den ersten Datenbussen (24) verbunden sind;

einen zweiten Datenbus (15, 15A), der mit den ersten Datenbussen (24) über die zweiten Leseverstärker (13-1 bis 13-64) verbunden sind; und

einen Decodierer (130), der die zweiten Leseverstärker (13-1 bis 13-64) selektiv ansteuert, um zumindest eine der Spalten der Zellenblöcke (18) auszuwählen.

6. Halbleiterspeichervorrichtung nach Anspruch 5, worin über die ersten Datenbusse (24) übertragene Signale eine kleinere Amplitude als eine mögliche maximale Amplitude der Signale haben.

7. Halbleiterspeichervorrichtung nach Anspruch 5, worin über den zweiten Datenbus (15, 15A) übertragene Signale eine kleinere Amplitude als eine mögliche maximale Amplitude der Signale haben.

8. Halbleiterspeichervorrichtung nach Anspruch 5, worin der zweite Datenbus (15, 15A) aufweist:

einen Datenbus (15A-1) zu Lesezwecken, der für Datenlesezwecke genutzt wird; und

einen Datenbus (15A-2) zu Schreibzwecken, der zu Datenschreibzwecken genutzt wird, welcher Datenbus (15A-2) zu Schreibzwecken vom Datenbus (15A-1) zu Lesezwecken verschieden ist.

9. Halbleiterspeichervorrichtung nach Anspruch 1, konfiguriert, um eine bank-verschachtelte Operation durchzuführen.

10. Halbleiterspeichervorrichtung nach Anspruch 1, worin sich die ersten Datenbusse (24; DB0, /DB0, . . ., DB7, /DB7) über Zellenblockbereiche erstrecken, in denen mit der Mehrzahl von Bitleitungen (BL0, /BL0, . . ., BL7, /BL7) verbundene Speicherzellen angeordnet sind.

11. Halbleiterspeichervorrichtung nach Anspruch 2, worin die Globalspaltenauswahlleitungen (20) zwischen den Spalten der Zellenblöcke (18) angeordnet sind.