DE4428647B4

DE4428647B4 - Halbleiterspeicherbauelement mit einer Struktur zur Ansteuerung von Eingabe/Ausgabeleitungen mit hoher Geschwindigkeit

Info

Publication number: DE4428647B4
Application number: DE4428647A
Authority: DE
Inventors: Si-Yeol Lee; Hyun-Soon Jang; Myung-Ho Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1993-08-14
Filing date: 1994-08-12
Publication date: 2005-06-30
Anticipated expiration: 2014-08-13
Also published as: GB2280975A; GB9416277D0; FR2709015A1; US5485426A; DE4428647A1; KR960006271B1; GB2280975B; KR950006852A; FR2709015B1; JPH0765579A

Abstract

Halbleiterspeicherbauelement umfassend:
eine Mehrzahl von Speicherzellen (10),
eine erste Gruppe von Eingabe/Ausgabeleitungspaaren (I/00, I/00, I/01, I/01) und eine zweite Gruppe von Eingabe/Ausgabeleitungspaaren (I/00', I/00', I/01', I/01'),
eine Mehrzahl von Auswahlleitungen mit:
einer ersten Gruppe von Spaltenauswahlleitungen (CSL0, CSL2, CSL4) zur Auswahl von Speicherzellen für die erste Gruppe von Eingabe/Ausgabeleitungspaaren (I/00, I/00, I/01, I/01),
einer zweiten Gruppe von Spaltenauswahlleitungen (CSL1, CSL3, CSL5) zur Auswahl von Speicherzellen für die zweite Gruppe von Eingabe/Ausgabeleitungspaaren (I/00, I/00', I/01, I/01'), und
eine Mehrzahl von Wortleitungen (WL0–WLk-1) zur gemeinsamen Auswahl von Speicherzellen für beide Gruppen von Eingabe/Ausgabeleitungspaaren (I/00, I/00, I/01, I/01, I/00', I/00' I/01', I/01'),
wobei die zweite Gruppe von Eingabe/Ausgabeleitungspaaren (I/00', I/00', I/01', I/01') vorgeladen und gleichgesetzt wird, wenn die Eingabe/Ausgabeleitungspaare (I/00, I/00, I/01, I/01) innerhalb der ersten Gruppe angesteuert werden, und die erste Gruppe von Eingabe/Ausgabeleitungspaaren (I/00, I/00, I/01, I/01) vorgeladen und gleichgesetzt wird, wenn die Eingabe/Ausgabeleitungspaare...

Description

Die vorliegende Erfindung betrifft ein Halbleiterspeicherbauelement zur Übertragung von Daten, die durch Eingabe/Ausgabeleitungen in ein Speicherzellenfeld geschrieben oder durch Eingabe/Ausgabeleitungen aus einem Speicherzellenfeld gelesen werden sollen, und insbesondere ein Halbleiterspeicherbauelement zur Auswahl der Eingabe/Ausgabeleitungen unter Verwendung von Spaltenadressen.
Ein Halbleiterspeicherbauelement, beispielsweise ein dynamisches RAM, selektiert eine vorherbestimmte Speicherzelle durch Auswahl einer Wortleitung und einer Bitleitung. Die Wortleitung wird durch ein Zeilenadreßsignal, das als Antwort auf eine Aktivierung eines Zeilenadreß-Strobesignals RAS gelatched wird, ausgewählt und die Bitleitung wird durch ein Spaltenadreßsignal, das als Antwort auf eine Aktivierung eines Spaltenadreß-Strobesignals CAS gelatched wird, ausgewählt. Beim Lesen und Schreiben von Daten in die bzw. aus der ausgewählten Speicherzelle muß zu einem geeigneten Zeitpunkt ein Spaltenauswahlschalter zur Verbindung eines Eingabe/Ausgabeleitungspaares mit einem entsprechenden Lese/Schreibverstärker (sense amplifier) ausgewählt werden. Auf Übertragung des Datenbits hin werden weiter die Eingabe/Ausgabeleitungen in einem Paar mit komplementären Potentialen durch Ladungsteilung auf entgegengesetzte Potentiale gebracht. Gleichzeitig werden nicht-ausgewählte Eingabe/Ausgabeleitungspaare gleichgesetzt und auf ein vorherbestimmtes Potential vorgeladen.
1 zeigt die Verbindungen zwischen einem Unter-Speicherzellenfeld und den Eingabe/Ausgabeleitungspaaren in einem bekannten dynamischen RAM, in dem das Unter-Speicherzellenfeld k Wortleitungen WL0-WLk-1, m Bitleitungspaare BL0-BLm-1 und BL0-BLm-1, 'k × m' Speicherzellen 10 und eine Vielzahl von Spaltenauswahlschaltern 20 umfaßt, wobei jeder Schalter zwischen m mit den Bitleitungspaaren verbundenen Lese-/Schreibverstärkern SA und den Eingabe/Ausgabeleitungspaaren geschaltet ist. Das Unter-Speicherzellenfeld stellt ein gegebenes Unter-Speicherzellenfeld dar, das in einer Speicherbank eines typischen dynamischen RAM, das in vier, eine Anzahl von Unter-Speicherzellenfeldern in gefalteter Bitleitungsstruktur enthaltende Speicherbänke geteilt ist. In dem Fall, in dem ein 16 Mbit DRAM Speicherbänke mit 4 Mbits, von denen jede in 16 Unter-Speicherzellenfelder geteilt ist, enthält, hat das Unter-Speicherzellenfeld gemäß 1 256 Kbits und weist 256 Wortleitungen (k = 256) sowie 1024 Bitleitungen (m = 1024) auf. Die Eingabe/Ausgabeleitungspaare I/O0, I/O0, I/O1 und I/O1, die auf der linken Seite des Unter-Speicherzellenfeldes angeordnet sind, und die Eingabe/Ausgabeleitungspaare I/O0', I/O0', I/O1' und I/O1', die auf der rechten Seite des Unter-Speicherzellenfeldes angeordnet sind, bilden einen Eingabe/Ausgabebus, der mit benachbarten Unter-Speicherzellenfeldern geteilt wird. Das heißt, daß die Eingabe/Ausgabeleitungspaare I/O0, I/O0, I/O1 und I/O1, die auf der linken Seite des Unter-Speicherzellenfeldes angeordnet sind, einen linken Eingabe/Ausgabebus bilden und die Eingabe/Ausgabeleitungspaare I/O0', I/O0', I/O1' und I/O1', die auf der rechten Seite des Unter-Speicherzellenfeldes angeordnet sind, einen rechten Eingabe/Ausgabebus bilden. Die Eingabe/Ausgabeleitungen in den entsprechenden Datenbussen übertragen alternativ 2-Bitdaten. Die Spaltenauswahlleitungen CSL0-CSLi-1 sind jeweils zur Steurung der Spaltenauswahlschalter 20 mit den Spaltenauswahlschaltern, die den jeweiligen Bitleitungspaaren mit den 2-Bitdaten entsprechen, verbunden. Wenn irgendeine der Spaltenauswahlleitungen aktiviert ist, werden deshalb 2-Bitdaten jeweils durch den linken und rechten Eingabe/Ausgabebus übertragen.
Das heißt, daß, wie in 2 gezeigt, die Eingabe/Ausgabeleitungspaare I/O0, I/O0, I/O1, I/O1, I/O0'; I/O0', I/O1' und I/O1', die gleichgesetzt und als Antwort auf ein Eingabe/Ausgabeleitungs-Vorladungssignal auf einen Vorladungs-Pegel (im allgemeinen ist dies ein Wert, der durch Subtrahieren eines Schwellspannungswerts eines NMOS-Transistors von einer Versorgungsspannung bestimmt wird) vorgeladen sind, in den H-Zustand ("high") und den L-Zustand ("low") gebracht werden, wenn irgendeine der Spaltenauswahlleitungen im H-Zustand aktiviert ist. Alternativ werden alle Eingabe/Ausgabeleitungspaare gleichgesetzt und als Antwort auf das Eingabe/Ausgabeleitungs-Vorladungssignal auf den Vorladungspegel vorgeladen, wenn keine der Spaltenauswahlleitungen aktiviert ist. Falls das Spaltenauswahlsignal CSL0 im H-Zustand aktiviert ist, werden die von den Bitleitungspaaren BL0, BL0, BL1 und BL1 gelesenen 2-Bitdaten über die Spaltenauswahlschalter 20 auf den linken Eingabe/Ausgabebus, d.h. auf die zwei Eingabe/Ausgabeleitungspaare I/O0, I/O0, I/O1 und I/O1, übertragen und entsprechend dem Potential der Datenbits verarbeitet. Gleichzeitig werden die von den Bitleitungspaaren BL2, BL2, BL3 und BL3 gelesenen 2-Bitdaten über die Spaltenauswahlschalter 20 auf den rechten Eingabe/Ausgabebus, d.h. auf die zwei Eingabe/Ausgabeleitungspaare I/O0', I/O0', I/O1' und I/O1', übertragen und entsprechend dem Potential der Datenbits verarbeitet. Nach der Übertragung der verarbeiteten Daten in den Eingabe/Ausgangsleitungspaaren I/O0, I/O0, I/O1, I/O1, I/OO', I/O0', I/O1' und I/O1' auf einen Datenbus und einen Datenausgangspuffer in dem dynamischen RAM (nicht gezeigt) werden die angesteurten Eingabe/Ausgabeleitungspaare zur Übertragung des nächsten Datenbits gleichgesetzt und als Antwort auf das Eingabe/Ausgabeleitungs-Vorladungssignal vorgeladen. Dann werden, wenn die Spaltenauswahlleitung CSL1 im H-Zustand aktiviert ist, von den Bitleitungspaaren BL4, BL4, BL5 und BL5 gelesene 2-Bitdaten zu den Eingabe/Ausgabeleitungspaaren I/00, I/00, I/01 und I/01, und von den Bitleitungspaaren BL6, BL6, BL7 und BL7 gelesene 2-Bitdaten zu den Eingabe/Ausgabeleitungspaaren I/00', I/00', I/01' und I/01' übertragen, so dass die Eingabe/Ausgabeleitungspaare I/00, I/00, I/01, I/01, I/00', I/00', I/01' und I/01' auf die oben beschriebene Art angesteuert werden. In diesem Fall werden, immer wenn die Spaltenauswahlleitungen aktiviert sind, sowohl der linke als auch der rechte Eingabe/Ausgabebus angesteuert und anschließend vorgeladen und gleichgesetzt, so dass es schwierig ist, genügend Zeit zum Gleichsetzen und Vorladen der Eingabe/Ausgabeleitungspaare zur Verfügung zustellen. Immer wenn eine Spaltenauswahlleitung aktiviert ist, werden die 2-Bitdaten auf den Eingabe/Ausgabeleitungspaaren, die den linken und rechten Eingabe/Ausgabebus bilden, verarbeitet. Weiter ist zur Vorladung und Gleichsetzung der 2-Bitdaten eine ausreichende Zeit erforderlich, bevor die nächsten 2-Bitdaten verarbeitet werden. Deshalb ist es schwierig, genügend Zeit für die Datenübertragungsoperation und die Vorladungsoperation zur Verfügung zustellen. Somit besteht eine Beschränkung, die Datenübertragungsrate zu erhöhen.
In dem Artikel „FAST DRAMs CAN BE SWAPPED FOR SRAM CACHES" von Dave Bursky in „Electronic Design Report" vom 22. Juli 1993 ist ein „dual bank" Halbleiterspeicherbauelement beschrieben. Die Bänke teilen einen internen Speicher in zwei separat steuerbare Blöcke. Während die eine der beiden Bänke vorgeladen wird, wird auf die andere Bank zugegriffen.

Aufgabe der Erfindung ist es, ein Halbleiterspeicherbauelement anzugeben, das Daten zu den Eingabe/Ausgabeleitungen mit hoher Geschwindigkeit übertragen kann.

Diese Aufgabe wird mit den Merkmalen des Patentanspruchs 1 gelöst.

Gemäß der vorliegenden Erfindung ist es im Gegensatz zu bekannten Bauelementen nicht notwendig, die Aktivierungszeit des Spaltenauswahlsignals, das die Eingabe/Ausgabeleitungspaare selektiert, anzupassen, um ausreichend Zeit zum Vorladen der Leitungspaare zu erhalten.

Im folgenden soll die Erfindung beispielhaft anhand der Zeichnungen näher erläutert und beschrieben werden. In den Zeichnungen zeigen:

1 ein Schaltbild der Verbindungen zwischen einem Unter-Speicherzellenfeld und den Eingabe/Ausgabeleitungen in einem bekannten Halbleiterspeicherbauelement,

2 ein Zeitablaufdiagramm einer Operation in dem bekannten Bauelement aus 1, bei der eine Eingabe/Ausgabeleitung ausgewählt und angesteuert wird,

3A ein Schaltbild der Verbindungen zwischen einem Unter-Speicherzellenfeld und Eingabe/Ausgabeleitungen in einem Halbleiterspeicherbauelement gemäß der vorliegenden Erfindung,

3B die Fortsetzung des Schaltbilds in 3A,

4 ein Schaltbild der Spaltenprädecoder, die zur Auswahl der Eingabe/Ausgabeleitungen gemäß der vorliegenden Erfindung verwendet werden,

5 ein Schaltbild einer Spaltenauswahlschaltung, die als Antwort auf die Ausgabesignale des Prädecoders in 4 Spaltenauswahlsignale erzeugt,

6 ein Schaltbild eines Eingabe/Ausgabeleitungs-Vorladungssignalgenerators zur Erzeugung eines Eingabe/Ausgabeleitungs-Vorladungssignals zum Vorladen der Eingabe/Ausgabeleitungen gemäß der vorliegenden Erfindung,

7 ein Schaltbild einer Eingabe/Ausgabeleitungs-Vorladungsschaltung zum Vorladen der Eingabe/Ausgabeleitungen gemäß der vorliegenden Erfindung,

8A ein Zeitablaufdiagramm einer Operation, bei der eine Eingabe/Ausgabeleitung gemäß der vorliegenden Erfindung mit den Schaltungen der 3 bis 7 ausgewählt und angesteuert wird,

8B die Fortsetzung des Zeitablaufdiagramms in 8A, und

9 ein Diagramm, in dem dargestellt ist, wie die 3A und 3B bzw. die 8A und 8B zusammenzusetzen sind.

Eine Ausführungsform der vorliegenden Erfindung, die im folgenden beschrieben wird, ist für ein Halbleiterspeicherbauelement mit hoher Dichte, das gemäß einer Dichteerhöhung eine sukzessive Datenübertragungsoperation durchführt, geeignet. Insbesondere ist die Ausführungsform gemäß der vorliegenden Erfindung für ein Halbleiterspeicherbauelement mit hoher Dichte geeignet, das synchron mit einem Taktgeber, der im Außenbereich des Halbleiterspeicherbauelements vorgesehen ist, betrieben wird. Das Halbleiterspeicherbauelement gemäß der vorliegenden Erfindung ist ein 16 Mbit-Speicher aufgeteilt in vier 4 Mbit-Speicherbänke, von denen jede wiederum in 16 Unter-Speicherzellenfelder von 256 Kbits aufgeteilt ist.
Im folgenden wird auf die 3A und 3B verwiesen. Da das Halbleiterspeicherbauelement gemäß der vorliegenden Erfindung ein dynamisches RAM mit 256 Kbit Unter-Speicherzellenfelder umfaßt, weisen die Unter-Speicherzellenfelder in der gefalteten Bitleitungsstruktur 256 Wortleitungen, 1024 Bitleitungspaare und '256 × 1024' Speicherzellen 10 auf. Die Bitleitungspaare BL0/BL0-Blm-1/Blm-1 sind über die Lese/Schreibverstärker SA und die Spaltenauswahlschalter 20 mit den Eingabe/Ausgabeleitungspaaren I/O0, I/O0, I/O1, I/O1, I/O0', I/O0', I/O1' und I/O1' verbunden. Die Eingabe/Ausgabeleitungspaare I/O0, I/O0, I/O1 und I/O1 sind so angeordnet, daß sie einen linken Eingabe/Ausgabebus des Unter-Speicherzellenfeldes bilden; die Eingabe/Ausgabeleitungspaare I/O0', I/O0', I/O1' und I/O1' sind so angeordnet, daß sie einen rechten Eingabe/Ausgabebus des Unter-Speicherzellenfeldes bilden. Gemäß einer solchen Anordnung der Eingabe/Ausgabeleitungspaare, bilden die Eingabe/Ausgabeleitungspaare auf der linken Seite des Unter-Speicherzellenfeldes den linken Eingabe/Ausgabebus und die Eingabe/Ausgabeleitungen auf der rechten Seite des Unter-Speicherzellenfeldes den rechten Eingabe/Ausgabebus. Bezugnehmend auf die 3A und 3B sind die Spaltenauswahlschalter 20, welche die Eingabe/Ausgabeleitungspaare I/O0, I/O0, I/O1 und I/O1 auf der linken Seite des Unter-Speicherzellenfeldes mit den Lese/Schreibverstärkern SA verbinden, mit den geradzahligen Spaltenauswahlleitungen (CSL0, CSL2, CSL4, CSL6, ..., CSLi) verbunden und die Spaltenauswahlschalter 20, welche die Eingabe/Ausgabeleitungspaare I/O0', I/O0', I/O1' und I/O1' auf der rechten Seite des Unter-Speicherzellenfeldes mit den Lese/Schreibverstärkern SA verbinden, mit den ungeradzahligen Spaltenauswahlleitungen (CSL1, CSL3, CSL5, CSL7, ..., CSLi-1) verbunden. Deshalb sind die Spaltenauswahlleitungen rechtwinklig zu den Eingabe/Ausgabeleitungen angeordnet und mit den anderen Unter-Speicherzellenfeldern innerhalb des dynamischen RAM verbunden. Die geradzahligen Spaltenauswahlleitungen sind mit den Spaltenauswahlschaltern verbunden, die mit den Eingabe/Ausgabeleitungspaaren auf der linken Seite des Unter-Speicherzellenfeldes verbunden sind, und die ungeradzahligen Spaltenauswahlleitungen sind mit den Spaltenauswahlschaltern verbunden, die mit den Eingabe/Ausgabeleitungen auf der rechten Seite des Unter-Speicherzellenfeldes verbunden sind.
Die linken und rechten Eingabe/Ausgabeleitungspaare werden zu verschiedenen Zeitintervallen angesteuert und vorgeladen und gleichgesetzt. Das heißt, daß nach Aktivierung der Wortleitung WL0 und der Spaltenauswahlleitung CSL0 die von den zwei Bitleitungspaaren BL0, BL0, BL1 und BL1 gelesenen 2-Bitdaten zu den Eingabe/Ausgabeleitungspaaren I/O0, I/O0, I/O1 und I/O1 auf der linken Seite des Unter-Speicherzellenfeldes übertragen werden, so daß die Eingabe/Ausgabeleitungen I/O0', I/O0', I/O1' und I/O1' auf der rechten Seite des Unter-Speicherzellenfeldes als Antwort auf das entsprechende Vorladungssignal vorgeladen werden, wenn die Eingabe/Ausgabeleitungspaare I/O0, I/O0, I/O1 und I/O1 angesteuert werden. Im Gegensatz hierzu werden die Eingabe/Ausgabeleitungen I/O0', I/O0', I/O1' und I/O1' auf der rechten Seite des Unter-Speicherzellenfeldes entsprechend der von den Bitleitungspaaren BL2, BL2, BL3 und BL3 gelesenen 2-Bitdaten angesteuert, wenn die Eingabe/Ausgabeleitungspaare I/O0, I/O0, I/O1 und I/O1 vorgeladen und gleichgesetzt werden. Die den Spaltenauswahlleitungen zugeführten Spaltenauswahlsignale werden als Antwort auf die decodierten Signale der Spaltenadressignale, die von einem Adreßregister in dem dynamischen RAM zur Verfügung gestellt werden, erzeugt.
Die 4 bis 7 zeigen Schaltungen zur Implementierung der Ansteuerung und des Vorladungsverfahrens der Eingabe/Ausgabeleitungen gemäß der vorliegenden Erfindung nach 3. 4 zeigt die Spaltenprädecoderschaltung zur Erzeugung der Spaltenadreßprädecodiersignale, um die den in 3 gezeigten Spaltenauswahlleitungen zugeführten Spaltenauswahlsignale zu erzeugen. Bezugnehmend auf 4 umfaßt der Spaltenprädecoder einen ersten Prädecoder 100 zum Empfang eine Signals ϕYE zur Ansteuerung der CAS-Kette, die auf Beendigung der Erzeugung der mit dem Zeilenadreß-Strobesignal RAS assoziierten Zeilenkettensignale hin mit dem Spaltenadreß-Strobesignal CAS assoziiert ist, zum Empfang eines Spaltenadreß-Signals CA11, das mit einer Blockauswahl assoziiert ist (in einer Einzelspeicherbankstruktur kann ein Zeilenadreßsignal hierfür verwendet werden), und zum Empfang von Spaltenadreßsignalen CA0 und CA1, um in Abhängigkeit von den logischen Zuständen der Spaltenadreßsignale CA0 und CA1 die Spaltenprädecodiersignale DCA01, DCA01, DCA01 und DCA01 zu erzeugen. Der Spaltenprädecoder umfaßt weiter einen zweiten Prädecoder 200 zum Empfang des Spaltenadreßsignals CA11 und von Spaltenadreßsignalen CA2 und CA3, um in Abhängigkeit von den logischen Zuständen der Spaltenadreßsignale CA2 und CA3 Spaltenprädecodiersignale DCA23, DCA23, DCA23 und DCA23 zu erzeugen. Weiter umfaßt der Spaltenprädecoder einen dritten Prädecoder 300 zum Empfang des Spaltenadreßsignals CA11 und von Spaltenadreßsignalen CA4 und CA5, um in Abhängigkeit der logischen Zustände der Spaltenadreßsignale CA4 und CA5 Spaltenprädecodiersignale DCA45, DCA45, DCA45 und DCA45 zu erzeugen. Weiter umfaßt der Spaltenprädecoder einen vierten Prädecoder 400 zum Empfang des Spaltenadreßsignals CA11 und von Spaltenadreßsignalen CA6 und CA7, um in Abhängigkeit von den logischen Zuständen der Spaltenadreßsignale CA6 und CA7 Spaltenprädecodiersignale DCA67, DCA67, DCA67 und DCA67 zu erzeugen. Weiter umfaßt der Spaltenprädecoder einen fünften Prädecoder 500 zum Empfang des Spaltenadreßsignals CA11 und eines Spaltenadreßsignals CA8, um in Abhängigkeit des logischen Zustands des Spaltenadreßsignals CA8 Spaltenprädecodiersignale DCA8 und DCA8 zu erzeugen. Da dem Spaltenprädecoder neun Spaltenadreßsignale CA0–CA8 zugeführt werden, können unter Verwendung der neun Spaltenadreßsignale 512 Spaltenauswahlsignale, die mit 1024 das Unter-Speicherzellenfeld in 3 bildenden Bitleitungspaaren assoziiert sind, erzeugt werden.
Der erste Prädecoder 100 umfaßt NICHT-UND-Glieder 32 und 38, in die jeweils das Signal ϕYE und die Spaltensignale CA0 bzw. CA0 eingegeben werden, NICHT-UND-Glieder 34 und 36, in die jeweils das Signal CA11 und die Spaltenadreßsignale CA1 bzw. CA1 eingegeben werden, Inverter 33, 35, 37 und 39 zum Invertieren der Ausgangssignale der NICHT-UND-Glieder 32, 34, 36 bzw. 38, NICHT-UND-Glieder 42 und 44, in die jeweils das Ausgangssignal des Inverters 33 und die Ausgangssignale der Inverter 37 bzw. 35 eingegeben werden, NICHT-UND-Glieder 46 und 48, in die jeweils das Ausgangssignal des Inverters 39 und die Ausgangssignale der Inverter 37 bzw. 35 eingegeben werden, und in Reihe geschaltete Inverter (43, 51; 45, 52; 47, 53; und 49, 54) zur Formung der Ausgangssignale der NICHT-UND-Glieder 42, 44, 46 und 48, so daß die Spaltenprädecodiersignale DCA01-DCA01 erzeugt werden.
Die Strukturen der Prädecoder 200 bis 400 sind der des ersten Prädecoders 100 ähnlich. Der zweite Prädecoder 200 umfaßt Inverter 61 und 63 zum Invertieren des logischen Zustandes der Spaltenadreßsignale CA2 und CA2, NICHT-UND-Glieder 62 und 64, in die jeweils das Spaltenadreßsignal CA11 und die Spaltenadreßsignale CA3 bzw. CA3 eingegeben werden, NUR-Glieder 66 und 68, in die jeweils das Ausgangssignal des Inverters 61 und die Ausgangssignale der NICHT-UND-Glieder 64 bzw. 62 eingegeben werden, NUR-Glieder 72 und 74, in die das Ausgangssignal des Inverters 63 und die Ausgangssignale der NICHT-UND-Glieder 64 bzw. 62 eingegeben werden und in Reihe geschaltete Inverter (65, 73; 67, 75; 69, 77; und 71, 78) zur Formung des Ausgangssignals der NUR-Glieder 66, 68, 72 und 74, so daß die Spaltenprädecodiersignale DCA23-DCA23 erzeugt werden.
Der fünfte Prädecoder 500 umfaßt NICHT-UND-Glieder 82 und 84, in die jeweils das Spaltenadreßsignal CA11 und die Spaltenadreßsignale CA8 bzw. CA8 eingegeben werden, in Reihe geschaltete Inverter 83, 87 und 91 zum Formen und Invertieren des Aussgangssignals des NICHT-UND-Gliedes 82, so daß ein Spaltenprädecodiersignal DCA8 erzeugt wird. Außerdem umfaßt der fünfte Prädecoder in Reihe geschaltete Inverter 85, 89 und 93 zum Formen und Invertieren des Ausgangssignals des NICHT-UND-Gliedes 84, so daß ein prädecodiertes Signal DCA8 erzeugt wird. Die Spaltenprädecodiersignale DCA01-DCA8 werden einer Spaltenauswahlschaltung 600, wie sie in 5 gezeigt ist, zugeführt.
Die in 5 abgebildete Spaltenauswahlschaltung 600 zeigt einen speziellen Teil der Spaltenauswahlschaltung zur Erzeugung der ersten acht Spaltenauswahlsignale CSL0-CSL7 der 512 Spaltenauswahlsignale, die in der Spaltenauswahlschaltung durch Empfangen der von den in 4 gezeigten Spaltenprädecodern 100–400 ausgegebenen Prädecodiersignale erzeugt werden. Deshalb sind 64 Spaltenauswahlschaltungen, die gleich der in 5 sind, nötig um 512 Spaltenauswahlsignale zu erzeugen. Bezugnehmend auf 5 vergleichen NUR-Glieder 132, 134, ..., 144 und 146, von denen jedes zwei Eingänge hat, die logischen Zustände der von den in 4 gezeigten Spaltenprädecodierern zugeführten Prädecodiersignale. Die NUR-Glieder 132, 134, ..., 144 und 146 erzeugen über in Reihe geschaltete Inverter 133, 149; 135, 151; ...; 145, 161 und 147, 163 die Spaltenauswahlsignale CSL0–CSL7. Die Spaltenprädecodiersignale DCA01-DCA01 von dem ersten Prädecodierer 100 aus 4 werden auf einen der zwei Eingänge der entsprechenden NUR-Glieder gegeben. Das Spaltenprädecodiersignal DCA01 wird in das erste NUR-Glied 132 und das fünfte NUR-Glied 140, das Spaltenprädecodiersignal DCA01 in das zweite NUR-Glied 134 und das sechste NUR-Glied 142, das Spaltenprädecodiersignal DCA01 in das dritte NUR-Glied 136 und das siebte NUR-Glied 144 und das Spaltenprädecodiersignal DCA01 in das vierte NUR-Glied 138 und das achte NUR-Glied 146 eingegeben. Weiterhin werden die Eingänge der NUR-Glieder 132–138 mit einem ersten Steuerknoten 601 und die der NUR-Glieder 140-146 mit einem zweiten Steuerknoten 602 verbunden, worin die Logikpegel am ersten und zweiten Steuerknoten 601 und 602 aus den logischen Zuständen der von den Spaltenprädecodierern 200–500 in 4 zugeführten logischen Zustände der Spaltenprädecodiersignale DCA23, DCA23, DCA45, DCA67 und DCA8 bestimmt werden. PMOS- Transistoren 102, 104, 106 und 108, deren Gates mit den Spaltenprädecodiersignalen DCA45, DCA67, DCA8 bzw. DCA23 verbunden sind, werden parallel zwischen den ersten Steuerknoten 601 und die Versorgungsspannung Vcc geschaltet. Weiterhin werden PMOS-Transistoren 112, 114, 116 und 118, deren Gates mit den Spaltenprädecodiersignalen DCA45, DCA67, DCA8 bzw. DCA23 verbunden sind, werden parallel zwischen den zweiten Steuerknoten 602 und die Versorgungsspannung Vcc geschaltet. Ein NMOS-Transistor 110, dessen Gate mit dem Spaltenprädecodiersignal DCA23 verbunden ist, wird zwischen den ersten Steuerknoten 601 und einen dritten Steuerknoten 603 geschaltet und ein NMOS-Transistor 120, dessen Gate mit dem Spaltenprädecodiersignal DCA23 verbunden ist, wird zwischen den zweiten Steuerknoten 602 und den dritten Steuerknoten 603 geschaltet. NMOS-Transistoren 122, 124 und 126, deren Gates mit den Spaltenprädecodiersignalen DCA45, DCA67 bzw. DCA8 verbunden sind, werden in Reihe zwischen den dritten Steuerknoten 603 und die Massespannung GND geschaltet. Die von der Spaltenauswahlschaltung 600 in 5 erzeugten Spaltenauswahlsignale CSL0–CSL7 werden jeweils den Spaltenauswahlleitungen in den 3A und 3B zugeführt.
6 zeigt eine Schaltung 700 zur Erzeugung der Vorladungssignale IOPRI und IOPRI zum Vorladen und Gleichstzen der Eingabe/Ausgabeleitungspaare gemäß der vorliegenden Erfindung. Das Spaltenadreßsignal CA0 wird einem NICHT-UND-Glied 172, das das mit der Blockauswahl assoziierte Spaltenadreßsignal CA11 empfängt, zugeführt. Weiter wird das Spaltenadreßsignal CA0 zusammen mit dem Spaltenadreßsignal CA11 in ein NICHT-UND-Glied 174 eingegeben. Die NICHT-UND-Glieder 172 und 174 werden durch das Signal ϕYE auf Empfang der Spaltenadressen hin zur Ansteuerung der Spaltenschaltungen aktiviert und deaktiviert. Da das Ausgangssignal des NICHT-UND-Glieds 172 durch eine Verzögerungsschaltung, die einen Inverter 173, ein NICHT-UND-Glied 188, Inverter 189 und 190 und ein NICHT- UND-Glied 191 umfaßt, verzögert wird, wird das Ausgangssignal des NICHT-UND-Glieds 172 von einem NICHT-UND-Glied 191 mit einer bestimmten Zeitverzögerung erzeugt, wobei die Impulsbreite dieses Signals kleiner als die des Signals CA0 ist. Das Ausgangssignal des NICHT-UND-Glieds 191 wird durch Inverter 197 und 198 einem NICHT-UND-Glied 210 zugeführt. Da das Ausgangssignal des NICHT-UND-Gliedes 174 in ähnlicher Weise durch eine Verzögerungsschaltung, die einen Inverter 175, ein NICHT-UND-Glied 192, Inverter 194 und 195 und ein NICHT-UND-Glied 196 umfaßt, verzögert wird, wird das Ausgangssignal des NICHT-UND-Gliedes 174 von einem NICHT-UND-Glied 196 mit einer bestimmten Zeitverzögerung erzeugt, wobei dieses Signal eine Pulsbreite, die kleiner als die des Signales CA0 ist, aufweist. Das Ausgangssignal des NICHT-UND-Glieds 196 wird durch Inverter 200 und 201 einem NICHT-UND-Glied 212 zugeführt. Hier wird ein von einem CAS Puffer in dem dynamischen Speicher erzeugtes Signal ϕCP, das die Beendigung der Erzeugung der Spaltenadresse anzeigt, jeweils in die NICHT-UND-Glieder 188 und 192, die in den Verzögerungsschaltungen zur Verzögerung der entsprechenden Ausgangssignale der NICHT-UND-Glieder 172 und 174 enthalten sind, eingegeben. Weiterhin wird das Signal ϕCP über einen Inverter 186 und einen Inverter 193 und 199 und ein NICHT-UND-Glied 205 umfassende Verzögerungsschaltung jeweils in die NICHT-UND-Glieder 210 und 212 eingegeben. Aus dem Ausgangssignal des NICHT-UND-Glieds 210 wird über die Inverter 213 und 217 das Eingabe/Ausgabeleitungs-Vorladungssignal IOPRI erzeugt. Weiter wird das Ausgangssignal des NICHT-UND-Glieds 212 als Eingabe/Ausgabeleitungs-Vorladungssignal IOPRI erzeugt.
7 zeigt die Verbindungen zwischen den in der in 6 gezeigten Schaltung erzeugten Eingabe/Ausgabeleitungs-Vorladungssignalen IOPRI und IOPRI und den Eingabe/Ausgabeleitungspaaren gemäß der vorliegenden Erfindung. Wie in 7 gezeigt, ist das Signal IOPRI mit der Vorladung und Gleichsetzung der Eingabe/Ausgabeleitungspaare I/O0, I/O0, I/O1 und I/O1 auf der linken Seite des in 3 gezeigten Unter-Speicherzellenfeldes und das Signal IOPRI mit der Vorladung und der Gleichsetzung der Eingabe/Ausgabeleitungspaare I/O0', I/O0', I/O1' und I/O1' auf der rechten Seite des in 3 gezeigten Unter-Speicherzellenfeldes assoziiert. Die Eingabe/Ausgabeleitungspaare I/O1, I/O1, I/O0, I/O0, I/O1', I/O1', I/O0' und I/O0' sind verbunden mit PMOS-Transistoren 238, 236, 234 und 232 zur Gleichsetzung, mit Vorladungsschaltungen 248, 246, 244 und 242, die NMOS-Transistoren, welche die Versorgungsspannung Vcc als Vorladungsspannung aufnehmen, umfassen, und mit Blockvorladungsschaltungen 258, 256, 254 und 252, die NMOS-Transistoren, welche eine Bitleitungs-Vorlade-und-Gleichsetzungsspannung VBL empfangen und jeweils als Antwort auf ein Blockauswahlsignal BLS arbeiten, umfassen. Die Gates der NMOS-Transistoren, die die Blockvorladungsschaltungen bilden, werden über einen Inverter 225 durch das Blockauswahlsignal BLS gesteuert. Die mit den Eingabe/Ausgabeleitungspaaren I/O1, I/O1, I/O0 und I/O0 verbundenen Gates der PMOS-Transistoren 238 und 236 sind mit einem Ausgang eines NICHT-UND-Gliedes 222, das das Blockauswahlsignal BLS und das Eingabe/Ausgabeleitungs-Vorladungssignal IOPRI empfängt, verbunden und die mit den Eingabe/Ausgabeleitungspaaren I/O1', I/O1', I/O0' und I/O0' verbundenen Gates der PMOS-Transistoren 234 und 232 sind mit dem Ausgang eines NICHT-UND-Gliedes 224, das das Blocksignal BLS und das Eingabe/Ausgabeleitungs-Vorladungssignal IOPRI empfängt, verbunden. Die mit den Eingabe/Ausgabeleitungspaaren I/O1, I/O1, I/O0 und I/O0 verbundenen Gates des NMOS-Transistoren, die die Vorladungsschaltungen 248 und 246 bilden, sind mit dem Ausgang eines Inverters 227, der das Ausgangssignal des NICHT-UND-Gliedes 222 invertiert, verbunden und die mit dem Eingabe/Ausgabeleitungspaaren I/O1', I/O1', I/O0' und I/O0', verbundenen Gates der NMOS-Transistoren, die die Vorladungsschaltungen 244 und 242 bilden, sind mit dem Ausgang eines Inverters 229, der das Ausgangssignal des NICHT-UND-Gliedes 224 invertiert, verbunden.
Unter Bezugnahme auf die 8A und 8B wird im folgenden der Betrieb des dynamischen RAM gemäß der vorliegenden Erfindung beschrieben. Die 8A und 8B zeigen ein Beispiel, in dem die vorliegende Erfindung bei einem synchronen dynamischen RAM, das eine Datenzugriffsoperation synchron mit einem Taktgeber CLK, der im Außenbereich des Chips vorgesehen ist, verwendet wird. Deshalb kann davon ausgegangen werden, daß das dynamische RAM gemäß der vorliegenden Erfindung gut für ein Speicherbauelement, das eine hohe Betriebsgeschwindigkeit erfordert, verwendet werden kann. Da das Spaltenadreßsignal CA beim n-ten Puls des Taktgebers CLK gelatched wird, erzeugt ein interner Adreßzähler die Spaltenadreßsignale CA0, CA1, CA2, CA3, ... und CA8. Es sei angemerkt, daß um der Erklärung willen in der Ausführungsform der vorliegenden Erfindung die Signalerzeugungsoperation nur durch logische Kombination von drei Spaltenadreßsignalen CA0, CA1 und CA2, die bei der Erzeugung der acht Spaltenauswahlsignale CSL0–CSL7 benötigt werden, durchgeführt wird. Für dieses Zeitintervall seien die anderen Spaltenadreßsignale CA3–CA8 in dem L-Zustand. Die Spaltenprädecodiersignale DCA45, DCA67 und DCA8, die in den in 4 gezeigten dritten bis fünften Prädecodern erzeugt werden und den Gates der in 5 gezeigten NMOS-Transistoren 122, 124 und 126 zugeführt werden, sind im H-Zustand, wodurch das Potential am dritten Steuerknoten 603 der Massespannung GND gleichgesetzt wird.
Wendet man sich den 8A und 8B zu, ist das Blockauswahlsignal BLS in dem L-Zustand bevor das in 3 gezeigte Unter-Speicherzellenfeld ausgewählt wird. Da, wie in 7 gezeigt, alle in dem Unter-Speicherzellenfeld enthaltenen Eingabe/Ausgabeleitungspaare I/O1, I/O1, I/OO, I/O0, I/O0', I/O0', I/O1' und I/O1' mit den mit dem Signal BLS verbundenen Blockvorladungsschaltungen 258, 256, 254 und 252 verbunden sind, werden weiter die Eingabe/Ausgabeleitungspaare auf das Potential VBL-VTH vorgeladen (hierin ist VTH die Schwellenspannung des NMOS-Transistors). Wenn das Unter-Speicherzellenfeld ausgewählt ist, werden alternativ, da das Signal BLS im H-Zustand ist, die Eingabe/Ausgabeleitungspaare durch die PMOS-Transistoren 238, 236, 234 und 232 und durch die Vorladungsschaltung 248, 246, 244 und 242, die als Antwort auf die logischen Zustände der Spaltenadreßsignale CA0 und CA0 durch die Eingabe/Ausgabeleitung-Vorladungssignale IOPRI und IOPRI gesteuert werden, gleichgesetzt und vorgeladen.
Das Blockauswahlsignal BLS geht in den H-Zustand über und das Unter-Speicherzellenfeld von 3 wird ausgewählt, danach werden die Spaltenauswahlsignale CSL0–CSL7 sequentiell aktiviert. Im folgenden wird die Operation, die während der Vorladungsoperation stattfindet und der Erzeugung der Spaltenauswahlsignale entspricht, erklärt. Da das Signal ϕYE im H-Zustand aktiviert ist, wird von dem in 4 gezeigten Spaltenprädecoder ein Prädecodiersignal erzeugt. Das heißt, daß, wenn alle Spaltenadressen CA0, CA1 und CA2 in den L-Zustand gesetzt sind, das Spaltenprädecodiersignal DCA01 in den L-Zustand gesetzt ist und die anderen Spaltenprädecodiersignale DCA01, DCA01 und DCA01 in den H-Zustand gesetzt sind, so daß mit Ausnahme des ersten NUR-Glieds 132 und des fünften NUR-Glieds 140 die übrigen der in 5 gezeigten NUR-Glieder deaktiviert sind. Weiter ist das Spaltenprädecodiersignal DCA23 in den H-Zustand gesetzt und das andere Spaltenprädecodiersignal DCA23 in den L-Zustand gesetzt, so daß das Potential am ersten Steuerknoten 601 in den L-Zustand und das Potential am zweiten Steuerknoten 602 in den H-Zustand geht. Gemäß dem H-Zustand des Ausgangssignals des ersten NUR-Glieds 132 ist deshalb nur das Spaltenauswahlsignal CSL0 in dem H-Zustand aktiviert und die anderen Spaltenauswahlsignale CSL1–CSL7 sind in dem L-Zustand deaktiviert. Falls in 3 die Wortleitung WL0 ausgewählt wird, werden die von den Bitleitungspaaren BL0, BL0, BL1 und BL1 gelesenen 2-Bitdaten durch das aktivierte Spaltenauswahlsignal CSL0 über die vier Spaltenauswahlschalter 20 zu den Eingabe/Ausgabeleitungspaaren I/O0, I/O0, I/O1 und I/O1 auf der linken Seite des Unter-Speicherzellenfeldes übertragen. Die Eingabe/Ausgabeleitungspaare I/O0, I/O0, I/O1 und I/O1 werden gemäß den Datenpotentialen angesteuert. Dann geht, da die Spaltenadresse CA0 in 6 im L-Zustand ist, das bei der Vorladung und Gleichsetzung der nicht ausgewählten Eingabe/Ausgabeleitungspaare, d.h. der Eingabe/Ausgabeleitungspaare I/O0', I/O0', I/O1' und I/O1' auf der rechten Seite des Unter-Speicherzellenfeldes, verwendete Eingabe/Ausgabeleitungs-Vorladungssignal IOPRI in den H-Zustand, wodurch die in 7 gezeigten PMOS-Transistoren 234 und 232 und die Vorladungsschaltungen 244 und 242 aktiviert werden. Wenn die Eingabe/Ausgabeleitungspaare I/O0, I/O0, I/O1 und I/O1 auf der linken Seite des Unter-Speicherzellenfeldes durch die Aktivierung des Spaltenauswahlsignals CSL0 angesteuert werden, werden die Eingabe/Ausgabeleitungspaare I/O0', I/O0', I/O1' und I/O1' auf der rechten Seiten des Unter-Speicherzellenfeldes gleichgesetzt und auf das Potential Vcc-VTH vorgeladen.
Falls sich inzwischen die Spaltenadresse CA0 im H-Zustand befindet, geht nur das Spaltenprädecodiersignal DCA01 in den L-Zustand und die anderen Spaltenprädecodiersignale DCA01, DCA01 und DCA01 gehen in den H-Zustand. Weiterhin sind die Spaltenprädecodiersignale DCA23 und DCA23 noch in dem H- bzw. L-Zustand. Deshalb ist nur das zweite NUR-Glied 134 aktiviert und die anderen NUR-Glieder sind deaktiviert. Da die Eingänge des zweiten NUR-Gliedes 134 in diesem Zustand auf den L-Pegel gehen, ist nur das Spaltenauswahlsignal CSL1 im H-Zustand aktiviert. Wie in 3 gezeigt, werden gemäß der Aktivierung des Signals CSL1 die von den Bitleitungspaaren BL2, BL2, BL3 und BL3 gelesenen 2-Bitdaten über die vier Auswahlschalter 20 zu den Eingabe/Ausgabeleitungspaaren I/O0', I/O0', I/O1' und I/O1' auf der rechten Seite des Unter-Speicherzellenfeldes übertragen. Die Eingabe/Ausgabeleitungspaare I/O0', I/O0', I/O1' und I/O1' werden entsprechend den übertragenen Datenpotentialen angesteuert. Dann wird, da die Spaltenadresse CA0 in 6 im H-Zustand ist, das zur Vorladung und Gleichsetzung der Eingabe/Ausgabeleitungspaare I/O0, I/O0, I/O1 und I/O1 auf der linken Seite des Unter-Speicherzellenfeldes verwendete Eingabe/Ausgabeleitungs-Vorladungssignal IOPRI in den H-Zustand gebracht, wodurch die in 7 gezeigten PMOS-Transistoren 238 und 236 und die Vorladungsschaltungen 248 und 246 aktiviert werden. Wenn die Eingabe/Ausgabeleitungspaare I/O0', I/O0', I/O1' und I/O1' auf der rechten Seite des Unter-Speicherzellenfeldes durch die Aktivierung des Spaltenauswahlsignals CSL1 aktiviert werden, werden die Eingabe/Ausgabeleitungspaare I/O0, I/O0, I/O1 und I/O1 auf der linken Seite des Unter-Speicherzellenfeldes gleichgesetzt und auf das Potential Vcc-VTH vorgeladen.
Wie oben erwähnt werden die anderen Spaltenauswahlsignale CSL2–CSL7 gemäß 8 seriell erzeugt. Wenn gemäß dem Zeitablaufdiagramm in 8 die Eingabe/Ausgabeleitungspaare I/O0, I/O0, I/O1 und I/O1 auf der linken Seite des Unter-Speicherzellenfeldes durch Aktivierung der geradzahligen Spaltenauswahlsignale CSL0, CSL2, CSL4 und CSL6 angesteuert werden, werden die Eingabe/Ausgabeleitungspaare I/O0', I/O0', I/O1' und I/O1', die durch Aktivierung der ungeradzahligen Spaltenauswahlsignale CSL1, CSL3, CSL5 und CSL7 angesteuert werden, durch das von den in 6 gezeigten Schaltungen aktivierte Eingabe/Ausgabe-Vorladungssignal IOPRI vorgeladen und gleichgesetzt. Im Gegensatz hierzu werden, wenn die Eingabe/Ausgabeleitungspaare I/O0', I/O0', I/O1' und I/O1' durch Aktivierung der ungeradzahligen Spaltenauswahlsignale CSL1, CSL3, CSL5 und CSL7 angesteuert werden, die Eingabe/Ausgabeleitungspaare I/O0, I/O0, I/O1 und I/O1 durch das von den in 6 gezeigten Schaltungen aktivierte Eingabe/Ausgabe-Vorladungssignal IOPRI vorgeladen und gleichgesetzt.
Da, wie oben beschrieben, die Eingabe/Ausgabebusse auf der linken und der rechten Seite des Unter-Speicherzellenfeldes alternativ angesteuert und vorgeladen werden, ist im Gegensatz zu herkömmlichen Bausteinen die kurze Zeit zum Inaktivieren und die lange Zeit zum Aktivieren des Spaltenauswahlsignals, entsprechend der Knappheit von Vorladungs- und Gleichsetzungszeit, nicht nötig. Da weiter genügend Zeit zum Vorladen einer Eingabe/Ausgabeleitung erhalten wird, können die Daten sukzessive über den mit den Eingabe/Ausgabebussen verbundenen Datenbus ohne Verzögerung der Datenübertragungszeit durch ein Vorladen der Eingabe/Ausgabeleitungspaaren ausgegeben werden.
In der obigen Ausführungsform der vorliegenden Erfindung ist nur die Richtung der Datenübertragung von der Speicherzelle zu den Eingabe/Ausgabeleitungspaaren gezeigt. Es ist jedoch auch möglich, entsprechend der Erzeugung des obengenannten Spaltenauswahlsignals die Eingabe/Ausgabeleitungspaare in dem Fall anzusteuern und vorzuladen, in dem Daten vom Äußeren des Chips über die Eingabe/Ausgabeleitungspaare in die Speicherzelle übertragen werden. Wenn das Unter-Speicherzellenfeld so angeordnet ist, daß die Eingabe/Ausgabeleitungspaare in zwei Teile geteilt werden und mit Spaltenauswahlsignalen gearbeitet wird, ist, obwohl die Spaltenadreßsignale durch das Binary-Count-Verfahren erzeugt werden, dem Fachmann bekannt, daß die Spaltenadreßsignale durch ein Interleave-Verfahren erzeugt werden können.
Wie oben beschreiben, werden die Eingabe/Ausgabeleitungspaare durch verschiedene Spaltenauswahlsignale zu verschiedenen Zeitintervallen angesteuert und vorgeladen, so daß Zeit vorhanden ist, um die Eingabe/Ausgabeleitungspaare vorzuladen und eine stabile Datenübertragungsoperation durchzuführen. Weiter ist es eine erfindungsgemäße Auswirkung, daß die Ansteuerung und das Vorladeverfahren für die Eingabe/Ausgabeleitungspaare auf die hohe Betriebsgeschwindigkeit des dynamischen RAMs in dem Halbleiterbaustein angewendbar ist.

Claims

Halbleiterspeicherbauelement umfassend: eine Mehrzahl von Speicherzellen (10), eine erste Gruppe von Eingabe/Ausgabeleitungspaaren (I/00, I/00, I/01, I/01) und eine zweite Gruppe von Eingabe/Ausgabeleitungspaaren (I/00', I/00', I/01', I/01'), eine Mehrzahl von Auswahlleitungen mit: einer ersten Gruppe von Spaltenauswahlleitungen (CSL0, CSL2, CSL4) zur Auswahl von Speicherzellen für die erste Gruppe von Eingabe/Ausgabeleitungspaaren (I/00, I/00, I/01, I/01), einer zweiten Gruppe von Spaltenauswahlleitungen (CSL1, CSL3, CSL5) zur Auswahl von Speicherzellen für die zweite Gruppe von Eingabe/Ausgabeleitungspaaren (I/00, I/00', I/01, I/01'), und eine Mehrzahl von Wortleitungen (WL0–WLk-1) zur gemeinsamen Auswahl von Speicherzellen für beide Gruppen von Eingabe/Ausgabeleitungspaaren (I/00, I/00, I/01, I/01, I/00', I/00' I/01', I/01'), wobei die zweite Gruppe von Eingabe/Ausgabeleitungspaaren (I/00', I/00', I/01', I/01') vorgeladen und gleichgesetzt wird, wenn die Eingabe/Ausgabeleitungspaare (I/00, I/00, I/01, I/01) innerhalb der ersten Gruppe angesteuert werden, und die erste Gruppe von Eingabe/Ausgabeleitungspaaren (I/00, I/00, I/01, I/01) vorgeladen und gleichgesetzt wird, wenn die Eingabe/Ausgabeleitungspaare (I/00, I/00', I/01; I/01') innerhalb der zweiten Gruppe angesteuert werden.
Halbleiterspeicherbauelement nach Anspruch 1, wobei die Daten alternativ durch die Eingabe/Ausgabeleitungspaare (I/00, I/00, I/01, I/01, I/00', I/00', I/01'; I/01') der ersten und zweiten Gruppe übertragen werden.
Halbleiterspeicherbauelement nach Anspruch 1 oder 2, wobei die erste und zweite Gruppe der Spaltenauswahlsignale (CSL0, CSL2, CSL4; CSL1, CSL3, CSL5) verwendet werden, um verschiedene Gruppe von Eingabe/Ausgabeleitungspaaren (I/00, I/00, I/01, I/01, I/00', I/00', I/01'; I/01') auszuwählen.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, wobei das Halbleiterspeicherbauelement eine Mehrzahl von Speicherzellenanordnungen umfasst, wobei die erste und zweite Gruppe von Eingabe/Ausgabeleitungspaaren (I/00, I/00, I/01, I/01, I/00', I/00', I/01'; I/01') jeweils auf einer ersten und zweiten Seite der Speicherzellenanordnung angeordnet sind.