DE69422120T2

DE69422120T2 - Synchroner dynamischer Speicher mit wahlfreiem Zugriff

Info

Publication number: DE69422120T2
Application number: DE69422120T
Authority: DE
Inventors: Haruki Toda
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-09-29
Filing date: 1994-09-29
Publication date: 2000-05-25
Anticipated expiration: 2014-09-30
Also published as: US6816433B2; EP0646928B1; EP0646928A2; EP0902433B1; US6144615A; US5715211A; US20020059323A1; EP0902433A3; EP0646928A3; EP0902433A2; US6928028B2; JP3099931B2; US20030185089A1; DE69429289T2; KR0139874B1; US5596541A; JPH0798981A; KR950009711A; US6487142B2; US20030031078A1

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft einen synchronen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) für Bündellese/Schreibbetriebsschritte.

2. Beschreibung des Stands der Technik

In IEEE Mournal of Solid-State Circuits, Nov. 1991, Seiten 1493 bis 1497, ist eine hierachische Datenbusstruktur beschrieben, zum Strukturieren mehrerer Zellfelder in mehrere Bänke, auf die asynchron zugegriffen wird.
Ferner betrifft die US-A-4,630,230 eine Datenverteilung unter Einsatz einer Pipeline-Technik.
Weiterhin betrifft Patent Abstracts of Japan, Bd. 009, Nr. 334 und DE 37 27 688 eine unabhängig arbeitende Zellenadreß- Signallatchschaltung für jedes Zellfeld in einem Halbleiterspeicher und ein Halbleiterspeichersystem jeweils mit einer ersten und zweiten Speicherbank.
Die Fig. 1 zeigt einen üblichen dynamischen RAM (DRAM) mit einer üblichen Basisarchitekturkonfiguration. Die Fig. 2 zeigt eine detaillierte Zeichnung des in Fig. 1 gezeigten üblichen DRAMs.
Bei der übrigen Grundarchitekturkonfiguration des dynamischen RAMs (DRAM) erfolgt das Datenauslesen einer Speicherzelle, die mit einer Wortleitung ausgewählt wird, durch Übertragen zu einem Leseverstärker (S/A) über eine Bitleitung.
Ein Paar von Datenpunkten, die durch die S/A-Einheit verstärkt werden, werden an einen Ausgangspuffer 104 über ein Paar von Feldtransistoren 101 (in Fig. 2 gezeigt) ausgelesen, durch die das Paar der Datenpunkte durch ein Signal auf einer Spaltenauswahlleitung CSL gespeichert wird.
Für die übrige Grundarchitekturkonfiguration des in den Fig. 1 und 2 gezeigten DRAMs erfolgt die Beschreibung einer der Architekturkonfigurationen für ein übliches synchrones DRAM (SDRAM) nachfolgend.
Die Fig. 3 zeigt einen Pfad für die synchronen Datenlese/Schreibbetriebsvorgänge für die Eingabe und Ausgabe einer Dateneinheit. Diese Betriebsschritte werden nun kurz erläutert.
Während der Ausgabe einer Zeichenkette serieller Daten werden dann, wenn die Kopfadresse der Daten in der Zeichenkette zur Verfügung gestellt wird, zwei benachbarte CSL-Leitungen gemäß den Spaltenauswahlleitungen CSL1 und SCL2 ausgewählt, und vier Datenpunkte der Speicherzellen werden über vier Paare der DB-Leitungen ausgelesen. Dies ist ein 2-Bit Prefetch- System, bei dem über zwei Spalten in zwei Teilzyklen simultan ausgelesene Daten seriell transferiert werden, und zwei Paare der DB-Leitungen werden ausgewählt, um mit der seriellen Zugriffsadressierung von den vier Paaren der DB-Leitungen übereinzustimmen. Diese Auswahl wird durch eine DB- Auswahlvorrichtung durchgeführt. Die Daten auf den zwei Paaren ausgewählter DB-Leitungen werden zu zwei Paaren der RWD-Leitungen RWD1 und RWD2 transferiert. Daten in den ersten zwei Zyklen auf den zwei Paaren der RWD-Leitungen werden in Register R1 und R2 gespeichert, und Daten in den nächsten beiden Zyklen werden in Registern R3 und R4 gespeichert.
Bei diesem Schreibbetrieb in die Register R1 bis R4 wird die Folge zum Speichern der Daten von den RWD-Leitungen RWD1 und RWD2 in die Register R1 bis R4 durch RWD-Schalter RWDS1 und RWDS2 bestimmt.
Die Datenführung über diese Schalter RWDS1 und RWDS2 wird als Zugriffsfolge in die Register R1 bis R4 durch Registertransfergatter RTG1 und RTG2 gespeichert, die abwechselnd jeweils bei zwei Zyklen geöffnet sind, um eine Datenausgabe mit hoher Geschwindigkeit zu ermöglichen.
Die RWD-Schalter 1, 2 und die Registertransfergatter RTG1 und RTG2 sind, wie in Fig. 3 gezeigt, aus Gattern bestehend aus FET-Transistoren aufgebaut. Die in den Registern R1, R4 gespeicherten Daten, wie beispielsweise in Fig. 4 gezeigt, werden zu dem Ausgangspuffer 104 ausgelesen.
Die Fig. 5 zeigt ein Zeitablaufdiagramm des Datentransferzustands bei diesem oben beschriebenen Datenlesebetrieb. In Fig. 5 ist der Datentransferzustand unter der Bedingung dargestellt, daß die Bündellänge den Wert 8 aufweist und die Latenzzahl den Wert 3 aufweist, gezählt nach dem Bestimmen oder Halten der Adresse.
In Fig. 5 ist der Betriebszustand für jede der in Fig. 3 gezeigten Konfigurierungselemente dargestellt. Diese werden nun in Folge erläutert.
Zunächst wird bei einem ersten Taktzyklus (CLK) ein Spaltenadreßfreigabeimpuls (/CAS) von dem hohen zu dem nierigen Pegel geschaltet, die Kopfadresse einer Zeichenkette der Bündeldaten wird gesetzt, und der Zugriff beginnt. Nach dem Bestimmen der Kopfadresse wird gemäß der Adressierfolge für den Bündeldatenzugriff eine interne Adresse für jeweils zwei Zyklen erzeugt, und ein Zugriffsbetrieb wird bei dem Anstieg der Pegel von jeweils zwei Spaltenauswahlleitungen CSL durchgeführt.
Steigen die Spaltenauswahlleitungen CSL an, so tritt das DB- Leitungspaar unmittelbar in einen Aktiv- bzw. Belegtzustand ein. Werden Daten zufriedenstellend auf dem DB-Leitungspaar gehalten, so werden unter Einsatz der DB-Auswahlvorrichtung Daten von den zwei Paaren bei den vier Fachpaar-DB-Leitungen zu dem RWD-Leitungspaar transferiert, und die RWD-Leitung tritt immer bei zwei Zyklen in den Belegtzustand ein.
Werden Daten ausreichend auf den RWD-Leitungen gehalten, so werden Daten in dem Register durch den Betrieb eines der Registertransfergatter RTG1, RTG2 und eines der RWD-Schalter RWD1 und RWD2 gespeichert.
Bei diesem Datenspeicherbetrieb werden die RWD-Schalter 1 oder 2 geeignet durch Adressieren für die Bündeldaten ausgewählt und angeschaltet, und normalerweise sind die Registertransfergatter 1 und 2 abwechselnd angeschaltet, und die Daten werden im Register gespeichert.
Werden die jeweiligen Registertransfergatter RTG1 und RTG2 angeschaltet, so werden die Inhalte der Register unmittelbar beschrieben, Daten werden seriell von einem AUSGANG transferiert, der in den Belegtzustand eintritt.
Während dieser Bündeldatentransfer gesteuert wird, ist nach dem Abschluß des Zugriffs für den Bündeldatentransfer der Taktzyklus zum Beginnen eines neuen Bündeltransferzugriffs beschränkt, da der interne Betrieb mit zwei Taktzyklen abgewickelt wird. In anderen Worten ausgedrückt, wird eine Zeitbeschränkung so erzeugt, daß ein neuer Zugriff nicht ausgehend von einem optionalen Zyklus begonnen wird, auf dem der Bündeldatentransfer abgeschlossen ist. Wird ein neuer Bündeldatentransferzugriff ausgehend von einem optionalen Zyklus begonnen, nachdem der vorangehende Bündeldatentransfer abgeschlossen ist, so ist es erforderlich, zeitweise die Steuerung der Taktperiode rückzusetzen und den neuen Bündeldatentransfer nach zwei Taktzyklen zu beginnen.
Aus diesem Grund wird intern ein Datenbündelabschlußsignal zu einer Zeit erzeugt, zu der der Bündeldatentransferzugriff abgeschlossen ist und zu der es nicht erforderlich Ist, den Bündeldatentransferzugriff zu steuern. Das Steuersystem wird anhand des Taktzyklus rückgesetzt, bei dem das Datenbündelabschlußsignal erzeugt wird. Dieser Taktzyklus wird durch das Bezugszeichen CLK9 bezeichnet, das in Fig. 5 gezeigt ist.
Da es dann, wenn das Rücksetzen nicht abgeschlossen ist, nicht möglich ist, einen neuen Bündeldatentransferzyklus zu beginnen und eine Zeitperiode von mehreren zehn ns für das Rücksetzen erforderlich ist, tritt das Setzen einer neuen Startadresse für einen neuen Bündeldatentransfer ausgehend von einem Taktzyklus 11 auf. Aus diesem Grund ist es nicht möglich, einen neuen Bündelzugriff in den Taktzyklen CLK9 und CLK10 festzulegen. Demnach ist die Ausgabe eines neuen Bündeldatentransfers nach der in Fig. 5 dick punktiert gezeigten Linien nicht möglich, so daß die Datenausgabe des neuen Bündeldatentransfers lediglich nach der dünn punktiert gezeigten Linie möglich ist, was für einen Bündeldatentransfer mit hoher Geschwindigkeit nachteilhaft ist.
Wie sich anhand der vorangehenden Beschreibung erkennen läßt, ist der oben beschriebene Rücksetzbetrieb in einem üblichen synchronen DRAM während des Transfers für eine Bündeldatenzeichenkette erforderlich. Da dieser Rücksetzbetrieb eine vergleichsweise lange Zeit in Anspruch nimmt, ist es sehr mühsam, fortlaufend Bündeldaten mit hoher Geschwindigkeit zu transferieren.
Zusätzlich ist in einem üblichen synchronen DRAM das Datentransfersystem für Zellfelder einer Mehrfachbankarchitekturkonfiguration nicht in optimaler Weise ausgebildet, was eine Erhöhung der Chipfläche erfordert.

ZUSAMMENFASSUNG DER ERFINDUNG

Demnach besteht eine Aufgabe der vorliegenden Erfindung unter gehöriger Beachtung der Nachteile derartiger üblicher synchroner DRAMs in der Bereitstellung eines synchronen DRAMs mit der sich die Anordnung von Zellfeldern mit einer Mehrfachbankarchitekturkonfigurierung sowie eine Optimierung des Datentransfersystems und/oder ein Bündeldatentransfer mit hoher Geschwindigkeit erzielen läßt.
Gemäß der vorliegenden Erfindung wird ein synchroner dynamischer Speicher mit wahlfreiem Zugriff bereitgestellt, wie er in dem Patentanspruch 1 definiert ist.
Bei dem oben beschriebenen synchronen DRAM sind die n/m-Bit I/O-Busse zwischen angrenzenden Bänken angeordnet.
Der oben beschriebene synchrone DRAM enthält ferner eine Treibervorrichtung zum Treiben der Zellfelder, derart, daß
eine vorgegebene Zahl der Datenbusleitungen (DB) zwischen angrenzenden Zellfeldern angeordnet sind, die Datenbusleitungen für das Timesharing gemeinsam durch die angrenzenden Zellfelder eingesetzt werden, und die angrenzenden Zellfelder abwechselnd unter Steuerung durch die Treibervorrichtung getrieben werden.
In dem oben beschriebenen synchronen DRAM gilt n = 8 und m = 2, und ein 8 Bit I/O Bus ist gemeinsam zwischen angrenzenden Blöcken vorgesehen, jede Bank ist in zwei Blöcke unterteilt und jeder Block setzt einen 4 Bit I/O Bus in dem 8 Bit I/O Bus ein.
Bei dem oben beschriebenen synchronen DRAM gilt n = 8 und m = 4, ein 8 Bit I/O Bus ist gemeinsam zwischen angrenzenden Bänken vorgesehen, und jede Bank ist in vier Blöcke unterteilt, und jeder Block nützt einen 2 Bit I/Ö Bus in dem 8 Bit I/O Bus.
Das oben beschriebene synchrone DRAM enthält ferner I/O- Puffer, die jeweils jedem der I/O-Busse zugeordnet sind, und der I/O-Puffer ist angrenzend zu einer I/O-Anschlußfläche angeordnet, die dem I/O-Puffer zugeordnet ist.
Das oben beschriebene synchrone DRAM enthält ferner ein erstes internes Taktsystem und ein zweites internes Taktsystem zum Steuern eines Bündeldatentransfers, bei dem eine Zeichenkette von Bündeldaten synchron zu einem externen Taktsignal übertragen wird, wenn eines der internen Taktsysteme getrieben wird, und der Bündeldatentransfer bzw. die Bündeldatenübertragung wird unmittelbar durch das ausgewählte interne Taktsystem begonnen, derart, daß
dann, wenn die Übertragung einer Zeichenkette der Bündeldaten unter Steuerung des ersten Taktsystems abgeschlossen ist oder wenn ein Bündelunterbrechungssignal zum Unterbrechen des Transfers der Zeichenkette der Bündeldaten empfangen wird, das erste interne Taktsystem in einen Rücksetzzustand eintritt und das zweite interne Taktsystem zum Steuern des Transfers einer Zeichenkette nächster Bündeldaten getrieben ist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich anhand der folgenden Beschreibung bevorzugter Ausführungsformen im Zusammenhang mit der beiliegenden Zeichnung; es zeigen:
Fig. 1 eine Grundkonfigurationsdarstellung für ein übliches DRAM;
Fig. 2 ein Diagramm zum Darstellen eines Teils der Konfiguration des in Fig. 1 gezeigten üblichen DRAMs;
Fig. 3 ein Diagramm zum Darstellen eines Teils der Konfiguration im Zusammenhang mit einem Bündeldatentransfer für ein übliches synchrones DRAM;
Fig. 4 ein Diagramm zum Darstellen eines Teils der Konfiguration des in Fig. 3 gezeigten synchronen DRAMs;
Fig. 5 ein Zeitablaufdiagramm für den Bündeldatentransferbetrieb der in Fig. 3 gezeigten Struktur des synchronen DRAMs;
Fig. 6 eine Konfigurationszeichnung für die erste Ausführungsform eines synchronen DRAMs gemäß der vorliegenden Erfindung;
Fig. 7 ein Blockschaltbild zum Darstellen der Beziehung zwischen den Zellfeldern und Datenbussen in einem in Fig. 6 gezeigten Zellfeldpaar;
Fig. 8 ein Diagramm zum Darstellen der Beziehung der in Fig. 6 gezeigten Datenübertragungspfade und -bänke;
Fig. 9 ein Blockschaltbild zum Darstellen einer Treibervorrichtung zum Treiben von Zellfeldern in dem synchronen DRAM gemäß der vorliegenden Erfindung;
Fig. 10 eine andere Konfigurationszeichnung für die erste Ausführungsform eines synchronen DRAMs gemäß der vorliegenden Erfindung;
Fig. 11 eine Konfigurationszeichnung für die Beziehung zwischen I/O-Bussen und I/O-Anschlußflächen bei einem synchronen DRAM gemäß der vorliegenden Erfindung;
Fig. 12 eine Konfigurationszeichnung zweier interner Taktsysteme in einem synchronen DRAM im Zusammenhang mit der vorliegenden Erfindung;
Fig. 13 ein Diagramm zum spezifischen Darstellen eines Teils der Konfiguration der in Fig. 12 dargestellten zweiten Ausführungsform;
Fig. 14 ein Diagramm zum spezifischen Darstellen eines Teils der Konfiguration der in Fig. 11 dargestellten Ausführungsform;
Fig. 15 ein Betriebszeitablaufdiagramm für die in Fig. 14 gezeigte Struktur.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Die Merkmale dieser Erfindung ergeben sich im Verlauf der folgenden Beschreibung beispielhafter Ausführungsformen, die zum Zweck der Darstellung der Erfindung erfolgt und nicht als diese einschränkend anzusehen ist.
Ausführungsformen der vorliegenden Erfindung werden nun unter Bezug auf die Zeichnung erläutert.
Die Fig. 6 zeigt ein Architekturkonfigurierungsdiagramm für eine erste bevorzugte Ausführungsform eines synchronen dynamischen Speichers mit wahlfreiem Zugriff (synchronous Dynamic Random Access Memory, DRAM) gemäß der vorliegenden Erfindung.
Die in Fig. 6 gezeigte erste Ausführungsform kann grundlegend als ein synchroner DRAM-Speicher angesehen werden, mit einer 64 Mega-Bit (64 Mb) Strukturkonfigurierung. Der synchrone DRAM mit 64 Mb enthält vier Bänke jeweils mit 4096 Zeilen x 512 Spalten · 8 I/O-Einheiten (2 · 4 I/O-Einheiten).
Jede Bank enthält zwei Blöcke, beispielsweise den Block 1 und den Block 2 in der Bank 1. Jeder Block enthält acht Zellfeldpaare 63, und jedes Zellfeldpaar entspricht 1 Mb. Weiter detailliert ausgeführt, wie in Fig. 7 gezeigt, besteht jedes 1 Mb-Zellfeldpaar 63 aus zwei Zellfeldern 71 und 72 jeweils mit 1024 Spalten · 512 Zeilen mit Leseverstärkern (S/As), die zwischen zwei Zellfeldern 71 und 72 aufgenommen sind. Jeder der Blöcke in jeder Bank weist einen Datenbus 61 für vier I/O-Einheiten auf. Hierdurch wird eine Bank in zwei Blöcke unterteilt, derart, daß jede Hälfte der Hälfte der I/O-Einheiten entspricht, so daß sich acht I/O-Einheiten in einem Bus für vier I/O-Einheiten aufnehmen lassen, insbesondere für vier Blöcke. Diese Konfiguration führt zu einer Reduktion der Chipfläche, da der Bereich der I/O-Busse 61 die Hälfte des Bereichs in dem in Fig. 1 gezeigten üblichen synchronen DRAM ist.
Zudem werden beim Treiben der Zellfelder beispielsweise im Fall der Bank 1 die 1 Mb Zellfeldpaare 63, bezeichnet durch die geneigten Linien, getrieben, und jedes Zellfeldpaar 63 nützt immer zwei I/O-Einheiten. Jeder I/O-Bus 61 wird aus vier I/O-Einheiten gebildet, und er ist gemeinsam zwischen zwei angrenzenden Blöcken vorgesehen, beispielsweise zwischen der Bank 1 und der Bank 2 oder zwischen der Bank 3 und der Bank 4. Der Grund hierfür besteht darin, daß sich Daten nicht zu zwei Bänken zur gleichen Zeit gemäß den Spezifikationen für ein Synchronisieren transferieren lassen.
Als nächstes erfolgt die Beschreibung der Architekturkonfiguration des Datentransferpfads zwischen dem Zellfeld und dem I/O-Bus.
Die Fig. 7 zeigt ein Blockschaltbild zum Darstellen der detaillierten Konfiguration eines Zellfeldpaars 63 (Abschnitt mit schrägen Linien), wie in Fig. 6 gezeigt.
Wie in Fig. 7 gezeigt, bestehen die Zellfelder 71, 72 und 73 aus 1024 Spalten · 512 Zeilen. Leseverstärker (S/A) 74 werden gemeinsam bei beiden Seiten der Zellfelder 71 und 72 verwendet, und sie führen einen Lesebetrieb für die Bitleitung 76 des Zellfelds 71 oder 72 durch, das getrieben wird. Die an beiden Seiten des ausgewählten getriebenen Zellfelds - beispielsweise des Zellfelds 72 - ausgerichtete S/A-Einheit 74 führt einen Lesebetrieb auf einer Bitleitung dieses Zellfelds durch.
Vier Paare der Datenbusleitungen DB11, DB12, DB13, DB14 sind zwischen den Zellfeldern 71 und 72 angeordnet, und vier Paare von Datenbusleitungen DB21, DB22, DB23, DB24 sind zwischen den Zellfeldern 72 und 74 vorgesehen. Beispielsweise werden zwei Paare der Datenbusleitungen DBII, DB12, DB13 und DB14 durch eine DB-Auswahlvorrichtung 75 ausgewählt. Daten werden in derselben Weise übertragen, wie in Fig. 3 erläutert.
In Fig. 7 nicht gezeigt, sind für die Verbindung der Bitleitung 76 - dargestellt durch eine gestrichelte Linie - und jeder S/A-Einheit 74, Umschaltschaltkreise zwischen jeder S/A-Einheit 74 und jeder Bitleitung 76 vorgesehen, die bei einem nicht getriebenen Zellfeld abgetrennt sind.
Die Bitleitungen 76 in einem Zellfeld sind entlang der rechten Richtung und der linken Richtung immer zu zweit zum Bilden unterschiedlicher I/O-Einheiten angeordnet. Wie in Fig. 7 gezeigt, bezeichnen Spaltenauswahlleitungen CSL1 und CSL2 zwei angrenzende Spaltenauswahlleitungen, die bei jedem Taktzyklus gleichzeitig ausgewählt sind. Durch die Spaltenauswahlleitungen CSL1 und CSL2 sind die zwei DB- Leitungen bei den vier Paaren der I/O-Einheiten, die auf beiden Seiten des Zellfelds 72 vorliegen, mit der S/A-Einheit 74 in einem Zeitpunkt verbunden.
Nun ist in Fig. 8 die Verbindungsbeziehung zwischen den I/O1 bis I/O&sub4; RWD-Leitungen, bestehend aus den I/O-Bussen gezeigt. Die Fig. 8 zeigt den Teil 72, der in der Fig. 6 als durch die punktierte Linie umrandet gezeigt ist.
Die Fig. 8 zeigt die I/O1 RWD-Leitung bis zu der I/O4 RWD- Leitung, die für die gemeinsamen I/O-Einheiten für die Bank 1 und die Bank 2 darstellen. Die Zellfelder 63 als schräger Linienabschnitt der Bank 1 werden selektiv getrieben. Die vergrößerte Konfiguration der Zellfelder 63 ist detailliert gezeigt. Jedes zweite der zwei Zellfelder wird getrieben. Beispielsweise wird das durch die geneigten Linien dargestellte Zellfeld 71 und 73 getrieben. Die getriebenen DB-Auswahlvorrichtungen 81 bis 84 sind auch durch die geneigten Linien bezeichnet und mit der I/O1 RWD-Leitung bis I/O4 RWD-Leitung verbunden, in Folge zu der Hälfte der in Fig. 8 gezeigten Blöcke unter Bildung der Bank 1. Weiterhin sind die RWD-Leitungen für die I/O-Einheiten 5, 6, 7, 8 mit der anderen Hälfte der Blöcke für die in Fig. 8 nicht gezeigten Bänke verbunden.
Die DB-Leitungen werden gemeinsam an beiden Seiten der Zellfelder 71 bis 74 verwendet, so daß es dann, wenn dieser Typ von Datentransferpfad vorgesehen ist, möglich ist, die Adresse der I/O-Einheit jedem Zellfeld wirksam durch Treiben jedes zweiten Zellfelds zuzuordnen.
Die Fig. 9 zeigt ein Blockschaltbild zum Darstellen einer Treibervorrichtung 90 zum Treiben des Zellfelds 71 bis 74 in dem synchronen DRAM der ersten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 9 gezeigt, werden zwei Zellfelder 71 und 73 unter Steuerung der Treibervorrichtung 90 getrieben. Die Daten von dem Zellfeld 71 werden zu den I/O1 und I/O2 RWD-Leitungen durch die DB-Auswahlvorrichtungen 81 und 82 transferiert. Die Daten von dem Zellfeld 73 werden zu den I/O3 und I/O4 RWD-Leitungen über die DB- Auswahlvorrichtungen 83 und 84 transferiert (bezeichnet durch die geneigten Linien). Demnach werden die DB-Leitungen gemeinsam durch die angrenzenden Zellfelder verwendet. Beispielsweise werden die mit der DB-Auswahlvorrichtung 82 verbundenen DB-Leitungen für das Zellfeld 71 und das Zellfeld 72 gemeinsam mit Time-Sharing verwendet.
Demnach ist es mittels der Zellfelder und der Datentransferpfade mit dieser Architekturkonfiguration gemäß der ersten Ausführungsform der vorliegenden Erfindung, wie sie oben detailliert beschrieben ist, möglich, einen synchronen DRAM mit großem Volumen zu bilden, der sich bilden läßt, da die Zunahme der Systemfläche aufgrund der Datenübertragungspfade auf ein Minimum gehalten werden kann. Insbesondere besteht die Architekturkonfiguration des synchronen DRAMs gemäß dieser Ausführungsform darin, daß jede Bank in zwei Blöcke unterteilt ist und die I/O RWD-Leitungen in zwei Teilen zugeordnet sind und daß Datenbusse, die zum Time-Sharing verwendet werden können, teilweise getrennt sind und die Datentransferpfade in den Datenbussen, die sich zum Time-Sharing zwischen den Bänken und dergleichen verwenden lassen, gemeinsam mit den Zellfeldern, den Bänken und dergleichen vorgesehen sind.
Gemäß der oben beschriebenen ersten Ausführungsform wird eine Bank in zwei Teile unterteilt. Jedoch kann, wie beispielhaft in Fig. 10 gezeigt, eine Bank auch in vier Blöcke, Block 1 bis Block 4, unterteilt sein, und es lassen sich 2 Bit I/O- Busse für die jeweiligen Blöcke verwenden.
Weiterhin ist bei der in Fig. 6 gezeigten Konfigurationsanordnung dann, wenn ein I/O-Puffer (bei den Fig. 6 und 11 weggelassen) gemäß den jeweiligen I/O-Bussen 61, wie in Fig. 11 gezeigt, in einem Layout-Gebiet 106 (bezeichnet durch die punktierte Linie) für Anschlußflächen angrenzend zu einer I/O-Anschlußfläche (in Fig. 11 weggelassen) gebildet wird, der Verdrahtungspfad zwischen dem I/O-Puffer und der I/O-Anschlußfläche kurz, und es ist möglich, eine Reduktion in der Chipfläche zu erzielen.
Die Fig. 12 zeigt eine Ansicht eines Taktsystems im Zusammenhang mit der vorliegenden Erfindung und ein Blockschaltbild eines Taktsystems zum Steuern des internen Betriebs, unter Darstellung der Architektur zum Überwinden der Einschränkungen für das Rücksetzen, das im Zusammenhang mit dem üblichen Beispiel eines internen Takts zum Steuern der Datentransfers erläutert wurde.
Die starken Linien in Fig. 12 zeigen einen Signalpfad. Ist bei diesem System eine Serie von Betriebsschritten abgeschlossen, so werden Rücksetz- und Umschaltsignale zu jedem Block übertragen, wie anhand der punktierten Linien gezeigt.
Ein externes Taktsignal CLK wird über einen Schalter S1 zu dem internen Taktsystem 1 übertragen, das ein Signal zum Steuern der Ausgangsgröße von den in Fig. 3 gezeigten Registern R1 bis R4 erzeugt. Das interne Taktsystem 1 empfängt ein externes Signal/CAS zum Erzeugen eines internen Taktsignals zum Steuern anhand des externen Taktsignals CLK.
Das interne Taktsignal treibt einen Bündelsteuerabschnitt 117 zum Steuern eines Bündeldatenzugriffs über einen Schalter W1.
Ist eine Zeichenkette für den Bündelzugriff unter der Steuerung des Bündelsteuerabschnitts 117 abgeschlossen oder wird ein extern bereitgestelltes Bündelunterbrechungssignal empfangen, das den fortschreitenden Bündelzugriff anhält, so wird ein ENDE-Signal zu einem Block ES118 transferiert, der ein Rücksetz- und Umschaltsignal, ausgehend von dem Bündelsteuerabschnitt 117 erzeugt. Der Block ES118 gibt ein Signal R1 oder ein Signal R2 abwechselnd aus, jedesmal dann, wenn das ENDE-Signal empfangen wird. Die Fig. 13 zeigt den Fall, bei dem das Signal R1 ansteigt. In diesem Zeitpunkt fällt das Signal R2 ab. Im Ergebnis ist der Schalter S1 abgeschaltet, der Schalter S2 ist angeschaltet, das interne Taktsystem 1 tritt in einen Rücksetzzustand ein, und das interne Taktsystem 2 liegt in dem Standby-Zustand bzw. Wartezustand vor.
Anschließend kann dann, wenn das /CAS-Signal empfangen wird, das interne Taktsystem 2 zu jeder Zeit betrieben werden, in Übereinstimmung mit dem externen Taktsignal CLK. Weiterhin ist der Schalter S1 abgeschaltet und der Schalter S2 ist angeschaltet. Im Ergebnis wird die Steuerung des nächsten Bündeldatentransferbetriebs anhand des internen Taktsystems 2 durchgeführt.
Auf diese Weise läßt sich der nächste Bündeldatenbetrieb durch Einsatz eines anderen internen Taktsystems durchführen, ohne Verzögerung des Abschlusses für das Rücksetzen des bis zu diesem Punkt eingesetzten internen Taktsystems, und demnach liegen die üblichen Arten von Einschränkungen nicht vor. In anderen Worten ausgedrückt, wird gemäß der zweiten Ausführungsform die zeitliche Einschränkung nicht erzeugt, daß ein neuer Zugriff anhand eines optionalen Zyklus begonnen wird, nachdem der vorangehende Bündeldatentransfer abgeschlossen ist.
Die in Fig. 12 gezeigten Schalter S1, S2, W1, W2, die internen Taktsysteme 1 und 2 und der Bündelsteuerabschnitt 117, sind beispielsweise so strukturiert, wie in Fig. 13 gezeigt.
Die Schalter S1, S2, W1, W2 sind mit komplementären FET- Transistoren gebildet. Die internen Taktsysteme 1 und 2 enthalten ein Schieberegister 120, das ein Steuersignal zum sequentiellen Steuern eines Transfergatters 129 erzeugt, das die Ausgabe von Daten von den Registern R1 bis R4 steuert, und ein Transfergatter 121 zum Auswählen der Steuersignale für das interne Taktsystem 1 und das interne Taktsystem 2, die durch die Schieberegister 120 erzeugt werden, auf der Grundlage der Umschaltsignale R1 oder R2 und für das anschließende Bereitstellen eines derselben für die Transfergatter 129.
Der Bündelsteuerabschnitt 117 enthält einen Zähler 122 zum Zählen der Länge einer Zeichenkette einer Bündeldatenübertragung zum Erzielen einer Kenntnis des Abschlusses des Bündeldatentransfers, und ein ODER-Gatter 123, das ein ENDE-Signal anhand der Ausgangsgröße des Zählers 122 ausgibt, oder anhand der Eingabe des Bündelunterbrechungssignals.
Wie in Fig. 12 gezeigt, weist der Block Es 118 eine Konfiguration auf, wie sie beispielsweise in Fig. 14 gezeigt ist. Getaktete Inverter 131 werden als Inverter dann betrieben, wenn das ENDE-Signal und das /ENDE-Signal ansteigen, und fallen diese Signal ENDE und /ENDE ab, so nimmt der Ausgang des getakteten Inverters 131 einen hohen Impedanzwert an. Das /ENDE-Signal ist komplementär zu dem ENDE-Signal, und demnach steigen immer dann, wenn das ENDE- Signal eine Pulsform aufweist, die Signale R1 und R2 abwechselnd an, wie in Fig. 15 gezeigt.
Hierdurch ist es durch Bereitstellen zweier interner Taktsysteme 1 und 2 zum Steuern des Bündeldatentransfers und durch abwechselnden Einsatz dieser beiden Systeme 1 und 2 möglich, Einschränkungen bei der Bündeldatenübertragung aufgrund der zum. Rücksetzen des Taktsystems erforderlichen Zeit zu eliminieren. Zusätzlich läßt sich durch Kombinieren zweier Taktsysteme mit der Ausführungsform mit der in Fig. 6 gezeigten Architekturkonfiguration die für das System erforderliche Fläche reduzieren, und demnach sind die Kosten reduziert. Demnach ist es möglich, einen SDRAM-Speicher mit großem Volumen in Kombination mit dem Vorteil zum Beheben der Einschränkung im Zusammenhang mit dem Bündeldatentransfer bereitzustellen.
Wie vorangehend erläutert, sind bei der vorliegenden Erfindung die Bänke in mehrere Blöcke unterteilt, die I/O- Busse sind in Zuordnung zu den zahlreichen Blöcken unterteilt, die I/O-Busse werden gemeinsam zwischen angrenzenden Bänken verwendet und die Datenbusse werden ebenso gemeinsam zwischen angrenzenden Zellfeldern verwendet. Demnach ist es möglich, die Layout-Konfiguration des Zellfelds und den Mechanismus eines Bündeldatentransfers zum Erzielen einer Größenreduktion des synchronen DRAMs zu optimieren.
Zusätzlich sind zwei Steuersysteme zum Steuern der Bündeldatenübertragung bei einer Ausführungsform der vorliegenden Erfindung vorgesehen, und demnach wird durch abwechselnden Einsatz der beiden Systeme eine Reduktion der Übertragungsgeschwindigkeit durch Rücksetzen der gebündelten Datenbündelübertragung vermieden, und es ist möglich, Datenbündelübertragungen mit hoher Geschwindigkeit zu erzielen.
Obgleich vorangehend eine vollständige und abschließende Offenbarung bevorzugter Ausführungsformen der vorliegenden Erfindung dargelegt sind, können zahlreiche Modifikationen und alternative Aufbauten und Äquivalente ohne Abweichen von dem Schutzbereich der Erfindung eingesetzt werden. Demnach ist die obige Beschreibung und Darstellung nicht als den Schutzbereich der Erfindung einschränkend anzusehen, der durch die angefügten Patentansprüche definiert ist.

Claims

1. Synchroner dynamischer Speicher mit wahlfreiem Zugriff, auf den nachfolgend mit DRAN Bezug genommen wird, enthaltend:

mehrere Zellfelder (71, 72, 73) derart, daß jedes der Zellfelder Zellen enthält, die in Zeilen und Spalten angeordnet sind und in mehrere Bänke (BANK 1, BANK 2, BANK 3, BANK 4) unterteilt sind, auf die asynchron zugegriffen wird; und

mehrere n Bit I/O Busse (61) für die gleichzeitige Eingabe und Ausgabe von n Bitdaten von und zu den mehreren Zellfeldern (71, 72, 73) mit n als positiver ganzer Zahl, derart, daß

jede Bank in m Blöcke (Block 1, Block 2) unterteilt ist, die jeweils mehrere der Zellfelder enthalten, mit m als positiver ganzer Zahl,

das DRAM für einen Time-Sharing-Einsatz ausgebildet ist, zwischen benachbarten Bänken mit gemeinsamen n Bit I/O Bussen (61), angeordnet zwischen benachbarten Blöcken, derart, daß

die n Bit I/O-Busse (61), die für das Time-Sharing zwischen angrenzenden Bänken gemeinsam eingesetzt werden, in n/m Bit I/O-Busse gruppiert sind, jeweils mit n/m Bit für jeden Block der m Blöcke einer Bank, und jeder Block in jeder Bank so ausgebildet ist, daß er eine Dateneingabe/Ausgabe zwischen den n/M-Bit I/O- Bussen und Datenbusleitungen in jedem Block durchführt.

2. Synchrones DRAM nach Anspruch 1, dadurch gekennzeichnet, daß die n/m-Bit I/O-Busse (61) zwischen angrenzenden Bänken angeordnet sind.

3. Synchrones DRAM nach Anspruch 1, dadurch gekennzeichnet, daß

es ferner eine Treibervorrichtung (90) zum Treiben der Zellfelder enthält, derart, daß

eine vorgegebene Zahl der Datenbusleitungen (DB) zwischen angrenzenden Zellfeldern angeordnet sind, die Datenbusleitungen für das Time-Sharing gemeinsam durch die angrenzenden Zellfelder eingesetzt werden, und die angrenzenden Zellfelder abwechselnd unter Steuerung durch die Treibervorrichtung (90) getrieben werden.

4. Synchrones DRAM nach Anspruch 1, dadurch gekennzeichnet, daß n = 8 und m = 2, ferner ein 8 Bit I/O-Bus gemeinsam zwischen angrenzenden Bänken vorgesehen ist, jede Bank in zwei Blöcke unterteilt ist und jeder Block einen 4 Bit I/O- Bus in dem 8 Bit I/O-Bus einsetzt.

5. Synchrones DRAM nach Anspruch 1, dadurch gekennzeichnet, daß n = 8 und m = 4, ferner ein 8 Bit I/O-Bus gemeinsam zwischen angrenzenden Bänken vorgesehen ist, jede Bank in vier Blöcke unterteilt ist und jeder Block einen 2 Bit I/O- Bus in dem 8 Bit I/O-Bus einsetzt.

6. Synchrones DRAM nach Anspruch 1, 4 oder 5, dadurch gekennzeichnet, daß es ferner I/O-Puffer enthält, die jeweils jedem der I/O-Busse (61) zugeordnet sind, und daß der I/O-Puffer angrenzend zu einer I/O-Anschlußfläche gemäß dem I/O-Puffer angeordnet ist.

7. Synchroner DRAM nach Anspruch 1, dadurch gekennzeichnet, daß er ferner

ein erstes internes Taktsystem und ein zweites internes Taktsystem enthält, und zwar zum Steuern einer Bündeldatenübertragung, bei der eine Zeichenkette von Bündeldaten synchron zu einem externen Taktsignal (CLK) übertragen wird, wenn eines der internen Taktsysteme getrieben wird, und die Bündeldatenübertragung unmittelbar durch das ausgewählte interne Taktsystem begonnen wird, derart, daß

dann, wenn die Übertragung einer Zeichenkette der Bündeldaten unter der Steuerung des ersten internen Taktsystems abgeschlossen ist oder wenn ein Bündel- Interruptsignal zum Unterbrechen der Übertragung der Zeichenkette der Bündeldaten empfangen wird, das erste interne Taktsystem in einen Rücksetzzustand eintritt und das zweite interne Taktsystem zum Steuern der Übertragung einer Zeichenkette nächster Bündeldaten getrieben ist.