Hintergrund der Erfindung
Feld der Erfindung:
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Die vorliegende Erfindung betrifft einen Halbleiterspeicher
und insbesondere einen Speicher, der mit wenigstens einem
Seriellzugriffsanschluß versehen ist.
Beschreibung des Standes der Technik:
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Mit Fortschreiten der Speichertechnologie wurden Speicher
mit Doppelanschluß entwickelt, die auf einem Halbleiterchip
mit einer Vielzahl von Anschlußstellen (Ports) ausgestattet
sind, und anstelle herkömmlicher Speicher mit
Einzelanschluß in praktische Anwendung gebracht. Da ein solcher
Doppelanschlußspeicher auf einem einzigen Halbleiterchip
eine Vielzahl von Ausgangsanschlüssen aufweist, besteht ein
großer Vorteil darin, daß eine Vielzahl von Daten synchron
verarbeitet werden können. Auf dem Gebiet der
Bildverarbeitung, welches in jüngster Zeit einen beachtlichen
Fortschritt durchgemacht hat, wird z. B. dieser
Doppelanschlußspeicher als Speicher (als "Bildspeicher" bezeichnet) zum
Halten von Bilddaten verwendet. Der Doppelanschlußspeicher
dieser Art umfaßt einen Freizugriffsanschluß und einen
Seriellzugriffsanschluß auf dem einzelnen Chip. Der
Freizugriffsanschluß ist der gleiche, wie der an einem
herkömmlichen RAM (Freizugriffsspeicher) vorgesehene Anschluß. Im
Falle eines 1-Bit-Ausgabespeichers wird über diesen
Anschluß ein Bit aus der frei zugegriffenen Speicherzelle
herausgelesen oder in dieselbe eingeschrieben, während im
Falle eines Speichers zur Mehrfachbit-Parallelausgabe der
Anschluß dazu benutzt wird, eine Vielzahl von Bits
gleichzeitig zu lesen oder zu schreiben. Andererseits wird der
Seriellzugriffsanschluß, der überlicherweise einen Puffer
(nachfolgend als "Leitungspuffer" bezeichnet) entsprechend
der Anzahl von Bits eines Wortes aufweist, dazu verwendet,
alle Bits in den Speicherzellen, die mit der Wortleitung
verbunden sind und in Übereinstimmung mit einer
Zeilenadressinformation in dem Zellenfeld ausgewählt werden,
gleichzeitig zu empfangen und diese seriell nach außen
abzugeben.
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In einem solchen als Bildspeicher verwendeten
Doppelanschlußspeicher können der Freizugriffsanschluß und der
Seriellzugriffsanschluß asynchron verwendet werden, so daß
das Lesen/Schreiben von Bilddaten zwischen einer CPU und
dem Bildspeicher und das Herauslesen von Anzeigedaten aus
dem Bildspeicher an eine Anzeigeeinrichtung (wie
beispielsweise einer CRT oder einer Flüssigkristallanzeige)
asynchron durchgeführt werden kann. Deshalb kann der
Doppelanschlußspeicher zu dem Verarbeitungsvermögen einer CPU,
einer Mochleistungsanzeige sowie der Vereinfachung einer
Bildschirmverarbeitung und einer Digitalisierung von TV,
VTR und dgl. stark beitragen.
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In dem obigen Doppelanschlußspeicher umfaßt die
Seriellanschlußstelle eine Wortdaten-Halteschaltung (nachfolgend als
"Zeilenpuffer" bezeichnet) zum Halten von aus einem
ausgewählten Wort abgezweigten Daten, eine
Seriellauswahlschaltung zum seriellen nacheinander Auswählen von in dem
Leitungspuffer gespeicherten Daten und eine
Seriellanschlußstelle zum Ausgeben von Daten, die durch die
Seriellauswahlschaltung bezeichnet werden. Um den
Doppelanschlußspeicher mit einer großen Speicherkapazität von beispielsweise
256 K-Bits oder 1 Mega-Bits praktisch auszuführen, ist der
gesamte Speicherbereich in eine Vielzahl von Speicherebenen
unterteilt. Jede der Speicherebenen ist mit einem
Freizugriffsanschluß und einem Seriellzugriffsanschluß, welcher
einen Leitungspuffer, eine Seriellauswahlschaltung und eine
Seriellausgabeschaltung umfaßt, versehen. Von der Vielzahl
von Speicherebenen ist eine Speicherebene wahlweise
aktiviert, während die restlichen anderen Speicherebenen
deaktiviert sind. Mit ansteigender Anzahl der Speicherebenen
muß jedoch die Anzahl an Leitungspuffern, als Kerne des
Doppelanschlußspeichers, in Proportion zu der Anzahl an
Speicherebenen erhöht werden. Deshalb nimmt, obwohl sich
der Gesamtbereich des Zellenfeldes aufgrund der Teilung in
Speicherebenen insgesamt nicht sehr viel ändert, die durch
die Leitungspuffer belegte Fläche im Verhältnis zu der Zahl
der Teilungen zu. Als Ergebnis davon entwickelt sich das
Problem darin, daß die Speicherzellenkapazität begrenzt
ist. Insbesondere weil der Seriellzugriffsanschluß mit dem
Leitungspuffer dazu in der Lage sein muß, mit dem
Freizugriffsanschluß asynchron zu arbeiten, werden für den
Leitungspuffer bevorzugt statische Halteschaltungen verwendet,
die keine Auffrischung erfordern, auch wenn für die
Speicherzellen in dem Feld dynamische Speichertransistoren
verwendet werden. Die für die statischen Halteschaltungen
notwendige Fläche ist jedoch bei weitem größer als die der
dynamischen Halteschaltungen.
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Darüber hinaus muß in dem herkömmlichen
Doppelanschlußspeicher die Bitzahl des Leitungspuffers der Anzahl der
Speicherzellen entsprechen, welche bei jedem
Zugriffszyklus, in jeder der Speicherebenen, ausgewählt werden.
Folglich ist alles in allem die Bitzahl in allen
Leitungspuffern beachtlich groß, obwohl sie nicht gleichzeitig benutzt
werden.
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Aus IEEE TRANSACTIONS ON CONSUMER ELECTRONICS, Band 32, Nr.
3, August 1986, New York, USA, Seiten 636-642, ist ein
herkömmlicher CMOS-Doppelanschlußspeicher bekannt. Dieser
Speicher kombiniert auf dem gleichen Chip einen dynamischen
Freizugriffsspeicher als RAM-Anschluß und eine statischen
Freizugriffsspeicher als Datenregister einer Anschlußstelle
eines Seriellzugriffsspeichers. Beide Anschlüsse sind
durch einen internen bidirektionalen Bus miteinander
verbunden. Mit Ausnahme für Datentransferzyklen zwischen dem
RAM-Anschluß und dem Seriellzugriffsspeicheranschluß
arbeiten beide Anschlüsse simultan und asynchron.
Zusammenfassung der Erfindung
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Es ist eine Aufgabe der vorliegenden Erfindung, eine
Halbleiterspeicherschaltung mit einem verbesserten
Seriellzugriffsanschluß zu schaffen, welcher mit einer reduzierten
Anzahl von Leitungspuffern gefertigt werden kann.
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Es ist eine weitere Aufgabe der vorliegenden Erfindung,
einen Doppelanschlußspeicher zu schaffen, welcher auf einer
reduzierten Fläche eines Halbleiterchips gefertigt werden
kann.
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Die Halbleiterspeicherschaltung gemäß der vorliegenden
Erfindung umfaßt ein erstes und ein zweites Speicherfeld,
einen gemeinsamen Datenhalteschaltkreis, eine erste
Steuerschaltung zum Freigeben des ersten oder zweiten
Speicherfeldes und eine Datentransferschaltung, welche aus dem
ersten Speicherfeld abgezweigte Transferdaten an den
gemeinsamen Datenhalteschaltkreis überträgt, wenn das erste
Speicherfeld aktiviert ist, und von dem zweiten Speicherfeld
abgezweigte Daten an den gemeinsamen Datenhalteschaltkreis
überträgt, wenn das zweite Speicherfeld aktiviert ist.
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Cemäß der vorliegenden Erfindung ist der einzige gemeinsame
Datenhalteschaltkreis sowohl für das erste als auch für das
zweite Speicherfeld vorgesehen. Deshalb wird die auf dem
Halbleiterchip zum Ausbilden des Datenhalteschaltkreises
erforderliche Fläche stark reduziert.
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Die Erfindung ist im Anspruch 1 definiert.
Kurzbeschreibung der Zeichnungen
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Die obige und weitere Aufgaben, die Merkmale und Vorteile
der vorliegenden Erfindung werden aus der folgenden
detaillierten Beschreibung in Verbindung mit den beigefügten
Zeichnungen deutlicher. Es zeigen:
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Fig. 1 ein schematisches Blockdiagramm, das eine
Grundstruktur einer Doppelanschlußspeicherschaltung aus
dem Stand der Technik wiedergibt;
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Fig. 2 ein schematisches Blockdiagramm, das eine
Chipgestaltung des Doppelanschlußspeichers aus dem Stand
der Technik zeigt;
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Fig. 3 ein schematisches Blockdiagramm einer Speicherebene
in dem Speicher aus Fig. 2;
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Fig. 4 ein schematisches Blockdiagramm, das eine
Chipgestaltung eines Doppelanschlußspeichers gemäß einer
ersten Ausführungsform der vorliegenden Erfindung
wiedergibt;
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Fig. 5 ein schematisches Blockdiagramm, das eine
detaillierte Struktur einer Speicherebene in Fig. 4
wiedergibt;
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Fig. 6 ein schematisches Blockdiagramm, das eine Gestaltung
der Doppelanschlußspeicherschaltung gemäß einer
zweiten Ausführungsform der vorliegenden Erfindung
wiedergibt;
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Fig. 7 ein schematisches Blockdiagramm, das eine
detaillierte Struktur der Speicherebene aus Fig. 6
wiedergibt; und
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Fig. 8 ein schematisches Diagramm, das eine Gestaltung des
Doppelanschlußspeichers gemäß einer dritten
Ausführungsform der vorliegenden Erfindung wiedergibt.
Detaillierte Beschreibung der Erfindung
Stand der Technik:
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Nachfolgend wird das grundlegende Konzept des herkömmlichen
Doppelanschlußspeichers mit Bezug auf ein in Fig. 1
gezeigtes Speicherblockdiagramm beschrieben. Der
Freizugriffsanschluß (nachfolgend als der "RAM-Anschluß" bezeichnet)
umfaßt ein Speicherzellenfeld 10, einen Zeilendekoder 11,
einen Spaltendekoder 12, eine Lese- und Auswahlschaltung 13
und eine Frei-Anschlußstelle 14 zum Ausgeben der über die
Leseverstärker herausgelesenen Daten an die Außenseite und
zum Schreiben der von der Außenseite in das
Speicherzellenfeld 10 eingegebenen Daten. Das Speicherzellenfeld 10
umfaßt Wort leitungen WL in Zeilen, Bit leitungen BL in Spalten
und dynamische Speicherzellen MC, die in bekannter Weise
mit den Wortleitungen und den Bitleitungen gekoppelt sind.
Die Lese- und Auswahlschaltung 13 umfaßt in Spalten
vorgesehene Leseverstärker SA und
Spaltenauswahl-Transfergatetransistoren QR, die zwischen Ausgängen der Leseverstärker
SA und einer Eingang/Ausgang-Frei-Anschlußstelle 14
verbundenen Datenleitung DL&sub1; gekoppelt sind. Die Ausgänge des
Spaltendekoders 12 sind an Gates der Transistoren QR
angelegt, um einen der Transistoren QR leitend zu machen.
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Der Seriellzugriffsanschluß SAM umfaßt eine
Wortdaten-Halteschaltung (nachfolgend als "Leitungspuffer" bezeichnet)
15 zum temporären Halten der Daten eines Wortes (alle
Zellen mit einer Wortleitung verbunden) innerhalb des
Speicherzellenfeldes 10, einen Seriellzeiger 16 (gewöhnlich
ein programmierbares Schieberegister) zum willkürlichen
Sequenzen der Datenbits in einem in dem Leitungspuffer
gespeicherten Wort in Antwort auf ein Taktsignal φS und eine
Seriell-Anschlußstelle 17 zum seriellen Ausgeben des durch
den Seriellzeiger 16 bezeichneten Bits an die Außenseite
oder zum Schreiben des von außen seriell eingegebenen
Datums in den Zeilenpuffer. Eine notwendige Anzahl von
externen Anschlüssen (nicht dargestellt) sind mit dem
Frei-Anschluß 14 und dem Seriell-Anschluß 17 verbunden.
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Der Leitungspuffer 16 umfaßt eine Vielzahl von
Halteschaltungen, wie beispielsweise statische Flipflops FF, und eine
Vielzahl von Serielltransfergatetransistoren QS, die
zwischen Ausgangsanschlüssen der Halteschaltung FF und einer
mit einem Seriellanschluß 17 verbundenen Datenleitung DL&sub2;
gekoppelt sind. Die Gates der Transistoren QS sind mit den
Ausgängen der Seriellzeiger 16 verbunden und werden jeder
für sich leitend gemacht. Eine Datentransferschaltung 18
umfaßt eine Vielzahl von Transfergatetransistoren QT, die
zwischen den Ausgängen der Leseverstärker SA und den
Eingängen der Halteschaltungen FF in dem Leitungspuffer 15
gekoppelt sind, um in Antwort auf einen aktiven Pegel eines
Steuersignals DT gleichzeitig Daten von den Leseverstärkern
SA zu den Halteschaltungen FF zu übertragen.
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Die Betriebsweise des oben beschriebenen
Doppelanschlußspeichers wird erläutert. Falls der Seriellzugriffsanschluß
SAM von der in Fig. 1 gezeigten Schaltung entfernt wird&sub7;
ist die sich ergebende Schaltung die gleiche, wie die des
herkömmlichen Freizugriffsspeicher, wobei eine von außen
gegebene Zeilenadressinformation an den Zeilendekoder 11
eingegeben wird, um eine Wortleitung WL auszuwählen, und
eine Spaltenadressinformation an den Spaltendekoder 12
eingegeben wird, um eine Bitleitung auszuwählen, in dem ein
Transistor QR leitfähig gemacht wird. Als Ergebnis davon
wird auf das Speicherfeld, das am Schnittpunkt dieser
ausgewählten Wortleitung und Bitleitung positioniert ist,
zugegriffen, und ein Lesen/Schreiben des Datums wird in
Übereinstimmung mit einem Lese-/Schreibemodus über die
Frei-Anschlußstelle
14 ausgeführt. Andererseits ist der
Leitungspuffer 15 des Seriellzugriffsanschlusses SAM über die
Transferschaltung 18 mit jedem Eingang-/Ausgang-Knoten der
Lese- und Auswahlschaltung 13 innerhalb des
Freizugriffsanschlusses verbunden und ist so gestaltet, daß alle
Transfergates in Antwort auf DT nur in einem spezifischen, "Da
tentransfermodus" genannten Zyklus geöffnet werden, um
dadurch das Speicherzellenfeld 10 und den Leitungspuffer 15
miteinander elektrisch zu verbinden. Dieser
Datentransfermodus stellt einen Speicherzyklus dar, in welchem sich der
Freizugriffsanschluß weder in dem Lesezyklus noch in dem
Schreibzyklus befindet, und während dieser Zeitspanne
werden die Daten von einem Wort in dem Speicherzellenfeld 10
gemeinsam an den Leitungspuffer 15 übertragen oder werden
die Daten für ein Wort in dem Leitungspuffer 15 gemeinsam
an das Speicherzellenfeld 10 übertragen.
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Wenn die Daten für ein Wort in dem Speicherzellenfeld 10
durch den Datentransfermodus in den Leitungspuffer 55
eingeschrieben sind, sind alle Transfergatetransistoren QT
geschlossen. Als ein Ergebnis davon werden der
Freizugriffsanschluß und der Seriellzugriffsanschluß elektrisch
voneinander abgeschnitten. Deshalb ist es z. B. möglich, den
Inhalt des Leitungspuffers 15 von dem Seriellanschluß 17
seriell nach außen auszugeben und gleichzeitig über den
Freiwahlanschluß 14 Daten von außen in das Speicherzellenfeld
10 einzuschreiben oder Daten nach außen zu lesen. Mit
anderen Worten, da der Freizugriffsanschluß und der
Seriellzugriffsanschluß gleichzeitig und asynchron miteinander
betrieben werden können, kann die Nutzungseffizienz des
Speichers drastisch verbessert werden. Nebenbei gesagt, können,
falls die Kapazität einer Vielzahl von Worten (z. B. vier
Worten) an den Leitungspuffer 15 des
Seriellzugriffsanschlusses geliefert wird, ganz offensichtlich
4-Bit-Paralleldaten gleichzeitig über den Seriellschluß 17 eingegeben
und ausgegeben werden.
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Um den Doppelanschlußspeicher, wie er in Fig. 1 gezeigt
wird, auf praktisch einem Chip auszuführen, wird ein wie in
Fig. 2 gezeigtes Gestaltungsmuster verwendet. Mit anderen
Worten, das Speicherzellenfeld 10 aus Fig. 1 ist in zwei
Felder 11a und 11b unterteilt, welche auf der rechten und
der linken Seite angeordnet sind. Eine Lese- und
Auswahlschaltung 13a und ein Leitungspuffer 15a für das Zellenfeld
11a und ebensolche für das Zellenfeld 11b sind jeweils mit
diesen Zellenfeldern 11a und 11b vorgesehen, und ein
Spaltendekoder 12 und ein Seriellzeiger 16 sind in ihrem
Zentrum angeordnet, wie dargestellt. Diese Anordnung wird
primär dazu verwendet, um eine Verschlechterung der
Empfindlichkeit des Leseverstärkers zu verhindern. Falls das
Zellenfeld eine Einblockstruktur hätte, müßten Bitieitungen
verlängert werden, so daß die Streukapazität zwischen den
Bitleitungen anwächst und die Last (Anzahl an Zellen) des
Leseverstärkers anwächst, wodurch die Empfindlichkeit der
Leseverstärker verringert werden würde. Ferner müßte die
Vorladungszeit der Bitleitung verlängert werden, und die
Beantwortungsgeschwindigkeit des Speichers würde abnehmen.
Aus diesem Grunde ist das Zellenfeld in eine Vielzahl von
Blöcke unterteilt, um die Länge der Bitleitung zu
reduzieren, und der Leseverstärker ist für jeden Block angeordnet,
um den Empfindlichkeitsrückgang zu verhindern. Die
Vorladungszeit ist verkürzt, um eine schnelle Antwort zu
erhalten. Zudem ist auch der Zeilendekoder in Übereinstimmung
mit der Teilung des Zellenfeldes geteilt, die Zeilenadresse
wird den geteilten Zeilendekodern 11a, 11b aber gemeinsam
zugeführt, und die zwei Zellenfelder 10a und 10b werden
gleichzeitig aktiviert. Deshalb dienen die Zellenfelder 11a
und 11b in Fig. 2 zusammen einem Wort des in Fig. 1
gezeigten Speicherzellenfeldes 10.
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Die Grundstruktur des Doppelanschlußspeichers wurde somit
mit Bezug auf die Figuren 1 und 2 beschrieben, es ist aber
eine weitere Verbesserung notwendig, um einen Speicher mit
großer Kapazität auf einem Chip zu integrieren.
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Eine der Erfordernisse ist ein niedriger Energieverbrauch
durch Steuern einer niedrigen Spannung.
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Ein in Fig. 3 gezeigter Verbesserungsvorschlag wurde
gemacht, um dieses Erfordernis zu befriedigen. Fig. 3 ist ein
Gestaltungsdiagramm eines verbesserten
Doppelanschlußspeicherchips. Wie aus diesem Diagramm hervorgeht, ist der
Speicher als Ganzes in eine Vielzahl von Speicherebenen MP&sub1;
bis MP&sub4; unterteilt und nur eine beliebige Ebene ist in
Übereinstimmung mit dem Inhalt des höherrangigen Bits der
Zeilenadresse durch einen Ebenendekoder 21 ausgewählt,
wobei die anderen Ebenen nicht ausgewählt werden. Nachfolgend
wird dieses System als ein "Dekoderteilungssystem"
bezeichnet. Jede Ebene hat die gleiche Speichergestaltung, wie die
aus Fig. 2, und es ist möglich, eine Vielzahl von Speichern
als einen zusammen gebildeten Speicher mit großer Kapazität
zu betrachten. In Fig. 3 werden die höherrangigen zwei Bits
der an einen Zeilenadresspuffer 20 eingegebenen
Zeilenadresse einem Pre-Dekoder 21 zugeführt, und zwei
Zeilendekoder 11a, 11b innerhalb jeder Ebene werden gleichzeitig
in Übereinstimmung mit deren Inhalt ausgewählt. Es werden
z. B. über Auswahlsignale φP1-φP4 jeweils die Ebenen MP1
bis MP4 ausgewählt, wenn die höherrangigen Bits "00", "01",
"10" und "11" sind. Die anderen Bits der Zeilenadresse
außer diesen höherrangigen zwei Bits werden gemeinsam den
Zeilendekodern 11a, 11b in jeder Ebene zugeführt.
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Gemäß dieser Anordnung wird nur eine Ebene in
Übereinstimmung mit dem Inhalt der höherrangigen zwei Bits der
Zeilenadresse ausgewählt. Die ausgewählte Ebene ist aktiviert
und führt den Speichervorgang aus, der Rest der Ebenen
aber, welche sich im nicht-ausgewählten Zustand befinden,
sind außer Betrieb gesetzt. Deshalb sind die Dekoder und
die Leseverstärker in diesen außer Betrieb gesetzten Ebenen
außer Betrieb gesetzt, und der Speicher wird nicht
aufgefrischt. Deshalb wird nur in der ausgewählten Ebene Energie
verbraucht, und ein unnötiger Energieverbrauch in den
anderen Ebenen kann eingespart werden. Folglich kann die
Anforderung für einen niedrigen Energieverbrauch befriedigt
werden.
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Wie oben beschrieben, kann der Doppelanschlußspeicher mit
großer Kapazität nun mit einem geringen Energieverbrauch
arbeiten, jedoch werden die folgenden Probleme beachtlich
und sind weitere Verbesserungen notwendig.
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Mit zunehmendem Fortschreiten der Teilung des Zellenfeldes
muß die Anzahl an Leitungspuffern, als die Kerne des
Doppelanschlußspeichers, im Verhältnis zu der Anzahl an
Teilungen erhöht werden. Deshalb nimmt die Belegungsfläche der
Leitungspuffer im Verhältnis zu der Zahl an Teilungen zu,
obwohl sich die Gesamtfläche des Zellenfeldes aufgrund der
Teilung als Ganzes nicht sehr viel verändert. Als Ergebnis
davon entwickelt sich das Problem dahingehend, daß die
Speicherzellenkapazität begrenzt ist. Weil insbesondere der
Seriellzugriffsanschluß mit dem Leitungspuffer in der Lage
sein muß, asynchron mit dem das Zellenfeld enthaltenden
Freizugriffsanschluß zu arbeiten, werden vorzugsweise
statische Speicher, die keine Auffrischung erfordern, für den
Zeilenpufter verwendet, auch, wenn dynamische
Speicherzellen für die Speicherzellen in dem Feld verwendet werden.
Die für den statischen Speicher notwendige Fläche ist
jedoch bei weitem größer als die des dynamsichen Speichers.
Ferner kann eine komplementäre MOS-Transistor-Struktur
(CMOS) verwendet werden, um den Energieverbrauch des
Leitungspuffers selbst zu verringern. Um einen Puffer mit
einer Einwortkapazität als Leitungspuffer zu fertigen, wird
deshalb eine Fläche des Zehnfachen der Belegungsfläche der
Speicherzellen für ein Wort im Speichenzellenfeld 11
notwendig.
Folglich tritt dort ein Problem dahin gehend auf,
daß die Belegungsfläche des Leitungspuffers mit der Zunahme
der Anzahl an Teilungen des Speicherzellenfeldes nicht mehr
vernachlässigt werden kann.
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Falls zwei in einer Ebene existierende Leitungspuffer 15a,
15b gemeinsam genutzt werden können, kann zwar die
Gesamtbelegungsfläche der Leitungspuffer halbiert werden, wie
aber in den Figuren 2 und 3 gezeigt wird, ist es, so lange
wie die zwei Blöcke in einer Ebene (das heißt, im Fall von
Ebene MP1 der das Zellenfeld 10a enthaltende Block und der
das Zellenfeld 10b enthaltende Block) gleichzeitig
ausgewählt werden, schwierig, die dort existierenden
Leitungspuffer 15a und 15b gemeinsam zu benutzen. Dies wird in
weiterem Detail mit Bezug auf Fig. 2 beschrieben.
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Wie durch Fig. 2 dargestellt wird, hat jede Ebene zwei
aufgeteilte Blöcke. Das Speicherzellenfeld 10a und seine
Leseverstärkergruppe 13a, sein Leitungspuffer 15a und sein
Zeilendekoder 11a existiert in dem ersten Block, und das
Speicherzellenfeld 10b, seine Leseverstärkergruppe 13b,
sein Leitungspuffer 15b und sein Zeilendekoder 11b
existiert in dem zweiten Block. Es ist möglich, den
Spaltendekoder 12 zum gemeinsamen Auswählen der Bit leitungen der
zwei Zellenfelder 10a und 10b und den Seriellzeiger 16 zum
gemeinsamen Bezeichnen der Adresse der zwei Leitungspuffer
15a und 15b gemeinsam zu benutzen. Das Speicherzellenfeld
10a und der Leitungspuffer 15a sind durch die erste
Transferschaltung 18a miteinander verbunden und das
Speicherzellenfeld 17b und der Leitungspuffer 15b sind durch die
zweite Transferschaltung 18b miteinander verbunden. Diese
erste und zweite Transferschaltung 18a, 18b werden durch
das Steuersignal DT von einer Steuerschaltung 22 gemeinsam
EIN/AUS geschaltet.
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Vorausgesetzt, daß beide Leitungspuffer 15a und 15b eine
Einwortkapazität haben, werden Daten, die einem Wort
entsprechen, gleichzeitig von dem Speicherzellenfeld 10a und
10b jeweils an die entsprechenden Leitungspuffer 11a und
11b übertragen. Die auf diese Weise übertragenen Daten
werden über die Seriellanschlüsse 14a, 14b in der durch den
Seriellzeiger 12 bezeichneten Bitsequenz gleichzeitig nach
außen abgegeben. Als Ergebnis davon können 2-Bit-Daten in
Antwort auf φS parallel übertragen werden.
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Falls die Leitungspuffer 15a und 15b durch einen
Leitungspuffer ersetzt werden, muß ein Datentransfer von jedem
Speicherzellenfeld 10a, 10b an den Leitungspuffer auf der
Zeitteilungsbasis durchgeführt werden. Deshalb muß auch die
Struktur der Steuerschaltung 22 derart geändert werden, daß
ein EIN/AUS der jeweiligen Transfergategruppen 18a und 18b
auf der Zeitteilungsbasis durchgeführt werden kann, mit dem
Ergebnis, daß eine extrem komplizierte Schaltungstruktur
vorliegt. Ferner muß dem Datentransfermodus eine doppelt so
lange Zeitspanne wie die ursprüngliche Zeitspanne
zugewiesen werden, um den Datentransfermodus auszuführen, und
dieses führt zu der Ausweitung der Datentransferzeit. Da zu
einem Zeitpunkt nur ein 1-Bit-Datum vom Seriellanschluß
übertragen werden kann, verlängert sich die
Datentransferzeit an die Außenseite. Wie oben beschrieben, war es extrem
schwierig, die Anzahl an Leitungspuffern zu verringern.
Ausführungsform:
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Als nächstes wird eine Ausführungsform der vorliegenden
Erfindung im Detail mit Bezug auf Fig. 4 beschrieben. Fig. 4
ist ein Chipgestaltungsdiagramm, wenn die vorliegende
Erfindung mit einem Doppelanschlußspeicher mit vier Ebenen
MP1' bis MP4' angewendet wird. Vier Ebenen MP1' bis MP4'
werden auf einem einzigen Halbleiterchip ausgebildet und
zwei Speicherfelder (Block) 10a und 10b werden in jeder
Ebene in der gleichen Weise wie in der Vorrichtung des
Standes der Technik angeordnet. Jedoch ist eines der
Speicherfelder (das Feld, das das Speicherzellenfeld 10b, den
Zeilendekoder 11b und die Leseverstärkergruppe 13b in Fig.
2 enthält) der zwei Speicherfelder, die üblicherweise in
derselben Ebene MP1 angeordnet wurden, in einer von Ebene
MP1' unterschiedlichen Ebene, z. B. MP2', angeordnet.
Andererseits wird einer der Blöcke (der Block, der das
Speicherzellenfeld 10c, die Leseverstärkergruppe 13c und
den Zeilendekoder 10c in Fig. 1 enthält) der zwei
Speicherfelder, die üblicherweise in Ebene MP2 angeordnet wurden,
in Ebene MP1'angeordnet. Ebenso werden eines der
Speicherfelder 10f in der üblichen Ebene MP3 und eines der
Speicherfelder 10g in der üblichen Ebene MP4 gegeneinander
ausgetauscht und wie in der Zeichnung dargestellt angeordnet.
Da zudem die acht Speicherblöcke in Fig. 1 die gleiche
Schaltungsstruktur haben können, ist der Austausch des
Blockes selbst nicht notwendig, sondern es ist nur die
Änderung der Verdrahtungen des Auswahlsignals zum Auswählen
der Dekoder notwendig. Deshalb sind weder eine drastische
Änderung des Schaltungsdesigns noch zusätzliche Schaltungen
zum Steuern notwendig und Design sowie Fertigung sind
extrem einfach.
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Die Zeilenpuffer (die in der Zeichnung durch schräge Linien
wiedergegebenen Bereiche) in jeder Ebene können
gemeinschaftlich ausgebildet werden, indem die Gestaltung wie
oben beschrieben durchgeführt wird. Deshalb kann die
Belegungsfläche der Zeilenpuffer im Vergleich zum Stand der
Technik insgesamt um die Hälfte verringert werden.
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Im praktischen Betrieb werden zudem die oberen zwei Bits
der in das Zeilenadressregister 20 eingegebenen
Zeilenadresse durch den Predekoder 21 dekodiert. Wenn als
Ergebnis davon das erste Auswahlsignal φP1 erzeugt wird,
werden in der Praxis das Feld 10a in Ebene MP1' und das
Speicherfeld
10b in Ebene MP2' ausgewählt, während sich alle
anderen Speicherfelder 10c bis 10h im nicht-ausgewählten
Zustand befinden. In den ausgewählten zwei Speicherfeldern
10a in MP1' und 10b in MP2' werden die jweiligen
Zeilendekoder 11a und 11b aktiviert und die restlichen Bits, außer
den oberen zwei Bits der Zeilenadresse, werden dadurch
gemeinsam dekodiert. Als Ergebnis davon wird der jeweilige
Freizugriffsanschluß und Seriellzugriffsanschluß
betriebsfähig für diese zwei aktivierten Speicherfelder 10a und
10b, und falls der den Freizugriffsanschluß verwendende
Modus gesetzt wird, kann der Datentransfer über den
Freizugriffsanschluß zwischen den Speicherzellenfeldern 10a und
10b und der externen Vorrichtung (z. B. CPU) durchgeführt
werden. Falls der Datentransfermodus gesetzt ist, werden
über die Leseverstärkergruppe 13a im Speicherfeld 10a die
Daten für ein Wort an den Leitungspuffer der Ebene MP1
übertragen, und gleichzeitig werden über die
Leseverstärkergruppe 13b in dem Speicherblock 13b die Daten für ein
Wort an den Leitungspuffer der Ebene MP2' übertragen. Da
während dieser Zeitspanne das Speicherfeld 10c innerhalb
der Ebene MP1' und das Speicherzellenfeld 10d innerhalb der
Ebene MP2' außer Betrieb gesetzt sind, üben sie keinen
Einfluß auf die Leitungspuffer aus. Wenn ferner der
Datentransfermodus abgeschlossen ist, werden die Daten über die
jeweiligen entsprechenden Seriellanschlüsse bitweise
simultan und seriell von den Leitungspuffern der Ebenen MP1' und
MP2' an die externe Vorrichtung (z. B. einer CRT oder einer
Flüssigkristallanzeige) ausgegeben. Da dieser Betrieb
asynchron mit dem Betrieb des Freizugriffanschlusses
durchgeführt wird, ist es möglich, in der überlappenden Anordnung
einen wahlfreien Zugriff und einen seriellen Zugriff
auszuführen.
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Fig. 5 zeigt das interne Schaltblockdiagramm der in Fig. 5
gezeigten Ebene MP1' als ein typisches Beispiel und die
Betriebsweise innerhalb dieser Ebene im Datentransfermodus
wird in größerem Detail beschrieben. Wie aus Fig. 5 zu
erkennen ist, ist der Zeilendekoder 11a des Speicherfeldes
10a mit der Dekoderauswahl-Signalleitung φP1 verbunden, das
durch ein AND-Gate 51 erzeugt wird, und ist der
Zeilendekoder 11c des Speicherfeldes 10c mit der
Dekoderauswahl-Signalleitung φP2 verbunden, das durch ein AND-Gate 52
erzeugt wird. Ein einzelner Leitungspuffer 16-1 mit
Speicherbits von der gleichen Anzahl wie Spalten der Blöcke 10a und
10b wird gemeinsam für die Speicherfelder 10a und 10c in
der Ebene MP1' benutzt. Jede der Leseverstärkergruppen 13a
und 13c umfaßt eine Vielzahl von Leseverstärkern SA mit
Eingängen, die mit den Bitleitungen BL in den Feldern 10a
und 10c verbunden sind, und eine Vielzahl von
Spaltenauswahltransistoren QR, die zwischen die Ausgänge der
Leseverstärker SA und den Datenleitungen DL1a und DL1c gekoppelt
sind, welche jeweils mit den Freianschlüssen 14a und 14c
gekoppelt sind. Die Spaltenauswahltransistoren QR der
Leseverstärkergruppen 13a und 13c werden gemeinsam mit den
Ausgangssignalen des Spaltendekoders 12 versorgt. Der
Leitungspuffer 15-1 in der Ebene MP1' umfaßt eine Vielzahl von
Halteschaltungen FF und eine Vielzahl von
Transfergatetransistoren QS, die zwischen die Ausgänge der Malteschaltungen
FF und die mit dem Seriellanschluß 17-1 verbundene
Serielldatenleitung DL2-1 gekoppelt sind. Die Transferschaltung
18a umfaßt Datentransfertransistoren QT, die zwischen die
Ausgängen der Leseverstärker SA in der Gruppe 13a und die
Eingänge der Halteschaltungen FF gekoppelt sind, während
die Transferschaltung 18c Transistoren QT umfaßt, die
zwischen die Ausgänge von Leseverstärkern SA in der Gruppe 13c
und den Eingängen der Halteschaltungen FF in dem
Leitungspuffer 15-1 gekoppelt sind. Die Anzahl der
Halteschaltungen, der Transistoren QR in der Gruppe 13a, der
Transistoren QR in der Gruppe 13c, der Transistoren QT in den
Transferschaltungen 18a und 18c ist gleich der Anzahl an
Bitleitungen in den Blöcken 10a und 10c. Die Transferschaltung
18a ist in Antwort auf ein Steuersignal DT1 aktiviert, wenn
der Zeilendekoder 11a in Antwort auf φP1 aktiviert ist,
während die Transferschaltung 18c in Antwort auf ein
Steuersignal DT2 aktiviert ist, wenn der Zeilendekoder 11c in
Antwort auf φP2 aktiviert ist. Die Spaltendekoder 12 und
die Seriellzeiger 16 in den jeweiligen Ebenen MP1' bis MP4'
arbeiten simultan. Es ist jedoch auch möglich, die
Spaltendekoder und die Seriellzeiger der ausgewählten Ebenen, wie
z. B. MP1' und MP2' zu betreiben.
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Wenn die Speicherfelder 10a in MP1' und 10b in MP2' in
Antwort auf φP1bei der oben beschriebenen Konstruktion
ausgewählt werdend wird das Speicherfeld 10a der Ebene MP1' und
der Speicherblock 10b der Ebene MP2' simultan aktiviert.
Wenn der Datentranfermodus gesetzt ist, wird das Signal DT1
erzeugt, und die Transfergateschaltung 18a für das
Speicherfeld 10a der Ebene MP1' und die Transferschaltung 18c
in dem Speicherfeld 10b der Ebene MP2' werden simultan
leitend geschaltet. Da das Signal DT2 zu diesem Zeitpunkt
nicht aktiviert ist, sind die Transfergateschaltungen 18c
für das Speicherfeld 10c der Ebene MP1' und die
Transferschaltung 18d in dem Speicherfeld 10d der Ebene MP2' AUS
geschaltet. Deshalb sind die Leitungspuffer 16-1 und 16-2
der Ebenen MP1' und MP2' mit den Speicherzellenfeldern 10a
bzw. 10b elektrisch verbunden, während sie von den anderen
Speicherfeldern 10c und 10d elektrisch abgeschnitten sind,
so daß der Leitungspuffer gemeinsam für zwei Blöcke in
jeder Ebene verwendet werden kann. Auch der Seriellanschluß
kann gemeinsam in jeder Ebene verwendet werden.
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Mit Bezug auf die Figuren 6 und 7 wird die Doppelanschluß-
Speicherschaltung gemäß einer zweiten Ausführungsform der
vorliegenen Erfindung beschrieben.
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In dieser Ausführungsform werden nicht nur der
Leitungspuffer, sondern auch die Leseverstärker SA in jeder Ebene
gemeinsam benutzt. Wenn hier die durch die Leseverstärker SA
verstärkten Daten an den Zeilenpuffer 16 übertragen werden,
wird die Transfergateschaltung 18 zum Verbinden des
Leitungspuffers 16 mit den Leseverstärkern SA für die zwei
Speicherfelder 10a und 10c gemeinsam benutzt, wie in Fig. 7
gezeigt wird. Da jedoch die Leseverstärker SA gemeinsam
benutzt werden, muß jedes Speicherzellenfeld 10a und 10b
durch getrennte Transfergateschaltungen 18a' und 18c'
gekoppelt werden. Deshalb müssen Zellenfeld-Auswahlsignale
φRa und φRc zum Auswählen der Transfergateschaltungen 18a'
und 18c', in Übereinstimmung mit welchen ein Feld benutzt
wird, vorgesehen werden. Es ist jedoch möglich, eine
Schaltungsanordnung zu verwenden, in welcher die
Zellenfeld-Auswahlsignale φRa und φRc weggelassen werden und durch das
Dekoderauswahlsignal φP1, φP2 eine der beiden
Transfergateschaltungen synchron mit dem entsprechenden Zeilendekoder
aktiviert wird. In Übereinstimmung mit dieser
Ausführungsform kann auch der Leseverstärker gemeinsam verwendet
werden, indem einige Änderungen an der Schaltung vorgenommen
werden.
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Die zwei Ausführungsformen der vorliegenden Erfindung
wurden somit mit Bezug auf die Figuren 4-7 beschrieben. Falls
in diesen Ausführungsformen der Leitungspuffer in jeder
Ebene jedoch eine Zweiwortkapazität aufweist, können 4-Bit-
Daten über den Seriellzugriffsanschluß seriell und parallel
herausgezogen werden. Falls jedoch ein Leitungspuffer in
zwei Systeme unterteilt ist und mit einer Zweiwortkapazität
versehen ist, kann jeder Leitungspuffer der zwei Systeme
sehr eng und aneinander angrenzend angeordnet sein, und
darüber hinaus können beide gleichzeitig betriebsfähig
gemacht sein. In einer hochdichten Chipgestaltung gibt es
deshalb die Möglichkeit des Auftritts wechselseitiger
Interferenzen zwischen den Leitungspuffern der zwei Systeme
und die Möglichkeit eines Signalverlustes und einer
Inversion von Bitdaten.
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Eine in Fig. 8 gezeigte Schaltungsanordnung kann verwendet
werden, um solche Probleme zu lösen.
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Fig. 8 ist ein Gestaltungsdiagramm, das noch eine weitere
Ausführungsform der vorliegenden Erfindung zeigt.
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Wie aus diesem Diagramm zu erkennen ist, sind zwei
Speicherfelder in jeder Ebene angeordnet und ist ein
Leitungspuffer in jeder Ebene angeordnet. Dann ist die Anordnung so
getroffen, daß eines der Speicherfelder 10a, 10b, 10c, 10d
jeder Ebene und der anderen Speicherfelder 10e, 10f, 10g,
10h exklusiv ausgewählt wird. Zu diesem Zweck sind die
Ausgangssignalleitungen des Dekoders 21 so angeordnet, daß,
wenn das obere eine Bit der Zeilenadresse sich auf dem "H"-
Pegel befindet, das Speicherfeld 10a bis 10d ausgewählt
wird, und wenn es sich auf dem "L"-Pegel befindet, das
Speicherfeld 10e bis 10h ausgewählt wird.
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Als Ergebnis davon wird eines der Speicherfelder jeder der
vier Ebenen simultan aktiviert, und 4-Bit-Daten können von
den Leitungspuffern, die in physikalisch beabstandeten
Positionen angeordnet sind, abgezogen werden. Auf diese Weise
können ungünstige Einflüsse aufgrund wechselseitiger
Störungen der Leitungspuffer ausgeschlossen werden, und das
ist ausgesprochen vorteilhaft für eine hochdichte
Integration. Da zudem durch den Speicherblock in jeder Ebene im
nicht-ausgewählten Zustand keine Energie verbraucht wird,
wird ein niedriger Energieverbrauch nicht verhindert.
Auswirkung der Erfindung:
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Wie oben beschrieben, liefert die vorliegende Erfindung den
ausgezeichneten Effekt dadurch, daß die Belegungsfläche des
Leitungspuffers verringert werden kann, ohne eine
komplizierte Schaltung oder eine Designänderung zu erfordern.
Darüber hinaus gehen die Vorteile des
Dekoderteilungssystems
und des Zellenfeld-Teilungssystems nicht verloren.
Insbesondere kann die vorliegende Erfindung die Fläche im
Vergleich zum Stand der Technik, in Übereinstimmung mit
welchem die etwa zehn Wortleitungen entsprechende Fläche
für einen Leitungspuffer notwendig ist, um die Hälfte
reduziert werden. Dies kann stark zu der Verbesserung in
Richtung zu einer größeren Speicherkapazität beitragen. Ein
weiterer, größerer Effekt kann deshalb erhalten werden,
weil nicht nur der Leitungspuffer, sondern auch der
Leseverstärker und der Seriellanschluß gemeinsam benutzt werden
können, wie durch verschiedene vorstehende
Ausführungsformen dargestellt wird.
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Die vorliegende Erfindung kann zudem nicht nur auf die
Schaltungsanordnung angewendet werden, in welcher der
Speicherzellenfeldbereich aus dynamischen Speichern besteht
und der Leitungspuffer aus statischen Speichern besteht,
sondern auch auf die Schaltungsanordnung, in welcher beide
Bereiche aus statischen Speichern oder dynamischen
Speichern bestehen.