DE69325838T2

DE69325838T2 - Halbleiter-FIFO-Speicher

Info

Publication number: DE69325838T2
Application number: DE69325838T
Authority: DE
Inventors: Shotaro Kobayashi
Original assignee: NEC Corp
Current assignee: Micron Memory Japan Ltd
Priority date: 1992-03-26
Filing date: 1993-03-25
Publication date: 2000-02-24
Anticipated expiration: 2013-03-26
Also published as: JPH05274860A; DE69325838D1; EP0562604B1; EP0562604A2; EP0562604A3; US5371708A

Description

Hintergrund der Erfindung:

Erfindungsgebiet:

Die Erfindung betrifft eine Halbleiterspeichervorrichtung und insbesondere eine Halbleiterspeichervorrichtung vom FIFO-Typ (First In First Out), die für Bildaufzeichnung oder ähnliches verwendet wird.

Beschreibung des Standes der Technik

Ein für die Aufzeichnung von grafischen Daten oder Bilddaten angepaßter Teilbildspeicher oder Vollbildspeicher besteht normalerweise aus einer Halbleiterspeichervorrichtung vom FIFO-Typ. Da Bilddaten verarbeitet werden, muß die Halbleiterspeichervorrichtung des FIFO-Typs mit einer hohen Geschwindigkeit arbeiten und eine hinreichend große Speicherkapazität haben. Um diesen Anforderungen gerecht zu werden, wird für gewöhnlich eine Halbleiterspeichervorrichtung ausgestattet mit einem Speicherzellenarray verwendet. Das Speicherzellenarray ist aus dynamischen Speicherzellen gebildet, die hochintegriert sein können. Die Speichervorrichtung hat auch jeweilige Register zum Lesen und Schreiben, die mit jedem Bitleitungspaar des Speicherzellenarrays verbunden sind.
Fig. 1 zeigt die Struktur eines Speicherzellenabschnitts und eines Datenregisterabschnitts der bekannten Halbleiter speichervorrichtung vom FIFO-Typ. Bei der Speichervorrichtung ist das Speicherzellenarray 1 mit allgemein bekannter Struktur aus Speicherzelle C&sub1;&sub1; bis Cmn vom dynamischen Typ gebildet, die in einer Matrix aus m Zeilen und n Spalten angeordnet sind.
Bei dem Speicherzellenarray 1 sind Wortleitung WL&sub1; bis WLm zur Auswahl der Zeilen vorgesehen und Bitleitungspaare D&sub1;/ bis Dn/ zum Lesen oder Schreiben von Daten in/aus den Speicherzellen vorgesehen. Das Speicherzellenarray ist so angeordnet, daß die in der von der Wortleitung ausgewählten Speicherzellen gehaltenen Daten von den Speicherzellen an die Bitleitungen D&sub1; bis Dn und bis übertragen werden.
Jedes der Bitleitungspaare D&sub1;/ bis Dn/ ist mit einer Ausgleichsvorrichtung 2 und einem Leseverstärker 3 ausgestattet. Die Ausgleichsvorrichtung 2 empfängt ein Ausgleichssignal BL und eine Bezugsspannung Ref und lädt das entsprechende Bitleitungspaar entsprechend dem Ausgleichssignal BL auf die Bezugsspannung Ref vor. Der Leseverstärker 3 ist ein Differenzverstärker und wird von zwei Leseverstärkeraktivierungssignalen SEP, SEN aktiviert, um die an das Bitleitungspaar übertragenen Daten zu verstärken. Jedes der Bitleitungspaare D&sub1;/ bis Dn/ ist mit einem Lesedatenregister RR&sub1; bis RRn und einem Schreibdatenregister WR&sub1; bis WRn ausgestattet.
Des weiteren enthält die Halbleiterspeichervorrichtung einen Leseregisterschalter 5, einen Leseregisterzeiger 6, einen Schreibregisterschalter 10 und einen Schreibregisterzeiger 11. Der Leseregisterschalter 5 besteht aus 2n Übertragungsgates RDTa bis RDTz. Diese Übertragungsgates verbinden jedes der Bitleitungspaare D&sub1;/ bis Dn/ und jedes Lesedatenregister RR&sub1; bis RRn entsprechend dem an alle Übertragungsgates gegebenen Leseübertragungssignal RDTG. Beispielsweise verbindet das Übertragungsgate RDTa die Bit leitung D&sub1; mit einem Ende des Lesedatenregisters RR&sub1;, und das Übertragungsgate RDTb verbindet die Bitleitung mit dem anderen Ende des Lesedatenregisters RR&sub1;.
Der Leseregisterzeiger 6 besteht aus einem n-stufigen Schieberegister 7 zum Lesen und aus einer Anzahl n von Übertragungsgates PR&sub1; bis PRn. Die Übertragungsgates PR&sub1; bis PRn werden jeweils verwendet, um entsprechend dem Ausgang des Schieberegisters 7 eines der Lesedatenregister RR&sub1; bis RRn mit dem Lesedatenbus RB zu verbinden. Beispielsweise wird das Übertragungsgate PR&sub1; durch den Ausgang der ersten Stufe des Schieberegisters 7 gesteuert, um ein Ende des Lesedatenregisters RR&sub1; und den Lesedatenbus RB zu verbinden, und das Übertragungsgate PR&sub2; wird durch den Ausgang der zweiten Stufe des Schieberegisters 7 gesteuert, um das Lesedatenregister RR&sub2; und den Lesedatenbus RB zu verbinden. Das Schieberegister 7 zum Lesen ist so ausgestattet, daß es synchron mit dem Lesetakt RCK arbeitet.
Der Schreibregisterschalter 10 besteht aus einer Anzahl von 2n Übertragungsgates WDTa bis WDTz. Diese Übertragungsgates verbinden jeweils die Bitleitungspaare D&sub1;/ bis Dn/ und jedes der Schreibdatenregister WR&sub1; bis WRn entsprechend dem allen Übertragungsgates eingegebenen Schreibübertragungssignal WDTG. Beispielsweise verbindet das Übertragungsgate WDTa die Bitleitung D&sub1; mit einem Ende des Schreibdatenregisters WR&sub1;, und das Übertragungsgate WDTb verbindet die Bitleitung D&sub1; mit dem anderen Ende des Schreibdatenregisters WR&sub1;.
Der Schreibregisterzeiger 11 besteht aus einem n-stufigen Schieberegister 12 zum Schreiben und aus n Paaren von Übertragungsgates PW&sub1; bis PWn. Die Übertragungsgates PW&sub1; bis PWn werden jeweils verwendet, um eines der Schreibdatenregister WR&sub1; bis WRn mit dem Schreibdatenbus WB/ entsprechend dem Ausgang des Schreibschieberegisters 11 zu verbinden. Der Schreibdatenbus WB/ besteht aus einem Paar von Schreib datenleitungen WB/ . Beispielsweise wird das Übertragungsgate PW&sub1; von dem Ausgang der ersten Stufe des Schieberegisters 11 gesteuert, um ein Ende des Schreibdatenregisters WR&sub1; und die Schreibdatenleitung WB zu verbinden, und um ebenso das andere Ende des Schreibdatenregisters WR&sub1; mit der Schreibdatenleitung zu verbinden. Das Schreibschieberegister 11 ist so ausgebildet, daß es synchron mit dem Schreibtakt WCK arbeitet.
Bei der Halbleiterspeichervorrichtung werden die Daten von außerhalb der Vorrichtung in die Schreibdatenregister WR&sub1; bis WRn synchron mit dem Schreibtakt WCK über den Schreibdatenbus WB/ eingegeben. In diesem Fall werden die Daten in das Schreibdatenregister eingegeben, das von dem Schreibregisterzeiger 11 ausgewählt ist. Andererseits werden Daten aus den Lesedatenregistern RR&sub1; bis RRn nach außerhalb der Vorrichtung synchron mit dem Lesetakt RCK gelesen. Die Daten des von dem Leseregisterzeiger 6 ausgewählten Lesedatenregister werden an den Lesedatenbus RB übertragen.
Als nächstes wird der Datenübertragungsvorgang zum Schreiben beschrieben. Fig. 2A ist eine Zeitsteuerungskarte, die den Datenübertragungsvorgang von dem Schreibdatenregister an die Speicherzelle zeigt. Die folgende Beschreibung konzentriert sich auf den Betrieb des Bitleitungspaares D&sub1;/ , der ausgeführt wird, wenn die Wortleitung WL&sub1; ausgewählt ist. Es sei angenommen, daß Daten mit hohem Pegel in der Speicherzelle C&sub1;&sub1; gespeichert sind, und daß Daten mit entgegengesetzter Phase zu diesen Daten mit hohem Pegel in dem Schreibdatenregister WR&sub1; gespeichert sind.
Das Ausgleichssignal BL wird zunächst auf einen niedrigen Pegel geändert, und das Vorladen der Bitleitungen D&sub1; bis Dn und bis wird dann angehalten, um diese Bitleitungen in einen erdfreien oder schwebenden Zustand (floating state) zu bringen. Als nächstes wird die Wortleitung WL&sub1; auf den hohen Pegel geschaltet. Zu diesem Zeitpunkt werden die in der Speicherzelle C&sub1;&sub1; gespeicherten Daten als kleine Differenzspannung zwischen den Bitleitungen D&sub1; und D&sub1; übertragen. Jedoch werden, indem sich das Schreibübertragungssignal WDTG über eine vorgegebene Zeitspanne auf den hohen Pegel verschiebt, Signale mit umgekehrter Phase zu jener der Daten der Speicherzelle C&sub1;&sub1; von dem Schreibdatenregister WR&sub1; an das Bitleitungspaar D&sub1;/ übertragen. Dementsprechend werden die Daten des Schreibdatenregisters WR&sub1; dem Leseverstärker 3 als Differenzspannung zwischen den Bitleitungen D&sub1; und eingegeben. Anschließend werden, indem die Leseverstärkeraktivierungssignale SEP, SEN dazu gebracht werden, von dem Bezugsspannungspegel Ref auf den Leistungsversorgungspegel bzw. auf den Massepegel überzugehen, die elektrischen Potentiale der Bitleitungen D&sub1;/ auf die Masse- bzw. Leistungsversorgungspotentialpegel verstärkt und an die Speicherzelle C&sub1;&sub1; übertragen.
Durch Umschalten der Wortleitung WL&sub1; auf den niedrigen Pegel zum Beenden des Schreibens von Daten in die Speicherzelle C&sub1;&sub1; und durch gleichzeitiges Ändern des Ausgleichssignals BL auf den hohen Pegel zum Neustart des Vorladens der Bitleitung ist eine Reihe des Schreibvorgangs beendet. Obwohl die Beschreibung in bezug auf die Speicherzelle C&sub1;&sub1; durchgeführt wurde, sind auch die Speicherzellen C&sub1;&sub2; bis C1n mit der Wortleitung WL&sub1; verbunden, und die Daten werden auch in den Speicherzellen C&sub1;&sub2; bis C1n zusammen mit dem Speichern von Daten in der Speicherzelle C&sub1;&sub1; gespeichert. Die in den Speicherzellen C&sub1;&sub2; bis C1n gespeicherten Daten sind die gleichen Daten wie die Daten, die in den Schreibdatenregistern WR&sub2; bis WRn gespeichert sind.
Als nächstes wird der Datenübertragungsvorgang zum Lesen beschrieben. Fig. 2B ist eine Zeitsteuerungskarte, die den Datenübertragungsvorgang von einer Speicherzelle zu einem Lesedatenregister zeigt.
Das Ausgleichssignal BL wird zunächst auf den niedrigen Pegel geschaltet und das Vorladen der Bitleitungen D&sub1; bis Dn und bis wird gestoppt, um diese Bitleitungen in einen schwebenden Zustand zu bringen. Die Wortleitung WL&sub1; wird dann auf den hohen Pegel geladen. Im Ergebnis werden die in der Speicherzelle C&sub1;&sub1; gehaltenen Daten als kleine Spannungsdifferenz zwischen den Bitleitungen D&sub1; und übertragen und dem Leseverstärker 3 eingegeben. Indem die Leseverstärkeraktivierungssignale SEP, SEN von dem Bezugsspannungspegel auf den Leistungsversorgungs- bzw..Massepegel übergehen, werden die elektrischen Potentiale der Bitleitungen D&sub1;, auf die Leistungsversorgungs- bzw. Massepegel verstärkt. Zu diesem Zeitpunkt werden, indem das Leseübertragungssignal RDTG über eine vorgegebene Zeitspanne auf den hohen Pegel verschoben wird, die von dem Leseverstärker 3 verstärkten Daten an das Lesedatenregister RR&sub1; ausgelesen und gleichzeitig die verstärkten Daten erneut an die Speicherzelle C&sub1;&sub1; übertragen. Durch Ändern der Wortleitung WL&sub1; auf den niedrigen Pegel wird das Datenlesen aus der Speicherzelle C&sub1;&sub1; beendet. Da die Wortleitung WL&sub1; mit den Speicherzellen C&sub1;&sub2; bis C1n verbunden ist, werden die Daten auch in jeder dieser Speicherzellen C&sub1;&sub2; und C1n aufgefrischt. Als nächstes wird durch Änderung des Ausgleichssignals BL auf den hohen Pegel zum Neustart der Vorladung jeder Bitleitung D&sub1; bis Dn und bis eine Reihe der Lesevorgänge beendet.
Bei den FIFO-Typ-Halbleiterspeichervorrichtungen mit der Grundstruktur dieses Typs ist es nicht möglich, direkt eine bestimmte Adresse von außerhalb zu bezeichnen, um eine bestimmte Speicherzelle auszuwählen, so daß, wenn Defekte erkannt werden oder Probleme auftreten, während der Entwicklung der Speichervorrichtung selbst oder nachdem diese in einer Benutzervorrichtung eingebaut ist, es schwierig ist, die Ursache der Defekte oder Probleme zu analysieren. Deshalb ist in vielen Fällen eine Testschaltung in der Speichervorrichtung vorgesehen, um Defekte leicht zu analysie ren und die Analysezeit zu verkürzen. Zur Analyse der Defekte ist es wichtig, zu erkennen, ob die Ursache der Defekte in der Speicherzelle oder in dem Datenregister liegt, wobei es dementsprechend unvermeidbar ist, als eine Funktion der Testschaltung eine Bypaßübertragungsfunktion vorzusehen, um direkt Daten von dem Schreibdatenregister an ein Lesedatenregister zu übertragen, ohne die Speicherzellen zu durchlaufen.
Der Betrieb zur Übertragung von Daten von einem Schreibdatenregister an ein Lesedatenregister wird nun unter Bezug auf die in Fig. 1 gezeigte Halbleiterspeichervorrichtung beschrieben. Fig. 3 ist eine Zeitsteuerungskarte, die den Bypaßübertragungsbetrieb der Halbleiterspeichervorrichtung erläutert. Dieser Bypaßübertragungsbetrieb entspricht dem Lese- und Schreibbetrieb, die nacheinander durchgeführt werden.
Das Ausgleichssignal BL schaltet zunächst auf den niedrigen Pegel, und das Ausgleichen und Vorladen der Bitleitungen D&sub1; bis Dn und bis wird dann gestoppt. Die Wortleitung WL&sub1; schaltet dann auf den hohen Pegel, wobei zu diesem Zeitpunkt die in der Speicherzelle C&sub1;&sub1; gespeicherten Daten als kleine Spannungsdifferenz zwischen den Bitleitungen D&sub1; und übertragen werden. Hier wird durch Verschieben des Schreibübertragungssignals WDTG auf den hohen Pegel über eine vorgegebene feste Zeitspanne die in dem Schreibdatenregister WR&sub1; gespeicherten Daten den Bitleitungen D&sub1;, eingegeben. Bei dem in Fig. 3 gezeigten Beispiel haben die in dem Schreibdatenregister WR&sub1; gespeicherten Daten eine Phase, die gegenüber jener der in der Speicherzelle 11 gespeicherten Daten umgekehrt ist.
Als Ergebnis werden die Daten des Schreibdatenregisters WR&sub1; dem mit dem Bitleitungspaar D&sub1;/ verbundenen Leseverstärker 3 als Spannungsdifferenz zwischen den Bitleitungen D&sub1; und eingegeben. Anschließend werden, indem die Lesever stärkeraktivierungssignale SEP und SEN von dem Bezugsspannungspegel auf den Leistungsversorgungspegel bzw. den Massepegel übergehen, die elektrischen Potentiale der Bitleitungen D&sub1;, auf den Masse- bzw. den Leistungsversorgungsspannungspegel verstärkt. Zu diesem Zeitpunkt wird das Leseübertragungssignal RDTG über eine vorgegebene feste Zeitspanne auf dem hohen Pegel gehalten, und gleichzeitig die verstärkten Daten an dem Lesedatenregister RR&sub1; gelesen.
Die so ausgelesenen Daten sind identisch mit den in dem Schreibdatenregister WR&sub1; gespeicherten Daten. Als nächstes wird durch Ändern der Wortleitung WL&sub1; auf den niedrigen Pegel und des Ausgleichssignals BL auf den hohen Pegel und durch darauffolgendes Starten des Ausgleichens und Vorladens der Bitleitungen D&sub1; bis Dn und bis Dn eine Reihe der Bypaßübertragungsvorgänge beendet.
Bei den oben beschriebenen Vorgängen werden, wenn die Daten der Schreibdatenregister WR&sub1; bis WRn an die Bitleitungen übertragen wurden, diese vom Leseverstärker 3 übertragen und dann als verstärkte Daten an das Lesedatenregister RR&sub1; bis RRn jeweils übertragen. Deshalb ist, wenn irgendeine Unregelmäßigkeit in dem Speicherzellenarray 1 eine anormale Spannung an den Bitleitungen verursacht, der normale Bypaßübertragungsbetrieb gestört, und im Ergebnis ist es schwer, Unregelmäßigkeiten auf der Speicherzellenseite von Unregelmäßigkeiten in der Datenregisterseite deutlich zu unterscheiden. Die vorangehend beschriebene, bekannte Halbleiterspeichervorrichtung vom FIFO-Typ ist deshalb insoweit problematisch, als sie keine leichte Analyse von Unregelmäßigkeiten ermöglicht.
Eine Halbleiterspeichervorrichtung entsprechend dem Oberbegriff von Anspruch 1 ist in EP-A-0 239 916 offenbart.
Eine weitere FIFO-Speichervorrichtung ist in JP-A-1032491 offenbart. Entsprechend dieser Vorrichtung wird der Daten transfer zwischen einem Schreibregister und einem Leseregister über Bitleitungen innerhalb des Speicherzellenarrayabschnitts durchgeführt, indem eine Mehrzahl von Übertragungsgates geschaltet wird, ähnlich die Gates RDTa, RDTb, RDTy, RDTz, WDTa, WDTb, WDTy und WDTz in Fig. 1.
EP-A-0 288 860 und "PROCEEDINGS OF THE INTERNATIONAL TEST CONFERENCE 1984", 16.-18. Oktober 1984, IEEE, New York, USA; Seiten 294-299, F. POOL u. a. "TESTING A 317K BIT HIGH SPEED VIDEOMEMORY WITH A VLSI TEST SYSTEM", offenbaren einen FIFO-Speicher mit einem zwischen einem Lesebus und einem Schreibbus gebildeten Bypaß.

Zusammenfassung der Erfindung

Eine Aufgabe der Erfindung ist es, eine Halbleiterspeichervorrichtung vom FIFO-Typ zu schaffen, die leicht eine Analyse von Unregelmäßigkeiten durchführen kann.
Entsprechend der Erfindung wird diese Aufgabe durch eine Halbleiterspeichervorrichtung nach Anspruch 1 oder Anspruch 8 gelöst. Die abhängigen Ansprüche betreffen weitere vorteilhafte Aspekte der Erfindung.
Die oben genannten und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden Beschreibung unter Bezugnahme auf die beiliegenden Zeichnungen deutlicher, die Beispiele der bevorzugten Ausführungsformen der Erfindung zeigen.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm, das die Struktur eines Speicherzellenabschnitts und eines Datenregisterabschnitts einer bekannten Halbleiterspeichervorrichtung zeigt.
Fig. 2A ist eine Zeitsteuerungskarte, die den Datenübertragungsvorgang zum Schreiben bei der Halbleiterspeichervorrichtung aus Fig. 1 zeigt.
Fig. 2B ist eine Zeitsteuerungskarte, die den Datenübertragungsvorgang zum Lesen bei der Halbleiterspeichervorrichtung aus Fig. 1 zeigt.
Fig. 3 ist eine Zeitsteuerungskarte, die den Bypaßdatenübertragungsvorgang der Halbleiterspeichervorrichtung aus Fig. 1 zeigt.
Fig. 4 ist ein Blockdiagramm, das die Struktur eines Speicherzellenabschnitts und eines Datenregisterabschnitts der Halbleiterspeichervorrichtung einer ersten erfindungsgemäßen Ausführungsform zeigt.
Fig. 5A ist eine Zeitsteuerungskarte, die den Datenübertragungsvorgang zum Schreiben bei der Halbleiterspeichervorrichtung aus Fig. 4 zeigt.
Fig. 5B ist eine Zeitsteuerungskarte, die den Datenübertragungsvorgang zum Lesen bei der Halbleiterspeichervorrichtung aus Fig. 4 zeigt.
Fig. 6 ist eine Zeitsteuerungskarte, die den Bypaßdatenübertragungsvorgang bei der Halbleiterspeichervorrichtung aus Fig. 4 zeigt.
Fig. 7 ist ein Blockdiagramm, das die Struktur eines Speicherzellenabschnitts und eines Datenregisterabschnitts der Halbleiterspeichervorrichtung einer zweiten erfindungsgemäßen Ausführungsform zeigt.
Fig. 8 ist ein Blockdiagramm, das die Struktur einer Steuerung zeigt, die zur Verwirklichung der Bypaßdatenübertragung der Halbleiterspeichervorrichtung aus Fig. 7 verwendet wird.
Fig. 9A ist eine Zeitsteuerungskarte, die den Datenübertragungsvorgang zum Schreiben der Halbleiterspeichervorrichtung aus Fig. 7 zeigt.
Fig. 9B ist eine Zeitsteuerungskarte, die den Datenübertragungsvorgang zum Lesen der Halbleiterspeichervorrichtung aus Fig. 7 zeigt.
Fig. 10 ist eine Zeitsteuerungskarte, die den Bypaßdatenübertragungsvorgang der Halbleiterspeichervorrichtung aus Fig. 7 zeigt.
Fig. 11 ist eine Zeitsteuerungskarte, die einen weiteren Modus der Bypaßdatenübertragung der Halbleiterspeichervorrichtung aus Fig. 7 zeigt.
Detaillierte Beschreibung der bevorzugten Ausführungsformen Bevorzugte Ausführungsformen der Erfindung werden unter Bezugnahme auf die Zeichnungen beschrieben.
Zunächst wird die Beschreibung unter Bezug auf eine Halbleiterspeichervorrichtung einer ersten Ausführungsform unter Bezugnahme auf die Fig. 4-6 vorgenommen. Die Halbleiterspeichervorrichtung aus Fig. 4 ist ausgebildet, indem der Halbleiterspeichervorrichtung aus Fig. 1 zusätzlich Bypaßschalter hinzugefügt wurden.
Bei der Halbleiterspeichervorrichtung ist ein Speicherzellenarray 1 mit bekannter Struktur aus Speicherzellen C&sub1;&sub1; bis Cmn von einem dynamischen Typ gebildet, die in Form einer Matrix mit n Spalten angeordnet sind. In dem Speicherzellenarray 1 gibt es die Wortleitungen WL&sub1; bis WLn und die Bitleitungspaare D&sub1;/ bis Dn/ , und die Wortleitungen sind senkrecht zu den Bitleitungspaaren angeordnet. Jede Wortleitung WL&sub1; bis WLn ist zur Auswahl einer Zeile in dem Speicherzellenarray 1 vorgesehen, und jedes Bitleitungspaare D&sub1;/ bis Dn/ ist für das Lesen und Schreiben von Daten von oder in die Speicherzelle vorgesehen, die sich auf die von der Wortleitung ausgewählte Zeile bezieht. Jede der Speicherzellen C&sub1;&sub1; bis Cmn ist mit einer der Wortleitungen und mit einer der Bitleitungen verbunden.
Jedes der Bitleitungspaare D&sub1;/ bis Dn/ ist mit einer Ausgleichsvorrichtung 2 und einem Leseverstärker 3 ausgestattet. Die Ausgleichsvorrichtung 2 empfängt das Ausgleichssignal BL und die Bezugsspannung Ref und lädt das entsprechende Bitleitungspaar auf die Bezugsspannung Ref entsprechend dem Ausgleichssignal BL vor. Während des Vorladens tritt keine Potentialdifferenz zwischen den Bitleitungspaaren auf, da diese Bitleitungspaare einander in dem Vorladungszustand ausgleichen. Der Leseverstärker 3 ist ein allgemein bekannter Differenzverstärker und wird durch Änderung der Leseverstärkeraktivierungssignale SEP und SEN auf den Versorgungsspannungs- bzw. Massespannungspegel aktiviert. In dem aktivierten Zustand verstärkt der Leseverstärker 3 die über die Bitleitungen übertragenen Daten. Um den Leseverstärker 3 in den nichtaktiven Zustand zu wechseln, reicht es aus, beide Leseverstärkeraktivierungssignale SEP und SEN auf den Bezugsspannungspegel Ref zu schalten.
Die Bitleitungspaare D&sub1;/ bis Dn/ sind jeweils mit Lesedatenregistern RR&sub1; bis RRn und Schreibdatenregistern WR&sub1; bis WRn ausgestattet. Die Leseregister werden für das vorübergehende Speichern von aus den Speicherzellen ausgelesenen Daten verwendet, und die Schreibregister werden für das vorübergehende Speichern von in die Speicherzellen einzugebende Daten verwendet.
Des weiteren enthält die Halbleiterspeichervorrichtung einen Leseregisterschalter 5, einen Leseregisterzeiger 6, einen Schreibregisterschalter 10, einen Schreibregisterzeiger 11 und einen Bypaßschalter 8. Der Leseregisterschalter 5 besteht aus einer Anzahl von 2n Übertragungsgates RDTa bis RDTz. Jedes dieser Übertragungsgates besteht aus einem MOSFET und verbindet jedes der Bitleitungspaare D&sub1;/ bis Dn/ mit einem entsprechenden Lesedatenregister RR&sub1; bis RRn entsprechend dem allen Übertragungsgates gemeinsam eingegebenen Leseübertragungssignal RDTG. Beispielsweise ver bindet das Übertragungsgate RDTa die Bitleitung D&sub1; mit einem Ende des Lesedatenregisters RR&sub1;, und das Übertragungsgate RDTb verbindet die Bitleitung mit dem anderen Ende des Lesedatenregisters RR&sub1;.
Der Leseregisterzeiger 6 besteht aus einem n-stufigen Schieberegister 7 zum Lesen einer Anzahl von n Übertragungsgates PR&sub1; bis PRn. Jedes dieser Übertragungsgates PR&sub1; bis PRn besteht aus MOSFETs und wird verwendet, um eine Lesedatenregister RR&sub1; bis RRn mit einem jeweiligen Lesedatenbus RB - entsprechend dem Ausgang des Schieberegisters 7 - zu verbinden. Beispielsweise wird das Übertragungsgate PR&sub1; durch den Ausgang der ersten Stufe des Schieberegisters 7 AN/AUS gesteuert, um ein Ende des Lesedatenregisters RR&sub1; mit dem Lesedatenbus RB zu verbinden. Dieses Leseschieberegister 7 ist so angeordnet, daß es synchron mit dem Lesetakt RCK arbeitet. Das Schieberegister ist in einer solchen Art strukturiert, daß nur ein Ausgang von den Ausgängen jeder Stufe aktiviert wird und daß die anderen nicht aktiv verbleiben.
Der Schreibregisterschalter 10 besteht aus einer Anzahl von 2n Übertragungsgates WDTa bis WDTz. Jedes dieser Übertragungsgates besteht aus MOSFETs und verbindet ein Bitleitungspaar D&sub1;/ bis Dn/ mit einem jeweiligen Schreibdatenregister WR&sub1; bis WRn - entsprechend einem dem Übertragungsgates gemeinsam eingegebenen Schreibübertragungssignal WDTG. Beispielsweise verbindet das Übertragungsgate WDTa die Bitleitung D&sub1; mit einem Ende des Schreibdatenregisters WR&sub1; und das Übertragungsgate WDTb verbindet die Bitleitung mit dem anderen Ende des Schreibdatenregisters WR&sub1;.
Der Schreibregisterzeiger 11 besteht aus einem n-stufigen Schreibschieberegister 12 und aus n Paaren von Übertragungsgates PW&sub1; bis PWn. Jedes der Übertragungsgates PW&sub1; bis PWn besteht aus einem Paar von MOSFETs und wird verwendet, um ein Schreibdatenregister WR&sub1; bis WRn mit dem Schreib datenbus WB/ - entsprechend der Ausgabe des Schreibschieberegisters 11 - zu verbinden. Der Schreibdatenbus WB/ besteht aus einem Paar von Schreibdatenleitungen WB und NE. Die Schreibdatenleitungen WB/ sind so angeordnet, daß die Signale mit zueinander entgegengesetzten Phasen empfangen. Beispielsweise wird das Übertragungsgate PW&sub1; durch den Ausgang einer ersten Stufe des Schieberegisters 12 gesteuert, um ein Ende des Schieberegisters WR&sub1; und die Schreibdatenleitung WB zu verbinden und um auch das andere Endes des Schreibdatenregisters WR&sub1; mit der Schreibdatenleitung zu verbinden. Das Schreibschieberegister 11 ist so ausgebildet, daß es synchron mit dem Schreibtakt WCK arbeitet. Das Schieberegister ist in einer solchen Art aufgebaut, daß nur einer der Ausgänge jeder Stufe aktiviert wird, während die anderen Ausgänge nicht aktiv verbleiben.
Der Bypaßschalter 8 besteht aus einer Anzahl von 2n Übertragungsgates BPa bis BPz. Jedes Übertragungsgate enthält einen MOSFET oder ähnliches und ist so angeordnet, daß es über ein in sie gemeinsam eingegebenes Bypaßübertragungssignal RTR AN-AUS geschaltet wird. Jedes Übertragungsgate verbindet das entsprechende Lesedatenregister und ein Schreibdatenregister für jede Spalte der Speicherzellenarrays 1. Anders gesagt, das Übertragungsgate BPa verbindet ein Ende des Lesedatenregisters RR&sub1; mit einem Ende des Schreibdatenregisters WR&sub1;, und das Übertragungsgate BPb verbindet das andere Ende des Lesedatenregisters RR&sub1; mit dem anderen Ende des Schreibdatenregisters WR&sub1;. Auf die gleiche Art wie oben verbindet das Übertragungsgate BPy ein Ende des Lesedatenregisters RRn und ein Ende des Schreibdatenregisters WRn, und das Übertragungsgate BPz verbindet das andere Ende des Lesedatenregisters RRn mit dem anderen Ende des Schreibdatenregisters WRn.
Bei dieser Halbleiterspeichervorrichtung wird das Schreiben von Daten von außerhalb der Vorrichtung in die Schreibdatenregister WR&sub1; bis WRn über den Schreibdatenbus WB/ synchron mit dem Schreibtakt WCK durchgeführt. In diesem Fall werden Daten mit jedem Taktpuls des Schreibtaktes WCK in dem Schreibdatenregister gespeichert, das von dem Schieberegister 12 für das Schreiben angezeigt ist. Die in jedem der Schreibdatenregister WR&sub1; bis WRn gespeicherten Daten werden im Block in die Speicherzelle der von dem Speicherzellenarray 1 ausgewählten Zeile mittels des später betriebenen Übertragungsbetriebs für das Schreiben eingegeben.
Wenn andererseits Daten ausgelesen werden, werden die Daten im Block von einer Speicherzelle der ausgewählten Zeile an die Lesedatenregister RR&sub1; bis RRn mittels des später beschriebenen Übertragungsvorgangs für das Lesen übertragen. Das Lesen der in den Lesedatenregistern RR&sub1; bis RRn gespeicherten Daten nach außerhalb der Vorrichtung wird synchron mit dem Lesetakt RCK ausgeführt. In diesem Fall werden die durch das Schieberegister 7 für das Lesen angezeigten Daten des Lesedatenregisters an den Lesedatenbus in Intervallen von einem Taktpuls des Lesetakts RCK übertragen.
Zunächst wird der Übertragungsvorgang für das Schreiben beschrieben. Fig. 5A ist eine den Schreibdatenübertragungsbetrieb zeigende Zeitsteuerungskarte. Bei der folgenden Beschreibung wird die Aufmerksamkeit auf den Betrieb des Bitleitungspaares D&sub1;/ gelenkt, der ausgeführt wird, wenn die Wortleitung WL&sub1; ausgewählt ist. Auch sei angenommen, daß Daten mit hohem Pegel in der Speicherzelle C&sub1;&sub1; gehalten sind, und daß Daten mit einer umgekehrten Phase zu diesen in dem Schreibdatenregister WR&sub1; gehalten sind.
Während des Schreibübertragungsvorgangs wird das Bypaßübertragungssignal RTR ständig auf dem niedrigen Pegel gehalten. Dementsprechend wird jedes Übertragungsgate des Bypaßschalters 8 konstant auf dem AUS-Zustand gehalten.
Das Ausgleichssignal BL wird zunächst auf den niedrigen Pegel geändert und dann das Vorladen der Bitleitungen D&sub1; bis Dn und bis gestoppt, um diese Bitleitungen in einen schwebenden Zustand zu versetzen. Als nächstes wird die Wortleitung WL&sub1; auf den hohen Pegel geschaltet, wobei zu diesem Zeitpunkt aufgrund der in der Speicherzelle C&sub1;&sub1; gespeicherten Daten eine kleine Spannungsdifferenz zwischen den Bitleitungen D&sub1; und erzeugt wird. Hier werden, indem das Schreibübertragungssignal WDTG auf den hohen Pegel für eine vorgegebene Zeitspanne geschoben wird, Signale mit umgekehrter Phase zu jener der Daten der Speicherzelle C&sub1;&sub1; von dem Schreibdatenregister WR&sub1; an ein Paar Bitleitungen D&sub1;, übertragen. Im Ergebnis werden die Daten des Schreibdatenregisters WR&sub1; in den Leseverstärker 3 als Spannungsdifferenz zwischen den Bitleitungen D&sub1; und eingegeben. Anschließend wird, indem die Leseverstärkeraktivierungssignale SEP und SEN veranlaßt werden, von Bezugsspannungspegel Ref auf den Leistungsversorgungspegel bzw. den Massepegel zu gehen, das elektrische Potential der Bitleitungen D&sub1; und auf den Masse- bzw. den Leistungsversorgungspotentialpegel verstärkt und an die Speicherzelle C&sub1;&sub1; übertragen. Da durch die Wirkung der Wortleitung WL&sub1; die Speicherzelle C&sub1;&sub1; in einen ausgewählten Zustand schaltet, wird sie in Übereinstimmung mit der Spannung der Bitleitung D&sub1; geladen und somit die Daten in der Speicherzelle C&sub1;&sub1; gespeichert.
Durch Ändern der Wortleitung WL&sub1; auf den niedrigen Pegel und Beenden des Schreibens der Daten in die Speicherzelle C&sub1;&sub1; und durch gleichzeitiges Ändern des Ausgleichssignals BL auf den hohen Pegel und Neustarten des Vorladens jeder Bitleitung ist eine Reihe des Schreibbetriebs fertig. Obwohl die Beschreibung unter Bezug auf die Speicherzelle C&sub1;&sub1; vorgenommen wurde, sind auch die Speicherzellen C&sub1;&sub2; bis C1n mit der Wortleitung WL&sub1; verbunden, und die Daten werden auch in den Speicherzellen C&sub1;&sub2; bis C1n zusammen mit dem Speichern der Daten in der Speicherzelle C&sub1;&sub1; gespeichert. Die Daten, die in den Speicherzellen C&sub1;&sub2; bis C1n zu spei chern sind, sind gleich den in den Schreibdatenregistern WR&sub2; bis WRn gespeicherten Daten.
Als nächstes wird der Datenübertragungsbetrieb zum Lesen beschrieben. Fig. 5b ist eine Zeitsteuerungskarte, die den Lesedatenübertragungsbetrieb zeigt.
Die Ausgleichssignal BL wird zunächst auf den niedrigen Pegel geändert und dann das Vorladen der Bitleitungen D&sub1; und Dn bis gestoppt, um die Bitleitungen in einen schwebenden Zustand zu versetzen. Als nächstes schaltet die Wortleitung WL&sub1; auf den hohen Pegel. Im Ergebnis wird aufgrund der in der Speicherzelle C&sub1;&sub1; gehaltenen Daten eine kleine Spannungsdifferenz zwischen den Bitleitungen D&sub1; und D&sub1; erzeugt und in den Leseverstärker 3 eingegeben. Anschließend wird, indem die Leseverstärkeraktivierungssignale SEP und SEN veranlaßt werden, von dem Bezugspotentialpegel auf den Leistungsversorgungspegel bzw. den Massepegel überzugehen, das elektrische Potential der Bitleitungen D&sub1; und auf die Leistungsquellen- bzw. Massepegel verstärkt, wobei zu diesem Zeitpunkt durch Verschieben des Leseübertragungssignals RDTG über eine vorgegebene Zeitspanne auf den hohen Pegel die von dem Leseverstärker 3 verstärkten Daten an das Lesedatenregister RR&sub1; ausgelesen und die verstärkten Daten gleichzeitig erneut der Speicherzelle C&sub1;&sub1; zugeführt werden. Nach dem Schalten der Wortleitung WL&sub1; auf den niedrigen Pegel ist das Datenlesen aus der Speicherzelle C&sub1;&sub1; beendet. Da die Wortleitung WL&sub1; mit den Speicherzellen C&sub1;&sub2; bis C1n verbunden ist, werden die Daten in diesen Speicherzellen C&sub1;&sub2; bis C1n auch in die Lesedatenregister RR&sub2; bis RRn gelesen und in diesen gespeichert. Anschließend wird durch Ändern des Ausgleichssignals BL auf den hohen Pegel und durch zusätzliches Starten des Vorladens jeder Bitleitung D&sub1; bis Dn und bis eine Reihe der Lesevorgänge beendet.
Als nächstes wird die Beschreibung unter Bezug auf den Bypaßübertragungsbetrieb der Halbleiterspeichervorrichtung vorgenommen. Fig. 6 ist eine Zeitsteuerungskarte, die den Übertragungsbetrieb unter Verwendung eines Bypasses zeigt.
Wenn Daten über den Bypaß übertragen werden, schaltet jede der Wortleitungen WL&sub1; bis WLn in einen nicht ausgewählten Zustand, das Ausgleichssignal BL schaltet in einen aktivierten Zustand (hohen Pegel), und jede der Bitleitungen D&sub1; bis Dn und bis ist in dem Vorladezustand. Des weiteren sind das Leseübertragungssignal RDTG und das Schreibübertragungssignal WDTG in dem nicht aktiven Zustand (niedriger Pegel), und jedes der Lesedatenregister RR&sub1; bis RRn und Schreibdatenregister WR&sub1; bis WRn ist in einem Zustand der elektrisch von jeder der Bitleitungspaare D&sub1;/ bis Dn/ getrennt ist. Der Leseverstärker 3 ist auch in einem nicht aktivierten Zustand.
Das Bypaßübertragungssignal RTR schaltet dann über eine vorgegebene Zeitspanne auf den hohen Pegel, und dementsprechend schaltet jedes Übertragungsgate BPa bis BPz des Bypaßschalters 8 in den AN-Zustand, und dann werden die in jedem der Schreibdatenregister WR&sub1; bis WRn gehaltenen Daten in jedes der Lesedatenregister RR&sub1; bis RRn übertragen. Das heißt, die Daten werden von einem Schreibdatenregister in ein Lesedatenregister übertragen, ohne durch einen Leseverstärker oder eine Bitleitung zu durchlaufen. Dementsprechend ist es hierdurch möglich, die Unregelmäßigkeiten der Speicherzelle von Unregelmäßigkeiten des Datenregisters zu unterscheiden, wodurch eine leichte Analyse der Unregelmäßigkeiten ermöglicht wird.
Als nächstes wird eine zweite Ausführungsform der Erfindung beschrieben. Fig. 7 ist ein Blockdiagramm, das die Struktur einer Halbleiterspeichervorrichtung der Ausführungsform zeigt. Die Halbleiterspeichervorrichtung unterscheidet sich von jener in Fig. 4 gezeigten dahingehend, daß sie keinen Bypaßübertragungsschalter enthält, sondern daß sie einen Datenübertragungsschalter enthält, der an jeder Bitleitung vorgesehen ist und die Bitleitung zweiteilt. Die Komponenten in Fig. 7 mit den gleichen Funktionen wie die Komponenten in Fig. 4 sind mit den gleichen Bezugszeichen versehen.
Der Datenübertragungsschalter 13 besteht aus einer Anzahl von 2n Übertragungsgates YSWa bis YSWz, und jedes dieser Übertragungsgates besteht aus einem MOSFET und wird AN/AUS gesteuert durch ein Datenübertragungssignal YSWG.
N Paare von Bitleitungen D&sub1; / bis Dn/ durchlaufen durch den Speicherzellenarray 1 und eine Ausgleichsvorrichtung 2 und ein Leseverstärker 3 sind mit jedem Bitleitungspaar verbunden. Die Bitleitungen D&sub1;/ bis Dn/ sind jeweils mit Bitleitungen R&sub1;/ bis Rn/ über entsprechende Übertragungsgates YSW&sub1; bis YSWz verbunden. Jeweilige Bitleitungspaare R1/ bis Rn/ sind mit jeweiligen Lesedatenregistern RR&sub1; bis RRn über einen Leseregisterschalter 5 und mit jeweiligen Schreibdatenregistern WR&sub1; bis WRn über einen Schreibregisterschalter 10 verbunden. Der Leseregisterschalter 5 und der Schreibschalter 6 werden durch einen Leseregisterzeiger 6 bzw. einen Schreibregisterzeiger 11 in der gleichen Art wie bei der obigen Ausführungsform gesteuert.
Bei dieser Halbleiterspeichervorrichtung wird das Schreiben von Daten von außerhalb der Vorrichtung in die Schreibdatenregister WR&sub1; bis WRn synchron mit einem Schreibtakt WCK über einen Schreibdatenbus WB/ durchgeführt. In diesem Fall werden Daten mit jedem Taktpuls des Schreibtaktes WCK in dem durch das Schieberegister 12 zum Schreiben angezeigten Schreibdatenregister gespeichert. Die in jedem der Schreibdatenregister WR&sub1; bis WRn gespeicherten Daten werden im Block in die Speicherzellen der von dem Speicherzellenarray 1 ausgewählten Zeile mittels des später beschriebenen Schreibdatenübertragungsbetriebs geschrieben, während jedes der Übertragungsgates YSWa bis YSWz des Datenübertragungsschalters 13 in dem AN-Zustand gehalten ist.
Andererseits werden, wenn Daten ausgelesen werden, die Daten im Block von den Speicherzellen der ausgewählten Zeile durch den später beschriebenen Leseübertragungsbetrieb in die Lesedatenregister RR&sub1; bis RRn übertragen, während die jeweiligen Übertragungsgates YSWa bis YSWz des Datenübertragungsschalters 13 in dem AN-Zustand gehalten sind. Das Lesen der in den Lesedatenregistern RR&sub1; bis RRn gespeicherten Daten nach außerhalb der Vorrichtung wird synchron mit dem Lesetakt RCK ausgeführt. In diesem Fall werden die von dem Schieberegister 7 zum Lesen angezeigten Daten des Lesedatenregisters mit jedem Taktpuls des Lesetakts RCK an den Lesedatenbus übertragen.
Hier wird eine Steuerschaltung zur Erzeugung der Übertragungssignale YSWG, WDTG und RDTG unter Bezug auf Fig. 8 beschrieben.
Diese Steuerschaltung besteht aus zwei OR-Gates 14, 18, zwei AND-Gates 16 und 17, einem Inverter 15 und einem Puffer 19. Das Lesebestimmungssignal RDT, Schreibbestimmungssignal WDT und Testsignal TEST werden der Steuerschaltung eingegeben. Das erste OR-Gate 14 berechnet und gibt das Bool'sche Produkt ADD jedes Bestimmungssignals RDT und WDT aus. Der Inverter 15 invertiert das Testsignal TEST, und das erste AND-Gate 16 berechnet ein logisches Produkt (AND) der Ausgaben des ersten OR-Gates 14 und des Inverters 15 und gibt dieses als Datenübertragungssignal YSWG aus. Das zweite AND-Gate 17 berechnet ein logisches Produkt des Testsignals TEST und des Lesebestimmungssignals RDT, und das zweite OR-Gate berechnet das Bool'sche Produkt ADD des Ausgangs des zweiten AND-Gates 17 und des Schreibbestimmungssignals WDT und gibt dieses als Schreibübertragungssignal WDTG aus. Der Puffer 19 gibt das Lesebestimmungs signal RDT ohne Änderung als Leseübertragungssignal RDTG aus.
Mit einer auf diese Art gebildeten Steuerschaltung wird, wenn das Signal TEST in dem niedrigen Pegel und eines der Bestimmungssignale WDT, RDT in dem hohen Pegel ist, der Pegel des Datenübertragungssignals YSWG hoch, und der Pegel entweder des Schreibübertragungssignals WDTG oder des Leseübertragungssignals RDTG wird ebenfalls entsprechend dem Bestimmungssignal hoch. Wenn das Testsignal TEST auf den hohen Pegel wechselt, schaltet das Übertragungssignal YSWG auf den niedrigen Pegel, und des weiteren, wenn ein Lesebestimmungssignal RDT in den hohen Pegel über eine vorgegebene Zeitspanne gesetzt wird, werden das Leseübertragungssignal RDTG und das Schreibübertragungssignal WDTG auf den hohen Pegel für die gleich feste Zeitspanne gesetzt.
Als nächstes wird ein Schreibübertragungsvorgang beschrieben. Fig. 9A ist eine Zeitsteuerungskarte, die den Schreibdatenübertragungsvorgang zeigt. Bei der folgenden Beschreibung wird die Aufmerksamkeit auf den Fall gelenkt, daß der Betrieb des Bitleitungspaares D&sub1;/ ausführt wird, wenn die Wortleitung WL&sub1; ausgewählt ist. Es sei angenommen, daß die Daten mit hohem Pegel in der Speicherzelle C&sub1;&sub1; gehalten werden und daß Daten mit einer umgekehrten Phase zu diesen in dem Schreibdatenregister WR&sub1; gehalten sind.
Der Schreibübertragungsbetrieb wird ausgeführt, während das TEST-Signal in dem niedrigen Pegel gehalten ist. Das Ausgleichssignal BL wird zunächst auf den niedrigen Pegel geändert und dann das Vorladen der Bitleitungen D&sub1; bis Dn und bis gestoppt, um diese Bitleitungen in den schwebenden Zustand zu versetzen. Die Wortleitung WL&sub1; schaltet auf den hohen Pegel, wobei zu diesem Zeitpunkt aufgrund der in der Speicherzelle C&sub1;&sub1; gespeicherten Daten eine kleine Differenzspannung zwischen den Bitleitungen D&sub1; und erzeugt wird. In diesem Zustand werden, da alle Bestimmungssignale WDT, RDT mit dem niedrigen Pegel sind, jedes der Übertragungssignale YSWG, RDTG und WDTG ebenfalls mit dem niedrigen Pegel sein. Hier wird das Schreibbestimmungssignal WDT über eine vorgegebene Zeitspanne in den hohen Pegel geschoben, wobei das Datenübertragungssignal YSWG und das Schreibübertragungssignal WDTG ebenfalls auf den hohen Pegel schalten und der Datenübertragungsschalter 13 und der Leseregisterschalter 15 in einen leitfähigen Zustand schalten, und im Ergebnis werden die Signale mit einer Phase entgegengesetzt zu jener der Daten in der Speicherzelle C&sub1;&sub1; von dem Schreibdatenregister WR&sub1; an das Bitleitungspaar D&sub1;/ übertragen. Im Ergebnis werden die Daten des Schreibdatenregisters WR&sub1; dem Leseverstärker 3 als Differenz der Spannung zwischen den Bitleitungen D&sub1; und eingegeben.
Anschließend wird, indem die Leseverstärkeraktivierungssignale SEP und SEN dazu gebracht werden, von dem Bezugsspannungspegel Ref auf einen Leistungsversorgungspegel bzw. einen Massepegel überzugehen, das elektrische Potential der Bitleitungen D&sub1; und auf den Masse- bzw. den Leistungsversorgungspotentialpegel verstärkt und an die Speicherzelle C&sub1;&sub1; übertragen. Da die Speicherzelle C&sub1;&sub1; in den ausgewählten Zustand aufgrund der Wirkung der Wortleitung WL&sub1; geschaltet wurde, wird die Zelle in Übereinstimmung mit der Spannung der Bitleitung D&sub1; geladen und deshalb werden die Daten in der Speicherzelle C&sub1;&sub1; gespeichert.
Durch Schalten der Wortleitung WL&sub1; auf den niedrigen Pegel und Beenden des Schreibens der Daten in die Speicherzelle C&sub1;&sub1; und durch gleichzeitiges Verschieben des Ausgleichssignals BL auf den hohen Pegel zum Neustart des Vorladens jeder Bitleitung wird eine Reihe des Schreibvorgangs beendet. Obwohl die Beschreibung hier unter Bezug auf die Speicherzelle C&sub1;&sub1; durchgeführt wurde, werden auch die Speicherzellen C&sub1;&sub2; bis C1n mit der Wortleitung WL&sub1; verbunden, so daß die Daten auch in den Speicherzellen C&sub1;&sub2; bis C1n zusammen mit dem Speichern der Daten in der Speicherzelle C&sub1;&sub1; gespei chert werden. Die in den Speicherzellen C&sub1;&sub2; bis C1n zu speichernden Daten sind die gleichen, die in den Schreibdatenregistern RR&sub2; bis RRn gespeichert sind.
Als nächstes wird der Datenübertragungsbetrieb für das Lesen beschrieben. Fig. 9B ist eine Zeitkarte, die den Lesedatenübertragungsbetrieb zeigt.
Während des Leseübertragungsbetriebs wird das Signal TEST konstant auf dem niedrigen Pegel gehalten. Es sei angenommen, daß jedes Bestimmungssignal RDT und WDT auf dem niedrigen Pegel in dem Ausgangszustand ist. Das Ausgleichssignal BL wird zunächst auf den niedrigen Pegel geändert und dann das Vorladen der Bitleitungen D&sub1; bis Dn und bis gestoppt, um diese Bitleitungen in einen schwebenden Zustand zu versetzen. Die Wortleitung WL&sub1; schaltet dann auf den hohen Pegel. Im Ergebnis wird aufgrund der in der Speicherzelle C&sub1;&sub1; gehaltenen Daten eine kleine Spannungsdifferenz zwischen den Bitleitungen D&sub1; und erzeugt und dem Leseverstärker 3 eingegeben, woraufhin, indem die Leseverstärkeraktivierungssignale SEP und SEN dazu gebracht werden, von dem elektrischen Bezugspotentialpegel auf einen Leistungsversorgungspegel bzw. einen Massepegel zu gehen, das elektrische Potential der Bitleitungen D&sub1; und auf den Leistungsversorgungs- bzw. Massepegel verstärkt wird.
Durch Verschieben des Lesebestimmungssignals RDT auf den hohen Pegel über eine vorgegebene Zeitspanne schalten das Datenübertragungssignal YSWG und das Leseübertragungssignal RDTG auf den hohen Pegel über die gleiche feste Zeitspanne. Im Ergebnis werden die von dem Leseverstärker 3 verstärkten Daten in das Lesedatenregister RR&sub1; ausgelesen und diese verstärkten Daten gleichzeitig erneut an die Speicherzelle C&sub1;&sub1; übertragen, woraufhin durch Schalten der Wortleitung WL&sub1; in den niedrigen Pegel das Datenlesen aus der Speicherzelle C&sub1;&sub1; beendet wird. Da die Wortleitung WL&sub1; auch mit den Speicherzellen C&sub1;&sub2; bis C1n verbunden ist, werden die Daten in diesen Speicherzellen C&sub1;&sub2; bis C1n in die Lesedatenregister RR&sub2; bis RRn jeweils ausgelesen, wo sie gespeichert werden. Daraufhin wird durch Verschieben des Ausgleichssignals BL auf den hohen Pegel zum Neustart des Vorladens der jeweiligen Bitleitungen D&sub1; bis Dn und bis eine Reihe der Lesevorgänge beendet.
Als nächstes wird der Betrieb des Bypaßdatenübertragens beschrieben. Fig. 10 ist eine Zeitsteuerungskarte, die den Bypaßübertragungsbetrieb zeigt.
Während des Bypaßübertragungsbetriebs ist das Signal TEST in dem hohen Pegel gehalten. Jedes Bestimmungssignal WDT und RDT ist in dem niedrigen Pegel in dem Ausgangszustand gehalten. Das Ausgleichssignal BL wird zunächst auf den niedrigen Pegel geändert und dann das Vorladen der Bitleitungen D&sub1; bis Dn und bis unterbrochen. Als nächstes schaltet die Wortleitung WL&sub1; auf den hohen Pegel. Im Ergebnis wird aufgrund der in der Speicherzelle C&sub1;&sub1; gehaltenen Daten eine kleine Spannungsdifferenz zwischen den Bitleitungen D&sub1; und erzeugt und in den Leseverstärker 3 eingegeben.
Indem die Leseverstärkeraktivierungssignale SEP und SEN veranlaßt werden, von dem Bezugsspannungspegel auf den Leistungsversorgungsspannungspegel bzw. den Massepegel zu schalten, wird das elektrische Potential der Bitleitungen D&sub1; und auf den Leistungsversorgungs- bzw. Massespannungspegel verstärkt. Da das Datenübertragungssignal YSWG nun in den niedrigen Pegel geschaltet ist, ist der Datenübertragungsschalter 13 AUS und die Bitleitungen D&sub1; bis Dn, bis auf der Speicherzellenseite und die Bitleitungen R&sub1; bis Rn, bis auf der Datenregisterseite elektrisch voneinander getrennt.
Hier verbleibt, wenn das Lesebestimmungssignal RDT auf den hohen Pegel über eine vorgegebene Zeitspanne schaltet, das Datenübertragungssignal YSWG auf dem niedrigen Pegel, und das Leseübertragungssignal RDTG und das Schreibübertragungssignal WDTG verschieben sich nur für die gleiche feste Zeitspanne auf den hohen Pegel. Im Ergebnis verbleibt der Datenübertragungsschalter 13 unverändert in dem AUS-Zustand, und der Leseregisterschalter 5 und der Schreibregisterschalter 10 schalten in den AN-Zustand, und dementsprechend werden die in dem Schreibdatenregister WR&sub1; gehaltenen Daten an die Bitleitung R&sub1; bis ausgegeben und in das Lesedatenregister RR&sub1; ausgelesen. Auf die gleiche Art werden die in den Schreibdatenregistern WR&sub2; bis WRn gespeicherten Daten in die Lesedatenregister RR&sub2; bis RRn jeweils ausgelesen. Die von dem Leseverstärker 3 verstärkten Daten werden dann an die Speicherzelle C&sub1;&sub1; übertragen, um diese aufzufrischen. Auf die gleiche Art werden auch die Speicherzellen C&sub1;&sub2; bis C1n aufgefrischt. Durch Schalten der Wortleitung WL&sub1; auf den niedrigen Pegel wird der Datenspeicherbetrieb für jede Speicherzelle C&sub1;&sub1; bis C1n beendet. Des weiteren wird durch Schalten des Ausgleichssignals BL auf den hohen Pegel zum Neustart des Vorladens jeder Bitleitung D&sub1; bis Dn und bis der Bypaßübertragungsbetrieb beendet.
Bei dem oben beschriebenen Bypaßübertragungsbetrieb wird der Auffrischbetrieb der Speicherzellen gleichzeitig mit der Datenübertragung von dem Schreibdatenregister in das Lesedatenregister durchgeführt. Jedoch, da der Datenübertragungsschalter 13 in dem AUS-Zustand ist, werden der Auffrischbetrieb und der Übertragungsbetrieb unabhängig voneinander ausgeführt. Anders gesagt, die von dem Bypaßübertragungsbetrieb übertragenen Daten durchlaufen nicht eine der Speicherzellen, Leseverstärker oder Bitleitungen D&sub1;, bis Dn, .
Des weiteren ist es möglich, nur den Bypaßübertragungsbetrieb durchzuführen, ohne den Auffrischbetrieb für jede Speicherzelle auszuführen. Fig. 11 ist eine Zeitsteuerungs karte für diesen Fall, in dem nur der Bypaßübertragungsbetrieb durchgeführt wird.
Während des Bypaßübertragungsbetriebs ist die Wortleitung WL&sub1; konstant auf dem nichtaktiven Pegel (niedriger Pegel), wobei das Signal TEST und das Ausgleichssignal BL immer auf dem hohen Pegel sind, und die Leseverstärkeraktivierungssignale SEP und SEN sind in dem nichtaktiven Pegel (Bezugsspannungspegel). Dementsprechend wird jede der Bitleitungen D&sub1;, bis Dn, konstant in einem Vorladungszustand mit dem Bezugsspannungspegel Ref gehalten. Der Leseverstärker 3 arbeitet nicht während des Bypaßübertragungsbetriebs. Der Datenübertragungsschalter 13 wird dann in dem AUS-Zustand gehalten.
In diesem Zustand werden durch Schalten des Lesebestimmungssignals RDT in den hohen Pegel über eine vorgegebene Zeitspanne das Leseübertragungssignal RDTG und das Schreibübertragungssignal WDTG auf den hohen Pegel über die gleiche feste Zeitspanne geschaltet, und die Daten der Schreibdatenregister WR&sub1; bis WRn werden in die Lesedatenregister RR&sub1; bis RRn jeweils ausgelesen.
Auch bei der zweiten Ausführungsform ist es möglich, die Bypaßübertragung der Daten zu bewerkstelligen, ohne durch den Leseverstärker oder die Bitleitung zu laufen. In diesem Fall gibt es einen Vorteil dahingehend, daß das System ohne Erhöhung der Kapazität der Bitleitungen arbeiten kann, da der Datenübertragungsschalter 13 nur mit den Bitleitungen D&sub1; bis Dn und bis verbunden ist.

Claims

1. Halbleiterspeichervorrichtung mit:

einem Speicherzellenarray (1), das aus einer Mehrzahl in Form einer Matrix angeordneter Speicherzellen (C&sub1;&sub1;-Cnm) und aus einer Mehrzahl Bitleitungspaaren (D&sub1;/ -Dn/ ) besteht;

einem Leseverstärker (3), der entsprechend dem Speicherzellenarray (1) für jedes Bitleitungspaar (D&sub1;/ - Dn/ ) vorgesehen ist;

einem Schreibdatenregister (WR&sub1;-WRn), das entsprechend dem Leseverstärker (3) vorgesehen ist;

Schreibübertragungsmitteln (10) zum Übertragen von Daten von dem Schreibdatenregister (WR&sub1;-WRn) in das Speicherzellenarray (1) durch Verbinden des Schreibdatenregisters (WR&sub1;-WRn) mit dem jeweiligen Bitleitungspaar (D&sub1;/ -Dn/ );

einem Lesedatenregister (RR&sub1;-RRn), das entsprechend dem Leseverstärker (3) vorgesehen ist;

Leseübertragungsmitteln (5) zum Übertragen von Daten von dem Speicherzellenarray (1) in das Lesedatenregister (RR&sub1;-RRn) durch Verbinden des Lesedatenregisters (RR&sub1;- RRn) mit dem jeweiligen Bitleitungspaar (D&sub1;/ -Dn/ );

Datenspeichermitteln zum Speichern der Daten in das Schreibdatenregister (WR&sub1;-WRn); und

Datenlesemitteln zum Lesen der Daten aus dem Lesedatenregister (RR&sub1;-RRn);

gekennzeichnet durch

Bypass-Schaltmittel (8) zum Direktübertragen von Daten aus dem Schreibdatenregister (WR&sub1;-WRn) in das Lesedatenregister (RR&sub1;-RRn) ohne Durchlauf durch das Bitleitungspaar (D&sub1;/ -Dn/ ).

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der das Schreibdatenregister (WR&sub1;-WRn) zwischen den zwei Bitleitungen (D&sub1;/ -Dn/ ) eines Bitleitungspaares angeordnet ist.

3. Halbleiterspeichervorrichtung nach Anspruch 2, bei der das Lesedatenregister (RR&sub1;-RRn) zwischen den zwei Bitleitungen (D&sub1;/ -Dn/ ) eines Bitleitungspaares angeordnet ist.

4. Halbleiterspeichervorrichtung nach Anspruch 3, bei der das Bypaß-Schaltmittel (8) aus zwei Übertragungsgates (BPa, BPb; BPy, BPz) gebildet ist, wobei eines der Übertragungsgates (BPa; BPy) ein Ende des Lesedatenregisters (RR&sub1;-RRn) und ein Ende des Schreibdatenregisters (WR&sub1;-WRn) verbindet, und wobei das andere Übertragungsgate (BPb; BPz) das andere Ende des Lesedatenregisters (RR&sub1; -RRn) und das andere Ende des Schreibdatenregisters (WR&sub1;- WRn) verbindet.

5. Halbleiterspeichervorrichtung nach Anspruch 1 oder 4, bei der das Bypaß-Schaltmittel (8) das Schreibdatenregister (WR&sub1;-WRn) mit dem Lesedatenregister (RR&sub1;-RRn) entsprechend einem Übertragungssignal (RTR) von außerhalb verbindet, und wobei das Übertragungssignal (RTR) gemeinsam an jedes der Bypaß-Schaltmittel übertragen wird.

6. Halbleiterspeichervorrichtung nach Anspruch 4, bei der das Datenlesemittel (5) Daten sequentiell aus jedem der Lesedatenregister (RR&sub1;-RRn) synchron mit einem Lesetakt ausliest.

7. Halbleiterspeichervorrichtung nach Anspruch 4, bei der das Datenspeichermittel (14) Daten sequentiell in jedes der Schreibdatenregister (WR&sub1;-WRn) synchron mit einem Schreibtakt speichert.

8. Halbleiterspeichervorrichtung mit:

einem Speicherzellenarray (1) bestehend aus einer Mehrzahl in Form einer Matrix angeordneter Speicherzellen (C&sub1;&sub1; -Cnm) und aus einer Mehrzahl Bitleitungspaaren (D&sub1;/ - Dn/ , R&sub1;/ -Rn/ )

einem Leseverstärker (3), der entsprechend dem Speicherzellenarray (1) für jedes Bitleitungspaar (D&sub1;/ - Dn/ , R&sub1;/ -Rn/R ) vorgesehen ist;

Schreibübertragungsmitteln (10) zum Übertragen von Daten aus dem Schreibdatenregister (WR&sub1;-WRn) in das Speicherzellenarray (1);

Leseübertragungsmitteln (5) zum Übertragen von Daten aus den Speicherzellen in das Lesedatenregister (RR&sub1;- RRn);

Datenspeichermitteln zum Speichern von Daten in das Schreibdatenregister (WR&sub1;-WRn); und

Datenlesemitteln zum Lesen von Daten aus dem Lesedatenregister;

gekennzeichnet durch

Datenübertragungsschaltmittel (13), die jede Bitleitung in einen ersten Bitleitungsteil (D&sub1;/ ..., Dn/ ) und in einen zweiten Bitleitungsteil (R&sub1;/ ..., Rn/ ) unterteilen und zum Verbinden der Übertragungsmittel und der Schreibübertragungsmittel (10) mit dem Speicherzellenarray (1) und dem Leseverstärker (3) vorgesehen sind;

wobei der erste Bitleitungsteil (D&sub1;/ ...Dn, ) den Leseverstärker und das Speicherzellenarray verbindet, wobei der zweite Bitleitungsteil (R&sub1;, ..., Rn, R ) das Schreibübertragungsmittel und das Leseübertragungsmittel verbindet;

wobei die Datenübertragungsschaltmittel (13) Daten direkt von dem Schreibdatenregister (WR&sub1;-WRn) in das Lesedatenregister (RR&sub1;-RRn) über das zweite Bitleitungsteil (R&sub1;, ..., Rn, ) überträgt, während es die ersten und die zweiten Bitleitungsteile (D&sub1;/ -Dn/ , R&sub1;/ -Rn/ ) voneinander trennt.

9. Halbleiterspeichervorrichtung nach Anspruch 8, bei der das Schreibdatenregister (WR&sub1;-WRn) zwischen den zwei Bitleitungen (D&sub1;/ -Dn/ ) angeordnet ist, die ein Bitleitungspaar bilden.

10. Halbleiterspeichervorrichtung nach Anspruch 9, bei der das Lesedatenregister (RR&sub1;-RRn) zwischen den zwei Bitleitungen (D&sub1;/ -Dn/ ) angeordnet ist, die ein Bitleitungspaar bilden.

11. Halbleiterspeichervorrichtung nach Anspruch 8, bei der jedes der Datenübertragungsschaltmittel (13) aus zwei Übertragungsgates (YSWa, YSb; VSWy, YSWz) gebildet ist, und wobei jedes der Übertragungsgates (YSWa, YSWb; VSWy, YSWz) jede der Bitleitungen von den Bitleitungspaaren (D&sub1;/ -Dn/ ) zweiteilt.

12. Halbleiterspeichervorrichtung nach Anspruch 11, bei der das Datenübertragungsschaltmittel (13) die zweigeteilten Abschnitte miteinander entsprechend einem von außen stammenden Übertragungssignal (YSWG) miteinander verbindet, wobei das Übertragungssignal (YSWG) gemeinsam in jedes der Übertragungsdatenschaltermittel (13) eingegeben wird.

13. Halbleiterspeichervorrichtung nach Anspruch 11, bei der die Datenlesemittel Daten sequentiell von jedem Lesedatenregister (RR&sub1;-RRn) synchron mit einem Lesetakt auslesen.

14. Halbleiterspeichervorrichtung nach Anspruch 11, bei der das Datenspeichermittel Daten sequentiell in jedem Schreibdatenregister (WR&sub1;-WRn) synchron mit einem Schreibtakt speichert.