DE3533870C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinheit nach dem Oberbegriff des Patentanspruches 1.

Eine derartige Halbleiterspeichereinheit ist aus der US-PS 41 25 878 bekannt. Die erste Vorladungsvorrichtung lädt die E/A-Busse vor der Auswahl der Bit-Leitungen auf, es findet jedoch kein Vorladen während des Treiberbetriebes der Leseverstärker statt.

Fig. 1 zeigt die Struktur eines konventionellen dynamischen MOS-Speichers vom Ein-Transistor-Typ von n-Zeilen und n- Spalten. Es soll darauf hingewiesen werden, daß nicht besonders zur Erfindung gehörige Schaltungsteile zur Bequemlichkeit der Illustration aus Fig. 1 weggelassen sind. In Fig. 1 sind Speicherzellen 1 in Form einer Matrix mit n-Zeilen und n-Spalten angeordnet. Die Speicherzellen 1 sind in den jeweiligen Zeilen mit Wortleitungen WL₁ bis WL _n verbunden. Der dynamische Speicher, wie in Fig. 1 gezeigt, ist ein dynamischer Speicher mit offenen Bit-Leitungen, bei dem die Bit-Leitungen an beide Seiten von Leseverstärkern 2 angeschlossen sind. Daher sind die Speicherzellen 1 der ersten bis zur (n/2)ten Zeile auf der linken Seite der Leseverstärker 2 angeordnet, während die Speicherzellen 1 der ((n/2) + 1)ten bis n-ten Zeile auf der rechten Seite der Leseverstärker 2 angeordnet sind. Die jeweiligen auf der linken Seite der Leseverstärker 2 angeordneten Spalten von Speicherzellen 1 sind mit den Bit-Leitungen BL₁ bis BL _n verbunden. Andererseits sind die jeweiligen auf der rechten Seite der Leseverstärker 2 angeordneten Spalten von Speicherzellen 1 mit den Bit-Leitungen BL₁′ bis BL _n ′ verbunden. In der folgenden Beschreibung werden die Wortleitungen im allgemeinen mit dem Symbol WL bezeichnet, während die Bit-Leitungen auf der linken Seite der Leseverstärker im allgemeinen mit dem Symbol BL bezeichnet werden und jene auf der rechten Seite im allgemeinen mit dem Symbol BL′ bezeichnet werden.

Jede der Speicherzellen 1 wird von einem Zugriffstransistor, dessen Gate mit der Wortleitung WL verbunden ist, und einer Speicherkapazität Cs gebildet. Die Wortleitungen WL auf der linken Seite der Leseverstärker sind mit einem Zeilen­ dekoder 3 verbunden, während jene auf der rechten Seite mit einem Zeilendekoder 3′ verbunden sind. Diese Zeilendekoder 3 und 3′ sind Schaltungen, die Zeilenadressen RA (row address) zur Auswahl und Ansteuerung der entsprechenden Wortleitungen WL von einem Taktsignalgenerator 20 erhalten. Diese Leseverstärker 2 sind zwischen die Bit-Leitungen BL auf der linken Seite und die Bit-Leitungen BL′ auf der rechten Seite geschaltet. Diese Leseverstärker 2 sind an das Erfassen und Verstärken der von den Speicherzellen 1 an die Bit- Leitungen BL und BL′ übertragenen Zelleninformation angepaßt. Spaltendekoder 4 und 4′ sind zur Auswahl der mit den vorge­ nannten Leseverstärkern 2 verbundenen Bit-Leitungen BL und BL′ an das Empfangen von Spaltenadressen CA (column address) vom Taktsignalgenerator 20 angepaßt, und deren jeweilige Ausgangs­ signale werden Gates von Schalttransistoren 9 und 9′ zugeführt. Die Schalttransistoren 9 und 9′ sind jeweils zwischen die Bit-Leitungen BL und BL′ und E/A-Busse 10 und 10′ geschaltet, dabei werden die durch die Wahlsignale von den Spaltendekodern 4 und 4′ angewählten Bit-Leitungen BL und BL′ mit den E/A-Bussen 10 und 10′ verbunden. Die E/A-Busse 10 und 10′ sind mit einem Ausgangsvorverstärker 5 verbunden, der an die Differenzverstärkung des Pegelunterschieds zwischen den E/A-Bussen 10 und 10′ angepaßt ist. Das Ausgangssignal des Ausgangsvorverstärkers 5 wird einem Ausgangs­ hauptverstärker 6 zugeführt, dessen Ausgangssignal wiederum auf einem Ausgangsstift 11 geführt ist.

Die E/A-Busse 10 und 10′ sind ebenfalls mit einer Vorladungs- und Ausgleichsschaltung 7 verbunden, die an das Vorladen und Ausgleichen bei einer Speisespannung V _CC der E/A-Busse 10 und 10′ vor Auswahl der Bit-Leitungen BL und BL′ angepaßt ist, damit ein Hochgeschwindigkeitsauslese­ vorgang erleichtert wird. Streukapazitäten 8 sind unvermeidlich zwischen den E/A-Bussen 10 und 10′ und den ent­ sprechenden Bit-Leitungen BL und BL′ vorhanden.

Der Taktsignalgenerator 20 erhält von außen ein Zeilen­ adressentriggersignal out und ein Spaltenadressentrigger­ signal out und ein am Eingangsanschluß 20 a auf Zeitmultiplexart eingegebenes Zeilenadressensignal und Spaltenadressensignal. Als Reaktion auf das äußere Zeilenadressentriggersignal out und Spaltenadressentriggersignal out gibt der Taktsignalgenerator 20 verschiedene Taktsignale oder Adressensignale aus, um diese den oben erwähnten jeweiligen Schaltungsblöcken zuzuführen.

Fig. 2 ist ein Wellenformdiagramm zur Illustration der Funktion der in Fig. 1 gezeigten Schaltung. Die Funktion der Schaltung von Fig. 1 wird jetzt mit Bezugnahme auf Fig. 2 beschrieben. Wenn das von außen dem Taktsignalgenerator 20 zugeführte Spaltenadressentriggersignal out auf einen niedrigen Pegel übergeht, d. h. auf den logischen Pegel "0", fällt ein internes, invertiertes Zeilenadressentriggersignal und ein Zeilenadressentriggersignal RAS steigt. Als Reaktion auf die Überführung des Zeilenadressentriggersignals RAS auf einen hohen Pegel wird eine interne Zeilenadresse RA erzeugt, und die Zustände der Zeilendekoder 3 und 3′ werden bestimmt, während eine der Wortleitungen WL₁ bis WL _n durch ein Wortleitungstreibersignal WS ausgewählt wird. Der Inhalt der mit der ausgewählten Wortleitung WL verbundenen Speicherzelle 1 wird der Bit-Leitung BL (oder BL′) übermittelt. Zu diesem Zeitpunkt wird Referenzinformation durch eine Blindwortleitung von einer mit halbwegs der Hälfte der Speicherkapazität Cs versehenen Blindspeicher­ zelle der Bit-Leitung BL′ (oder BL) auf der entgegengesetzten Seite bezüglich des Leseverstärkers 2 zugeführt. Dann steigt ein Leseverstärkertreibersignal Φ _S , wobei der Leseverstärker 2 einen zwischen den Bit-Leitungen BL und BL′ erzeugten sehr kleinen Potentialunterschied differentiell verstärkt.

In dem Taktsiganlgenerator 20 fällt ein internes, invertiertes Spaltenadressentriggersignal und steigt ein Spaltenadressentriggersignal CAS als Reaktion auf das Fallen des äußeren Spaltenadressentriggersignals out. Eine interne Spaltenadresse CA wird erzeugt, und die Zustände der Spaltendekoder 4 und 4′ werden als Reaktion auf die Überführung des Spaltenadressentriggersignals CAS auf einen hohen Pegel bestimmt. Ein von dem Taktsignalgenerator 20 den entsprechenden Spaltendekodern 4 und 4′ zugeführtes Φ _Y ist ein Spaltenauswahlsignal, das die mit den durch die Spalten­ adresse CA ausgewählten Bit-Leitungen BL und BL′ verbundenen Schalttransistoren 9 und 9′ leitend macht. Daher wird die Erzeugung des Spaltenauswahlsignales Φ _Y durch eine UND- Verknüpfung der Spaltenadresse CA und des Leseverstärker­ treibersignals Φ _S durchgeführt, da es nach der Bestimmung der ausgewählten Bit-Leitungen in den Spaltendekodern 4 und 4′ und der Bestimmung des Bit-Leitungspotentials durch den Leseverstärker 2 erzeugt werden muß. Wenn das Spalten­ auswahlsignal Φ _Y veranlaßt, daß diese Bit-Leitungen BL und BL′ mit den E/A-Bussen 10 und 10′ in Verbindung stehen, verursacht der Leseverstärker 2 eine Potentialdifferenz zwischen den auf den gleichen Pegeln vorgeladenen E/A-Bussen 10 und 10′. Ein solcher Potentialübergang kann jedoch nicht rasch durchgeführt werden, da die Ladekapazität der E/A-Busse 10 und 10′ extrem größer ist als die Treiberleistung des Lese­ verstärkers 2.

Die Vorladungs- und Ausgleichstätigkeit der E/A-Busse 10 und 10′ ist beendet, wenn das invertierte Spaltenadressen­ triggersignal auf einen niedrigen Pegel übergeführt ist. In dem Fall jedoch, in dem die Vorladungs- und Ausgleichs­ tätigkeit der E/A-Busse 10 und 10′ vor der Erzeugung des Leseverstärkertreibersignals Φ _S wie in Fig. 2 gezeigt beendet ist, sind die Pegel der E/A-Busse 10 und 10′ als Folge des Überganges der meisten der Bit-Leitungen auf der einen Seite der Leseverstärker 2 von hohen Pegelzuständen auf niedrige Pegelzustände, wenn die meisten der mit den ausgewählten Wortleitungen verbundenen Speicherzellen den logischen Wert "0" (niedriger Pegel) beinhalten, wegen der kapazitiven Kopplung durch die Streukapazität 8 nicht aus­ geglichen. In anderen Worten, eine Schwingung im Ausgangs­ pegel der Leseverstärker 2 wird durch die Streukapazität 8 den E/A-Bussen 10 oder 10′ zugeführt, wobei der Pegel des E/A-Busses 10 oder 10′ vom vorgeladenen Zustand abgeändert wird. Daher wird schon die Potentialdifferenz zwischen den E/A-Bussen 10 und 10′ verursacht, wenn das Spaltenauswahl­ signal Φ _Y zu einer Zeit t 1 wie in Fig. 2 gezeigt steigt, wobei die ausgewählten Bit-Leitungen mit den E/A-Bussen 10 und 10′ verbunden sind. Wenn die Potentialdifferenz gegen die durch den Leseverstärker 2 differentiell verstärkte Potential­ differenz zwischen den Bit-Leitungen BL und BL′ in der Polarität umgedreht ist, wird eine beträchtliche Zeit benötigt, bis die Potentialdifferenz zwischen den E/A-Bussen 10 und 10′ einen die Empfindlichkeit des Ausgangsvor­ verstärkers 5 übersteigenden Pegel erreicht (Zeit t 2 wie in Fig. 2 gezeigt).

Daher muß der Zeitpunkt zum Einleiten der Verstärkung der Pegel­ differenz zwischen den E/A-Bussen 10 und 10′ im Ausgangs­ vorverstärker 5, die durch das Steigen des Treibersignals Φ _PA bestimmt ist, für eine beträchtliche Zeit von dem Zeit­ punkt t 1 entfernt sein. Daher wird die Erzeugung eines Treiber­ signals Φ _MA für den Ausgangshauptverstärker 6 um die genannte Zeit verzögert, um die Zugriffszeit zu verzögern.

Aus der US-PS 44 75 178 ist eine Halbleiterspeichereinrichtung bekannt mit einer Mehrzahl von Speicherzellen, einer Mehrzahl von Wortleitungen und Bit-Leitungen, Leseverstärkern und Vorladungsvorrichtungen. Je zwei Vorladungsvorrichtungen laden im wesentlichen gleichzeitig ein an einem Leseverstärker angeschlossenes Bit-Leitungspaar. Es sind keine E/A-Busse zum Übertragen von ausgelesenen Daten beschrieben.

"IEEE Journal of Solid-State Circuits", Vol. SC-15, Nr. 5, Oktober 1980, Seiten 846 bis 854 ist als Literaturstelle bekannt, die sich auf Kopplung von Rauschen an E/A-Busse hervorgerufen durch Streukapazitäten beim Betrieb von Leseverstärkern, bezieht.

In der wie oben beschriebenen herkömmlichen Halbleiterspeicher­ einheit muß die Zugriffszeit unter Berücksichtigung des zwischen den Potentialpegeln der E/A-Busse 10 und 10′ verursachten Ungleichgewichts bestimmt werden, wenn der Vorladungs- und Ausgleichsvorgang der E/A-Busse 10 und 10′ vor dem Treiben der Leseverstärker 2 beendet ist, dabei kann der Auslese­ vorgang nicht bei hohen Geschwindigkeiten stattfinden.

Daher ist es Aufgabe der Erfindung, eine Halbleiterspeicher­ einheit der eingangs beschriebenen Art vorzusehen, die Auslesevorgänge an Speicherzellen bei hohen Geschwindigkeiten stabil durchführen kann.

Diese Aufgabe wird durch eine Halbleiterspeichereinheit gelöst, die durch die Merkmale des Patentanspruches 1 gekennzeichnet ist.

Vorteilhafte Ausgestaltungen sind in den Unteransprüchen angegeben.

Die Halbleiterspeichereinheit ist so strukturiert, daß die E/A-Busse während des Treiberbetriebes der Leseverstärker vorgeladen werden, wobei das auf die Betätigung der Leseverstärker folgende durch die Streukapazitäten verursachte Übertragungs­ rauschen zu den E/A-Bussen unterdrückt wird, um bei hohen Geschwindigkeiten einen stabilen Auslesevorgang zu ermöglichen.

Weitere Eigenschaften der Halbleitereinheit ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein eine konventionelle Speichereinheit zeigendes Schaltdiagramm;

Fig. 2 ein Wellenformdiagramm zur Illustration des Betriebes einer wie in Fig. 1 gezeigten konventionellen Halbleiterspeichereinheit;

Fig. 3 ein eine Ausführungsform der Erfindung zeigendes Schaltdiagramm;

Fig. 4 ein ein bevorzugtes Beispiel einer wie in Fig. 3 gezeigten Φ₁ und Φ₂ erzeugenden Schaltung zeigendes Schaltdiagramm; und

Fig. 5 ein Wellenformdiagramm zur Illustration des Betriebes der in Fig. 3 gezeigten Ausführungsform.

Fig. 3 ist ein eine Halbleiterspeichereinheit entsprechend der Erfindung zeigendes Schaltdiagramm. In der in Fig. 3 gezeigten Schaltung sind die Komponenten ähnlich jenen in Fig. 1 mit den gleichen Bezugszeichen versehen, und ihre ausführliche Beschreibung ist weggelassen. Das Merkmal der wie in Fig. 3 gezeigten Ausführungsform besteht in der Ein­ richtung einer zweiten Vorladungs- und Ausgleichsschaltung 12, die vollständig identisch ist mit einer Vorladungs- und Ausgleichsschaltung 7 (weiterhin als erste Vorladungs- und Ausgleichsschaltung bezeichnet). Die zweite Vorladungs- und Ausgleichsschaltung 12 ist an das Vorladen und Ausgleichen der E/A-Busse 10 und 10′ während des Treiberbetriebes der Leseverstärker 2 angepaßt und wird durch von einer Φ₁ und Φ₂ erzeugenden Schaltung 21 empfangenen Taktsignalen Φ₁ und Φ₂ angetrieben. Die Φ₁ und Φ₂ erzeugende Schaltung 21 ist an die Erzeugung der Taktsignale Φ₁ und Φ₂ auf der Grundlage eines Zeilenadressentriggersignals RAS, eines Lese­ verstärkertreibersignals Φ _S , eines invertierten Zeilen­ adressentriggersignals und eines durch die Verzögerung eines Leseverstärkertreibersignals Φ _S um eine vorgeschriebene Zeit erhaltenes verzögertes Leseverstärkertreibersignal Φ _SD angepaßt.

Fig. 5 ist ein Wellenformdiagramm zur Illustration des Betriebes der in Fig. 3 gezeigten Ausführungsform. Nun wird mit Bezug auf Fig. 5 der Betrieb der in Fig. 3 gezeigten Schaltung beschrieben. Wie in Fig. 5 gezeigt, steigt das Taktsignal Φ₁ als Reaktion auf das Steigen des Zeilenadressen­ triggersignals RAS und fällt als Reaktion auf das verzögerte Leseverstärkertreibersignal Φ _SD . Das Taktsignal Φ₂ steigt als Reaktion auf das Steigen des Leseverstärkertreibersignals Φ _S und fällt als Reaktion auf das verzögerte Lese­ verstärkertreibersignal Φ _SD . Fig. 4 zeigt ein Beispiel einer Schaltungsstruktur der Φ₁ und Φ₂ erzeugenden Schaltung 21 zur Erzeugung der Taktsignale Φ₁ und Φ₂. Es ist anzumerken, daß die Schaltungsstruktur der Φ₁ und Φ₂ erzeugenden Schaltung 21 nicht auf die in Fig. 4 gezeigte beschränkt ist, und sie mag auf verschiedene Arten abgeändert werden. Die Funktion der in Fig. 4 gezeigten Schaltung sollte für den Fachmann einsichtig sein, und ihre Erklärung wird deshalb weggelassen.

Wie aus der vorhergehenden Beschreibung klar verständlich ist, bleiben die Taktsignale Φ₁ und Φ₂ auf einem hohen Pegel, während der Leseverstärker 2 betrieben wird, und werden vor dem Ansteigen des Spaltenauswahlsignals Φ _Y auf einen niedrigen Pegel übergeführt. Das Taktsignal Φ₂ steigt mit einer leichten Verzögerung gegenüber dem Steigen des Taktsignals Φ₁. Die zweite Vorladungs- und Ausgleichsschaltung 12 verbindet die E/A-Busse 10 und 10′ mit einer Spannungsversorgung V _CC, wenn beide der Taktsignale Φ₁ und Φ₂ auf einem hohen Pegel sind, d. h. wenn der Leseverstärker 2 zum Vorladen und Ausgleichen der E/A-Busse 10 und 10′ angetrieben ist. Daher wird das beim Antreiben des Leseverstärkers 2 durch die Streukapazität 8 den E/A-Bussen 10 und 10′ zugeführte Rauschen entfernt, dabei bleiben die E/A-Busse 10 und 10′ auf dem gleichen Pegel bis die Bit-Leitungen BL und BL′ ausgewählt sind. Daher wird die Zeit (t 2-t 1), um die E/A-Busse 10 und 10′ mit den Bit-Leitungen BL und BL′ in Verbindung zu bringen, vom Ansteigen des Spaltenauswahlsignals Φ _Y zur Zeit t 1 in Fig. 5 bis zum Einstellen der Pegel­ differenz zwischen den E/A-Bussen 10 und 10′ auf einen die Empfindlichkeit eines Ausgangsvorverstärkers 5 überschreitenden Pegel (Zeit t 2 in Fig. 5) extrem verkürzt im Vergleich zu der in Fig. 1 gezeigten Schaltung. Als Konsequenz kann die Zeit zum Ingangsetzen der Tätigkeit des Ausgangsvorverstärkers 5 und eines Ausgangshauptverstärkers 6 verkürzt werden, und damit die Zugriffszeit reduziert werden. Also kann der Auslesevorgang bei hohen Geschwindigkeiten stabil durchgeführt werden.

Obwohl die obige Beschreibung der Ausführungsform an dem sogenannten offenen Bit-Leitungssystem gemacht worden ist, in dem die Bit-Leitungen BL und BL′ auf beiden Seiten der Leseverstärker 2 angeschlossen sind, kann die Erfindung auch auf ein gefaltetes Bit-Leitungssystem angewandt werden, indem beide Bit-Leitungen an eine Seite des Leseverstärkers angeschlossen sind.

Es sind zwei Vorladungs- und Ausgleichsschaltungen in der erwähnten Ausführungsform vorgesehen, während der Vorladungs- und Ausgleichsvorgang im Normalfall und der zum Treiben der Leseverstärker 2 durch eine Vorladungs- und Ausgleichs­ schaltung durchgeführt werden kann, indem sowohl das invertierte Spaltenadressentriggersignal und ein verzögertes Signal D als auch die Taktsignale Φ₁ und Φ₂ der einen Vorladungs- und Ausgleichsschaltung zugeführt werden.

Claims (7)

1. Halbleiterspeichereinheit mit:
einer Mehrzahl von Speicherzellen in der Form einer Matrix entlang der Richtungen der Zeilen und Spalten angeordnet,
einer Mehrzahl von Wortleitungen, gemeinsam mit jeder Zeile der Speicherzellen verbunden,
einer Mehrzahl von Bit-Leitungen, gemeinsam mit jeder Spalte der Speicherzellen verbunden,
Leseverstärkern zur Aufnahme und Verstärkung von von den Speicherzellen als Reaktion auf die Auswahl der Wort­ leitungen den Bit-Leitungen zugeführten Speicherzelleninhalten, E/A-Bussen, verbunden als Reaktion auf Auswahl der Bit- Leitungen mit den ausgewählten Bit-Leitungen,
einer ersten Vorladungsvorrichtung zum Vorladen der E/A-Busse durch eine Speisespannung vor der Auswahl der Bit-Leitungen,
gekennzeichnet durch eine zweite Vorladungsvorrichtung (12, 21) zum Vorladen der E/A-Busse (10, 10′) durch eine Speise­ spannung während des Treiberbetriebes der Leseverstärker (2).

2. Halbleiterspeichereinheit nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen (1) dynamische MOS-Speicherzellen vom Ein-Transistor-Typ sind.

3. Halbleiterspeichereinheit nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Vorladungsvorrichtung (12, 21) die E/A-Busse (10, 10′) während einer vorge­ schriebenen Zeit von der steigenden Flanke eines Treibersignals (Φ _S ) für die Leseverstärker (2) an vorlädt.

4. Halbleiterspeichereinheit nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zweite Vorladungsvorrichtung (12, 21) eine Taktsignalerzeugerschaltung (21) zur Erzeugung eines ersten Taktsignals (Φ₁), das als Reaktion auf ein Adressentriggersignal (RAS) für die Wortleitungen (WL) steigt und als Reaktion auf ein verzögertes Signal (Φ _SD ) eines Treibersignals (Φ _S ) für die Leseverstärker (2) fällt, und eines zweiten Taktsignals (Φ₁), das als Reaktion auf das Treibersignal (Φ _S ) für die Leseverstärker (2) steigt und als Reaktion auf das verzögerte Signal (Φ _SD ) des Treibersignals für die Leseverstärker (2) fällt, und eine Vorladungsschaltung (12) zum Vorladen der E/A-Busse (10, 10′), wenn sowohl das erste als auch das zweite durch die Taktsignalerzeugerschaltung (21) erzeugte Taktsignal (Φ₁, Φ₂) auf hohem Pegel ist, aufweist.

5. Halbleiterspeichereinheit nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine Vorladungseinrichtung die erste Vorladungsvorrichtung (7, 20) und die zweite Vorladungsvorrichtung (12, 21) enthält, der die Signale (, D) zur Bestimmung der Auswahlzeit der Bitleitungen (BL, BL′) und ein erstes sowie ein zweites Taktsignal (Φ₁, Φ₂) zugeführt werden.

6. Halbleiterspeichereinheit nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Halbleiterspeichereinheit ein offenes Bit-Leitungssystem ist, bei dem die Bit-Leitungen (BL, BL′) an beiden Seiten der Leseverstärker (2) angeschlossen sind.

7. Halbleiterspeichereinheit nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Halbleiterspeichereinheit ein gefaltetes Bit-Leitungssystem ist, bei dem die Bit- Leitungen (BL, BL′) an einer Seite der Leseverstärker (2) angeschlossen sind.