JP2569538B2 - メモリ装置 - Google Patents
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Description
【発明の詳細な説明】 以上の順序に従って本発明を説明する。
A.産業上の利用分野 B.発明の概要 C.従来技術［第４図乃至第６図］ a.背景技術［第４図］ b.従来例［第５図、第６図］ D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図乃至第３図］ H.発明の効果 （A.産業上の利用分野） 本発明はメモリ装置、特にメモリセル群が複数のメモ
リセルブロックに分割され、各メモリセルブロックの出
力側がメインデータ線に接続されたメモリ装置に関す
る。
リセルブロックに分割され、各メモリセルブロックの出
力側がメインデータ線に接続されたメモリ装置に関す
る。
（B.発明の概要） 本発明は、メモリセル群が複数のメモリセルブロック
に分割され、各メモリセルブロック毎にセンスアンプブ
ロックとブロックセレクトブロックとが設けられ、上記
各メモリセルブロックにおいての各メモリセルに記憶さ
れているデータの読み出しがビット線、ローカルデータ
線、センスアンプ及びブロックセレクトブロックを介し
て行うようにされ、上記各メモリセルブロックのブロッ
クセレクトブロックの出力側がメインデータ線に接続さ
れたメモリ装置において、 回路構成を徒らに複雑化することなく、読み出し速度
をより有効に速くするため、 イコライズ信号に同期してメインデータ線の高レベル
と低レベルの中間のレベルの電圧を出力するプリチャー
ジ回路の出力側をそのメインデータ線にパラレルに接続
したものである。
に分割され、各メモリセルブロック毎にセンスアンプブ
ロックとブロックセレクトブロックとが設けられ、上記
各メモリセルブロックにおいての各メモリセルに記憶さ
れているデータの読み出しがビット線、ローカルデータ
線、センスアンプ及びブロックセレクトブロックを介し
て行うようにされ、上記各メモリセルブロックのブロッ
クセレクトブロックの出力側がメインデータ線に接続さ
れたメモリ装置において、 回路構成を徒らに複雑化することなく、読み出し速度
をより有効に速くするため、 イコライズ信号に同期してメインデータ線の高レベル
と低レベルの中間のレベルの電圧を出力するプリチャー
ジ回路の出力側をそのメインデータ線にパラレルに接続
したものである。
（C.従来技術）［第４図乃至第６図］ （a.背景技術）［第４図］ 大容量のスタティックRAM、例えば256KビットのRAM
は512行、512列の構成をとるものが多かった。しかし、
高速性をより高めるためにはビット線を短くする必要が
あるという観点から行を256行にし、列を1024列にする
というように列の数を多くする傾向にある。ところで、
行の数を多くすると１本のワード線によって選択される
メモリセルの数が増えることにより消費電流が大きくな
る。そこで、１本のワード線で選択するメモリセルの数
を減少させる傾向が現われてきている。
は512行、512列の構成をとるものが多かった。しかし、
高速性をより高めるためにはビット線を短くする必要が
あるという観点から行を256行にし、列を1024列にする
というように列の数を多くする傾向にある。ところで、
行の数を多くすると１本のワード線によって選択される
メモリセルの数が増えることにより消費電流が大きくな
る。そこで、１本のワード線で選択するメモリセルの数
を減少させる傾向が現われてきている。
第４図はそのようなスタティックRAMの一例1aを示す
レイアウト図である。
レイアウト図である。
２はメモリセル群で、256行×1024列のメモリセルか
らなる。該メモリセル群２は複数例えば８個（16個ある
いは４個でも良く、８個に限らない。）のメモリセルブ
ロック２1〜２8に分割され、各メモリセルブロック２1
〜２8はそれぞれ例えば256行×128列のメモリセルから
なり、１つのワード線で128個のメモリセルを選択する
ようにされている。
らなる。該メモリセル群２は複数例えば８個（16個ある
いは４個でも良く、８個に限らない。）のメモリセルブ
ロック２1〜２8に分割され、各メモリセルブロック２1
〜２8はそれぞれ例えば256行×128列のメモリセルから
なり、１つのワード線で128個のメモリセルを選択する
ようにされている。
SAI、SA2、……SA8は各メモリセルブロック２1、
２2、……２8に対応して設けられたセンスアンプブロッ
クであり、メモリセルから一対のビット線を介して読み
出されたデータはカラム選択信号により制御されるMOSF
ETを介してローカルデータ線に読み出されるが、このロ
ーカルデータ線に読み出された信号をこのセンスアンプ
ブロックSA1、SA2、……SA8が増幅する。BS1、BS2、…
…BS8は、センスアンプブロックSA1、SA2……SA8に対応
して設けられたブロックセレクトブロックであり、ブロ
ックセレクト信号を受けるとセンスアンプブロックSAの
出力信号を通過させる役割を果す。そして各ブロックセ
レクトブロックBS1、BS2、……BS8の出力端子はすべて
メインデータ線４に接続されている。
２2、……２8に対応して設けられたセンスアンプブロッ
クであり、メモリセルから一対のビット線を介して読み
出されたデータはカラム選択信号により制御されるMOSF
ETを介してローカルデータ線に読み出されるが、このロ
ーカルデータ線に読み出された信号をこのセンスアンプ
ブロックSA1、SA2、……SA8が増幅する。BS1、BS2、…
…BS8は、センスアンプブロックSA1、SA2……SA8に対応
して設けられたブロックセレクトブロックであり、ブロ
ックセレクト信号を受けるとセンスアンプブロックSAの
出力信号を通過させる役割を果す。そして各ブロックセ
レクトブロックBS1、BS2、……BS8の出力端子はすべて
メインデータ線４に接続されている。
5aは上記メインデータ線４を通して送られて来たデー
タ信号をホールドする出力バッファ制御回路、６は出力
バッファ回路、７は出力端子である。
タ信号をホールドする出力バッファ制御回路、６は出力
バッファ回路、７は出力端子である。
（b.従来例）［第５図、第６図］ 第５図は第４図に示すようにレイアウトされたメモリ
装置の一つの従来例を示す具体的回路図である。
装置の一つの従来例を示す具体的回路図である。
８はメモリセル、Ｂ、は該メモリセル８に接続され
た一対のビット線で、共にMOSFETM1、M2を介して電源端
子（＋Vcc）に接続されている。M3は一対のビット線
Ｂ、間に接続されたイコライズ用MOSFETで、イコライ
ズ信号▲▼を受けてビット線Ｂ、間を短絡する。
た一対のビット線で、共にMOSFETM1、M2を介して電源端
子（＋Vcc）に接続されている。M3は一対のビット線
Ｂ、間に接続されたイコライズ用MOSFETで、イコライ
ズ信号▲▼を受けてビット線Ｂ、間を短絡する。
９、は一対のローカルデータ線で、上記ビット線
Ｂ、とMOSFETM4、M5を介して接続されている。該MOSF
ETM4、M5はカラム選択信号を受けるとオンしてローカル
データ線９、とビット線Ｂ、の間を接続する役割を
果たす。M6はローカルデータ線９、間をイコライズす
るMOSFETで、MOSFETM3と同様にイコライズ信号▲▼
により制御される。ローカルデータ線９、を通じて読
み出された信号はセンスアンプブロックSAによって増幅
される。センスアンプブロックSAは３つの差動アンプA
1、A2、A3とイコライズ用MOSFETM7からなる。センスア
ンプブロックSAの出力信号はブロックセレクトブロック
BSを介してメインデータ線４に伝送されるが、該ブロッ
クセレクトブロックBSはＮチャンネルMOSFETM8とＰチャ
ンネルMOSFETM9とをパラレルに接続したスイッチ回路
と、イコライズ信号▲▼及びブロックセレクト信号
BSを受けるナンド回路NA1と、該ナンバ回路NA1の出力信
号を反転するインバータI1からなる。上記スイッチ回路
はブロック選択が為されているときにイコライズがかか
っている期間を除きオンする。
Ｂ、とMOSFETM4、M5を介して接続されている。該MOSF
ETM4、M5はカラム選択信号を受けるとオンしてローカル
データ線９、とビット線Ｂ、の間を接続する役割を
果たす。M6はローカルデータ線９、間をイコライズす
るMOSFETで、MOSFETM3と同様にイコライズ信号▲▼
により制御される。ローカルデータ線９、を通じて読
み出された信号はセンスアンプブロックSAによって増幅
される。センスアンプブロックSAは３つの差動アンプA
1、A2、A3とイコライズ用MOSFETM7からなる。センスア
ンプブロックSAの出力信号はブロックセレクトブロック
BSを介してメインデータ線４に伝送されるが、該ブロッ
クセレクトブロックBSはＮチャンネルMOSFETM8とＰチャ
ンネルMOSFETM9とをパラレルに接続したスイッチ回路
と、イコライズ信号▲▼及びブロックセレクト信号
BSを受けるナンド回路NA1と、該ナンバ回路NA1の出力信
号を反転するインバータI1からなる。上記スイッチ回路
はブロック選択が為されているときにイコライズがかか
っている期間を除きオンする。
出力バッファ制御回路5aはノア回路NR1、ナンド回路N
A2、インバータI2、I3、I4からなる。ノア回路NR1は一
方の入力端子にメインデータ線４からのデータ信号を、
他方の入力端子にアウトプットディセーブル信号ODを受
け、出力信号をインバータI3へ送る。ナンド回路NA2は
一方の入力端子にメインデータ線４からのデータ信号
を、他方の入力端子にアウトプットディセーブル信号OD
をインバータI2によって反転した信号を受け、出力信号
をインバータI4へ送る。
A2、インバータI2、I3、I4からなる。ノア回路NR1は一
方の入力端子にメインデータ線４からのデータ信号を、
他方の入力端子にアウトプットディセーブル信号ODを受
け、出力信号をインバータI3へ送る。ナンド回路NA2は
一方の入力端子にメインデータ線４からのデータ信号
を、他方の入力端子にアウトプットディセーブル信号OD
をインバータI2によって反転した信号を受け、出力信号
をインバータI4へ送る。
出力バッファ回路６はＰチャンネルMOSFETM10とＮチ
ャンネルMOSFETM11からなり、MOSFETM10のゲートに上記
インバータI3の出力信号を受け、MOSFETM11のゲートに
上記インバータI4の出力信号を受け、MOSFETM10とM11の
接続点が出力端子７に接続されている。
ャンネルMOSFETM11からなり、MOSFETM10のゲートに上記
インバータI3の出力信号を受け、MOSFETM11のゲートに
上記インバータI4の出力信号を受け、MOSFETM10とM11の
接続点が出力端子７に接続されている。
このようなメモリ装置によれば、１本のワード線で選
択するメモリセルの数を少なくしつつビット線を短くす
ることができるが、その反面においてメインデータ線４
の長さが長くなるので高速性を十分に高めることは難し
かった。
択するメモリセルの数を少なくしつつビット線を短くす
ることができるが、その反面においてメインデータ線４
の長さが長くなるので高速性を十分に高めることは難し
かった。
そこで、プリチャージ回路を設けATD（アドレス遷移
デテクタ）の出力信号に基づいてつくったパルス（イコ
ライズ信号）によりそのプリチャージ回路を動作させて
メインデータ線を電源電圧Vccの1/2の電位にプリチャー
ジすることが試みられている。第６図（Ａ）はそのよう
なプリチャージ回路の一例を示し、同図（Ｂ）はタイム
チャートである。同図において、I5はメモリセルから読
み出されたセンスアンプによって増幅されたデータ信号
を反転するインバータ、SW1は該インバータI5の入出力
間を短絡するスイッチ回路で、パルスφ1によって制御
される。該インバータI5はＰチャンネルMOSFETとＮチャ
ンネルMOSFETとからなるCMOS構成のインバータでスイッ
チSW1によって入出力間を短絡すると電源電圧Vccの２分
の１の電圧を出力するように設計されている。このイン
バータI5から出力された信号はスイッチ回路SW2を介し
てラッチ回路10に伝送される。
デテクタ）の出力信号に基づいてつくったパルス（イコ
ライズ信号）によりそのプリチャージ回路を動作させて
メインデータ線を電源電圧Vccの1/2の電位にプリチャー
ジすることが試みられている。第６図（Ａ）はそのよう
なプリチャージ回路の一例を示し、同図（Ｂ）はタイム
チャートである。同図において、I5はメモリセルから読
み出されたセンスアンプによって増幅されたデータ信号
を反転するインバータ、SW1は該インバータI5の入出力
間を短絡するスイッチ回路で、パルスφ1によって制御
される。該インバータI5はＰチャンネルMOSFETとＮチャ
ンネルMOSFETとからなるCMOS構成のインバータでスイッ
チSW1によって入出力間を短絡すると電源電圧Vccの２分
の１の電圧を出力するように設計されている。このイン
バータI5から出力された信号はスイッチ回路SW2を介し
てラッチ回路10に伝送される。
このプリチャージ回路は、プリチャージするときはパ
ルスφ1とφ2が同時に立ち上がりスイッチ回路SWIをオ
ンしてインバータI5の入出力間を短絡すると共にスイッ
チ回路SW2をオンしてメインデータ線４をインバータI5
の出力端子に電気的に接続する。このようにすると、メ
インデータ線４はインバータI5の働きによって電源電圧
Vccの２分の１つの電位にプリチャージされる。そし
て、プリチャージに必要な所定時間経過するとパルスφ
1が立ち下り、スイッチ回路SW1がオフする。すると、ラ
ッチパルスLPが立ち上がる。しかし、パルスφ2は立ち
上った状態のままであり、パルスφ1が「ロウ」、パル
スφ2が「ハイ」、ラッチパルスLPが「ハイ」の状態の
ときにラッチ回路10においてデータ信号のラッチが行わ
れる。
ルスφ1とφ2が同時に立ち上がりスイッチ回路SWIをオ
ンしてインバータI5の入出力間を短絡すると共にスイッ
チ回路SW2をオンしてメインデータ線４をインバータI5
の出力端子に電気的に接続する。このようにすると、メ
インデータ線４はインバータI5の働きによって電源電圧
Vccの２分の１つの電位にプリチャージされる。そし
て、プリチャージに必要な所定時間経過するとパルスφ
1が立ち下り、スイッチ回路SW1がオフする。すると、ラ
ッチパルスLPが立ち上がる。しかし、パルスφ2は立ち
上った状態のままであり、パルスφ1が「ロウ」、パル
スφ2が「ハイ」、ラッチパルスLPが「ハイ」の状態の
ときにラッチ回路10においてデータ信号のラッチが行わ
れる。
このようにプリチャージ回路によってプリチャージす
ることによりデータ線におけるデータ信号の遷移を早め
ることができ、読み出し速度を高めることができるとい
える。
ることによりデータ線におけるデータ信号の遷移を早め
ることができ、読み出し速度を高めることができるとい
える。
（D.発明が解決しようとする問題点） ところで、第５図に示す従来例によればメインデータ
線４に対するプリチャージを行わないので、メインデー
タ線４の長さが長くなることによって生じるところの高
速性向上の限界を打破することができないことは前に述
べた。
線４に対するプリチャージを行わないので、メインデー
タ線４の長さが長くなることによって生じるところの高
速性向上の限界を打破することができないことは前に述
べた。
そこで、第６図に示したプリチャージ回路を付加する
こととすれば高速性をより向上させることができる。し
かし、このプリチャージ回路はデータ信号の伝送経路に
インバータ５、スイッチ回路SW2、ラッチ回路10を介挿
する構成であるので、データ信号がインバータ５、スイ
ッチ回路SW2、ラッチ回路10を経て出力側に伝送される
ことになる。従って、必然的にデータ信号の遅延が生じ
る。依って、プリチャージによって高速性を高めること
ができたとしてもインバータ５、スイッチ回路10を通る
ことによる遅延分は差し引かなければならず、高速性を
きわめて有効に高めることができたとはいえない。
こととすれば高速性をより向上させることができる。し
かし、このプリチャージ回路はデータ信号の伝送経路に
インバータ５、スイッチ回路SW2、ラッチ回路10を介挿
する構成であるので、データ信号がインバータ５、スイ
ッチ回路SW2、ラッチ回路10を経て出力側に伝送される
ことになる。従って、必然的にデータ信号の遅延が生じ
る。依って、プリチャージによって高速性を高めること
ができたとしてもインバータ５、スイッチ回路10を通る
ことによる遅延分は差し引かなければならず、高速性を
きわめて有効に高めることができたとはいえない。
しかも、パルスφ1、φ2、ラッチパルスLPという特別
のパルスをつくらなければならないのでパルスをつくる
回路を特別に設けなけらばならない。従って、回路構成
も徒らに複雑になるという問題もある。
のパルスをつくらなければならないのでパルスをつくる
回路を特別に設けなけらばならない。従って、回路構成
も徒らに複雑になるという問題もある。
本発明はこのような問題点を解決すべく為されたもの
であり、回路構成を徒らに複雑化することなくデータ信
号の読み出し速度をより有効に速くすることを目的とす
る。
であり、回路構成を徒らに複雑化することなくデータ信
号の読み出し速度をより有効に速くすることを目的とす
る。
（E.問題点を解決するための手段） 本発明メモリ装置は上記問題点を解決するため、イコ
ライズ信号に同期してメインデータ線の高レベルと低レ
ベルとの中間レベルの電圧を出力するプリチャージ回路
の出力側をそのメインデータ線にパラレルに接続したこ
とを特徴とする。
ライズ信号に同期してメインデータ線の高レベルと低レ
ベルとの中間レベルの電圧を出力するプリチャージ回路
の出力側をそのメインデータ線にパラレルに接続したこ
とを特徴とする。
（F.作用） 本発明メモリ装置によれば、プリチャージ回路がメイ
ンデータ線にパラレルに接続されているので、プリチャ
ージ回路はイコライズによるデータ信号の読み出し速度
を向上させるが、データ信号の伝送経路に介在して信号
遅延の要因となることはない。従って、データ信号の読
み出し速度をより有効に高速化することができる。
ンデータ線にパラレルに接続されているので、プリチャ
ージ回路はイコライズによるデータ信号の読み出し速度
を向上させるが、データ信号の伝送経路に介在して信号
遅延の要因となることはない。従って、データ信号の読
み出し速度をより有効に高速化することができる。
しかも、プリチャージ回路はイコライズ信号を受けて
イコライズ時にプリチャージする動作をするので、動作
のために特別のパルスをつくる必要がない。従って、プ
リチャージをするようにしてもプリチャージ回路が増え
るだけで、プリチャージ回路を動作させるパルスをつく
るための特別の回路を設ける必要がなく、メモリ装置の
回路構成が徒らに複雑化することはない。
イコライズ時にプリチャージする動作をするので、動作
のために特別のパルスをつくる必要がない。従って、プ
リチャージをするようにしてもプリチャージ回路が増え
るだけで、プリチャージ回路を動作させるパルスをつく
るための特別の回路を設ける必要がなく、メモリ装置の
回路構成が徒らに複雑化することはない。
（G.実施例）［第１図乃至第３図］ 以下、本発明メモリ装置を図示実施例に従って、詳細
に説明する。
に説明する。
第１図は本発明メモリ装置の一つの実施例を示す回路
である。
である。
このメモリ装置は第５図に示したメモリ装置とは第１
にプリチャージ回路を有する点で、第２のデータホール
ド回路５のノア回路NR1と、ナンド回路NA2とでロジカル
スレッショルド電圧が互いに異なっているという点で相
違するが、それ以外の点では共通している。そして、そ
の共通しているところについては既に説明してあるので
その説明を省略し、相違点についてのみ詳細に説明す
る。
にプリチャージ回路を有する点で、第２のデータホール
ド回路５のノア回路NR1と、ナンド回路NA2とでロジカル
スレッショルド電圧が互いに異なっているという点で相
違するが、それ以外の点では共通している。そして、そ
の共通しているところについては既に説明してあるので
その説明を省略し、相違点についてのみ詳細に説明す
る。
第１図において11はプリチャージ回路で、インバータ
I6、I7及びMOSFETM12〜M17からなる。MOSFETM12はチッ
プセレクト信号CSとライトイネーブ信号WEの反転信号▲
▼との論理積信号CS・▲▼を反転するインバー
タI6の出力信号をゲートに受けて動作するＰチャンネル
MOSFETで、そのドレインは電源端子（＋Vcc）に接続さ
れ、ソースがＰチャンネルMOSFETM13のドレインに接続
されている。該MOSFETM13のソースはＮチャンネルMOSFE
TM14のソースと接続され、ゲートはやはりMOSFETM14の
ゲートと接続されている。MOSFETM14のドレインはＮチ
ャンネルMOSFET15のソースに接続され、MOSFET15のソー
ス接地されている。そして、MOSFET15はゲートに上記論
理積信号CS・▲▼を受けるようにされている。
I6、I7及びMOSFETM12〜M17からなる。MOSFETM12はチッ
プセレクト信号CSとライトイネーブ信号WEの反転信号▲
▼との論理積信号CS・▲▼を反転するインバー
タI6の出力信号をゲートに受けて動作するＰチャンネル
MOSFETで、そのドレインは電源端子（＋Vcc）に接続さ
れ、ソースがＰチャンネルMOSFETM13のドレインに接続
されている。該MOSFETM13のソースはＮチャンネルMOSFE
TM14のソースと接続され、ゲートはやはりMOSFETM14の
ゲートと接続されている。MOSFETM14のドレインはＮチ
ャンネルMOSFET15のソースに接続され、MOSFET15のソー
ス接地されている。そして、MOSFET15はゲートに上記論
理積信号CS・▲▼を受けるようにされている。
前記MOSFETM12〜M15は上記論理積信号CS・▲▼が
「ハイ」のとき動作するCMOSインバータで、その入出力
間がＮチャンネルMOSFETM16とＰチャンネルMOSFETM17を
パラレルに接続してなるスイッチ回路を介して接続され
ており、このスイッチ回路がオンしたとき電源電圧Vcc
の２分の１の電圧を出力するように設計されている。MO
SFETM16とMOSFETM17からなるスイッチ回路はイコライズ
信号▲▼によって制御され、イコライズ信号▲
▼が「ロウ」のときに、即ちイコライズ時にオンする。
そして、このスイッチ回路の出力端子がメインデータ線
４に接続されている。
「ハイ」のとき動作するCMOSインバータで、その入出力
間がＮチャンネルMOSFETM16とＰチャンネルMOSFETM17を
パラレルに接続してなるスイッチ回路を介して接続され
ており、このスイッチ回路がオンしたとき電源電圧Vcc
の２分の１の電圧を出力するように設計されている。MO
SFETM16とMOSFETM17からなるスイッチ回路はイコライズ
信号▲▼によって制御され、イコライズ信号▲
▼が「ロウ」のときに、即ちイコライズ時にオンする。
そして、このスイッチ回路の出力端子がメインデータ線
４に接続されている。
しかして、プリチャージ回路11はイコライズ信号▲
▼を受けるとメモリセルインデータ線４を電源電圧Vc
c（5V）の２分の１の電位（2.5V）にプリチャージする
働きをする。
▼を受けるとメモリセルインデータ線４を電源電圧Vc
c（5V）の２分の１の電位（2.5V）にプリチャージする
働きをする。
５はデータホールド回路で、その回路図は第５図に示
した第１の従来例のメモリ装置の出力バッファ制御回路
5aの回路図と全く同じであるが、ノア回路NR1とナンド
回路NA2とでロジカルスレッショルド電圧Vthが互いに異
なるようにされている点で出力バッファ制御回路5aとは
相違している。具体的には、データホールド回路５のノ
ア回路NR1のスレッショルド電圧が2Vで、ナンド回路NA2
のスレッショルド電圧が3Vである。このようにロジカル
スレッショルド電圧を異ならせるのは、プリチャージが
為されているとき出力バッファ回路６を構成するMOSFET
M10とMOSFETM11とを共にオフさせるような信号をデータ
ホールド回路５が出力するようにするためである。とい
うのは、若しデータホールド回路５のノア回路NR1とナ
ンド回路NA2が共にそのロジカルスレッショルド電圧が
2.5Vに設定されていたとすれば、メインデータ線４がプ
リチャージされて2.5V付近の電位になると僅かなノイズ
の有無によってデータホールド回路５、そして出力バッ
ファ回路６の出力信号レベルが変化することになり、出
力端子７のレベルが非常に不安定になる。これはユーザ
ー側に不要な不安を与えることになり好ましくない。そ
こで、上述したようにノア回路NR1のスレッショルド電
圧を2V、ナンド回路NA2のスレッショルド電圧を3Vに設
定することにより、プリチャージによってメインデータ
線４のレベルが2.5V程度になったときにノア回路NR1の
出力が「ロウ」に、ナンド回路NA2の出力が「ハイ」に
なり出力バッファ回路６のＰチャンネルMOSFETM10及び
ＮチャンネルMOSFETM11が共にオフするようにするので
ある。このようにプリチャージ期間中はMOSFETM10、M11
が共にオフするようにすると、メモリ装置の出力端子７
に接続される負荷側の容量は例えば30pFと比較的大きい
ので遷移前のデータ信号が保持され、出力レベルが安定
する。従って、ユーザ側はプリチャージ期間中の出力レ
ベルの変動によってメモリ装置の性能に不安を抱く虞れ
がない。
した第１の従来例のメモリ装置の出力バッファ制御回路
5aの回路図と全く同じであるが、ノア回路NR1とナンド
回路NA2とでロジカルスレッショルド電圧Vthが互いに異
なるようにされている点で出力バッファ制御回路5aとは
相違している。具体的には、データホールド回路５のノ
ア回路NR1のスレッショルド電圧が2Vで、ナンド回路NA2
のスレッショルド電圧が3Vである。このようにロジカル
スレッショルド電圧を異ならせるのは、プリチャージが
為されているとき出力バッファ回路６を構成するMOSFET
M10とMOSFETM11とを共にオフさせるような信号をデータ
ホールド回路５が出力するようにするためである。とい
うのは、若しデータホールド回路５のノア回路NR1とナ
ンド回路NA2が共にそのロジカルスレッショルド電圧が
2.5Vに設定されていたとすれば、メインデータ線４がプ
リチャージされて2.5V付近の電位になると僅かなノイズ
の有無によってデータホールド回路５、そして出力バッ
ファ回路６の出力信号レベルが変化することになり、出
力端子７のレベルが非常に不安定になる。これはユーザ
ー側に不要な不安を与えることになり好ましくない。そ
こで、上述したようにノア回路NR1のスレッショルド電
圧を2V、ナンド回路NA2のスレッショルド電圧を3Vに設
定することにより、プリチャージによってメインデータ
線４のレベルが2.5V程度になったときにノア回路NR1の
出力が「ロウ」に、ナンド回路NA2の出力が「ハイ」に
なり出力バッファ回路６のＰチャンネルMOSFETM10及び
ＮチャンネルMOSFETM11が共にオフするようにするので
ある。このようにプリチャージ期間中はMOSFETM10、M11
が共にオフするようにすると、メモリ装置の出力端子７
に接続される負荷側の容量は例えば30pFと比較的大きい
ので遷移前のデータ信号が保持され、出力レベルが安定
する。従って、ユーザ側はプリチャージ期間中の出力レ
ベルの変動によってメモリ装置の性能に不安を抱く虞れ
がない。
第２図はメモリ装置のレイアウト図である。このメモ
リ装置のレイアウト図の第５図に示すメモリ装置のレイ
アウト図との違いはプリチャージ回路11があることであ
る。
リ装置のレイアウト図の第５図に示すメモリ装置のレイ
アウト図との違いはプリチャージ回路11があることであ
る。
第３図はアドレス遷移によってメインデータ線４のレ
ベルが「ハイ」から「ロウ」に変化する場合の動作を示
すタイムチャートである。
ベルが「ハイ」から「ロウ」に変化する場合の動作を示
すタイムチャートである。
アドレス信号が変化するとアドレス遷移が検出され、
それに応じてあるパルス幅を有する「ロウ」レベルのイ
コライズ信号▲▼が発生する。すると、メモリセル
インデータ線４は「ハイ」、即ち＋5Vの状態からプリチ
ャージ回路11の働きにより中間電位、即ち＋2.5Vの電位
にプリチャージされる。
それに応じてあるパルス幅を有する「ロウ」レベルのイ
コライズ信号▲▼が発生する。すると、メモリセル
インデータ線４は「ハイ」、即ち＋5Vの状態からプリチ
ャージ回路11の働きにより中間電位、即ち＋2.5Vの電位
にプリチャージされる。
そして、イコライズ信号▲▼が立ち上がり「ハイ」
になった後メンデータ線４のレベルが中間電位から新た
に読み出されたデータ信号の内容に応じたレベル（今の
場合「ロウ」レベル）に変化する。２点鎖線で示すとこ
ろの第５図に示すプリチャージをしないメモリ装置にお
いては元のデータ信号のレベルから新たに読み出された
データ信号の内容に応じたレベルに変化するが、その場
合と比較してプリチャージをした場合の方が時間ｔだけ
データ信号の遷移が速くなり、高速性が向上する。
になった後メンデータ線４のレベルが中間電位から新た
に読み出されたデータ信号の内容に応じたレベル（今の
場合「ロウ」レベル）に変化する。２点鎖線で示すとこ
ろの第５図に示すプリチャージをしないメモリ装置にお
いては元のデータ信号のレベルから新たに読み出された
データ信号の内容に応じたレベルに変化するが、その場
合と比較してプリチャージをした場合の方が時間ｔだけ
データ信号の遷移が速くなり、高速性が向上する。
尚、第６図（Ａ）に示す構成の従来のプリチャージ回
路によってもプリチャージすることができるけれども、
このプリチャージ回路はデータ信号の通る信号経路に介
挿される。即ち、データ信号はプリチャージ回路のイン
バータI5、スイッチ回路SW2、ラッチ回路10を通って出
力バッファ回路側に伝送され、何段もの回路を通ること
になる。そして、当然のことだがデータ信号が回路を１
段通る毎に信号の遅延が生じる。従って、プリチャージ
によって高速性を高めるけれども遅延を生ぜしめる要因
ともなるので高速性を有効に高めることができない。
路によってもプリチャージすることができるけれども、
このプリチャージ回路はデータ信号の通る信号経路に介
挿される。即ち、データ信号はプリチャージ回路のイン
バータI5、スイッチ回路SW2、ラッチ回路10を通って出
力バッファ回路側に伝送され、何段もの回路を通ること
になる。そして、当然のことだがデータ信号が回路を１
段通る毎に信号の遅延が生じる。従って、プリチャージ
によって高速性を高めるけれども遅延を生ぜしめる要因
ともなるので高速性を有効に高めることができない。
しかるに、本メモリ装置によれば、プリチャージ回路
11の出力側がメインデータ線にパラレルに接続され、プ
リチャージ回路11はデータ信号の通路とならない。従っ
て、プリチャージ回路11がデータ信号の遅延を生ぜしめ
る要因とはならず、プリチャージによって読み出し速度
を向上させる働きのみ行う。依って、本メモリ装置によ
れば、読み出し速度を有効に向上させることができると
いえる。
11の出力側がメインデータ線にパラレルに接続され、プ
リチャージ回路11はデータ信号の通路とならない。従っ
て、プリチャージ回路11がデータ信号の遅延を生ぜしめ
る要因とはならず、プリチャージによって読み出し速度
を向上させる働きのみ行う。依って、本メモリ装置によ
れば、読み出し速度を有効に向上させることができると
いえる。
尚、従前からメモリ装置のデータ信号出力端子７には
抵抗を接続して使用することが多い。その場合イコライ
ズの際に出力バッファ回路を構成するMOSFETを一時的に
ハイインピーダンスにすると高速化、突入電流の緩和化
を図ることができることが知られている。しかし、一般
的にその場合のタイミング調整が難しく、タイミング調
整を誤って逆にアクセス時間を損うことが多かった。と
ころが、本メモリ装置によれば、メインデータ線がプリ
チャージ回路によってプリチャージされると前述のとお
りデータホールド回路５の機能により出力バッファ回路
６の２つのMOSFETが自動的にハイインピーダンスにな
る。そして、メインデータ線に新たにデータ信号が入っ
て来るとデータホールド回路５の状態がそのデータ信号
に応じた状態となって出力バッファ回路６のいずれか一
方のMOSFETをローインピーダンスにしてデータ信号を伝
送する。このような動作は特に制御信号を要することな
く自然に行われる。従って、外部からの制御信号なし
で、容易且つ高速にデータホールド回路で出力バッファ
回路を動作させることができる。
抵抗を接続して使用することが多い。その場合イコライ
ズの際に出力バッファ回路を構成するMOSFETを一時的に
ハイインピーダンスにすると高速化、突入電流の緩和化
を図ることができることが知られている。しかし、一般
的にその場合のタイミング調整が難しく、タイミング調
整を誤って逆にアクセス時間を損うことが多かった。と
ころが、本メモリ装置によれば、メインデータ線がプリ
チャージ回路によってプリチャージされると前述のとお
りデータホールド回路５の機能により出力バッファ回路
６の２つのMOSFETが自動的にハイインピーダンスにな
る。そして、メインデータ線に新たにデータ信号が入っ
て来るとデータホールド回路５の状態がそのデータ信号
に応じた状態となって出力バッファ回路６のいずれか一
方のMOSFETをローインピーダンスにしてデータ信号を伝
送する。このような動作は特に制御信号を要することな
く自然に行われる。従って、外部からの制御信号なし
で、容易且つ高速にデータホールド回路で出力バッファ
回路を動作させることができる。
（H.発明の効果） 以上に述べたように、本発明メモリ装置は、メモリセ
ル群が複数のメモリセルブロックに分割され、各メモリ
セルブロック毎にセンスアンプブロックとブロックセレ
クトブロックとが設けられ、上記各メモリセルブロック
においての各メモリセルに記憶されているデータの読み
出しがビット線、ローカルデータ線、センスアンプ及び
ブロックセレクトブロックを介して行うようにされ、上
記各メモリセルブロックのブロックセレクトブロックの
出力側がメインデータ線に接続されたメモリ装置におい
て、イコライズ信号に同期して上記メインデータ線の高
レベルと低レベルの中間のレベルの電圧を出力するプリ
チャージ回路を備え、上記プリチャージ回路の出力端子
が上記メインデータ線に並列に接続されてなることを特
徴とするものである。
ル群が複数のメモリセルブロックに分割され、各メモリ
セルブロック毎にセンスアンプブロックとブロックセレ
クトブロックとが設けられ、上記各メモリセルブロック
においての各メモリセルに記憶されているデータの読み
出しがビット線、ローカルデータ線、センスアンプ及び
ブロックセレクトブロックを介して行うようにされ、上
記各メモリセルブロックのブロックセレクトブロックの
出力側がメインデータ線に接続されたメモリ装置におい
て、イコライズ信号に同期して上記メインデータ線の高
レベルと低レベルの中間のレベルの電圧を出力するプリ
チャージ回路を備え、上記プリチャージ回路の出力端子
が上記メインデータ線に並列に接続されてなることを特
徴とするものである。
従って、本発明メモリ装置によれば、プリチャージ回
路がメインデータ線にパラレルに接続されているので、
プリチャージ回路はイコライズによるデータ信号の読み
出し速度を向上させるが、データ信号の伝送経路に介在
して信号遅延の要因となることはない。従って、データ
信号の読み出し速度をより有効に高速化することができ
る。
路がメインデータ線にパラレルに接続されているので、
プリチャージ回路はイコライズによるデータ信号の読み
出し速度を向上させるが、データ信号の伝送経路に介在
して信号遅延の要因となることはない。従って、データ
信号の読み出し速度をより有効に高速化することができ
る。
しかも、プリチャージ回路はイコライズ信号を受けて
イコライズ時にプリチャージする動作をするので、動作
のために特別のパルスをつくる必要がない。従って、プ
リチャージをするようにしてもプリチャージ回路が増え
るだけで、プリチャージ回路を動作させるパルスをつく
るための特別の回路を設ける必要がなく、メモリ装置の
回路構成が徒らに複雑化することはない。
イコライズ時にプリチャージする動作をするので、動作
のために特別のパルスをつくる必要がない。従って、プ
リチャージをするようにしてもプリチャージ回路が増え
るだけで、プリチャージ回路を動作させるパルスをつく
るための特別の回路を設ける必要がなく、メモリ装置の
回路構成が徒らに複雑化することはない。
第１図乃至第３図は本発明メモリ装置の一つの実施例を
説明するためのもので、第１図は回路図、第２図はメモ
リ装置のレイアウト図、第３図は、動作を説明するため
のタイムチャート、第４図は背景技術を説明するための
メモリ装置のレイアウト図、第５図は第１の従来例を示
す回路図、第６図（Ａ）、（Ｂ）は第２の従来例を説明
するためのもので、同図（Ａ）はプリチャージ回路の回
路図、同図（Ｂ）はタイムチャートである。 符号の説明 １……メモリ装置、２……メモリセル群、２1〜２8……
メモリセルブロック、４……メインデータ線、８……メ
モリセル、９、……ローカルデータ線、11……プリチ
ャージ回路、Ｂ、……ビット線。
説明するためのもので、第１図は回路図、第２図はメモ
リ装置のレイアウト図、第３図は、動作を説明するため
のタイムチャート、第４図は背景技術を説明するための
メモリ装置のレイアウト図、第５図は第１の従来例を示
す回路図、第６図（Ａ）、（Ｂ）は第２の従来例を説明
するためのもので、同図（Ａ）はプリチャージ回路の回
路図、同図（Ｂ）はタイムチャートである。 符号の説明 １……メモリ装置、２……メモリセル群、２1〜２8……
メモリセルブロック、４……メインデータ線、８……メ
モリセル、９、……ローカルデータ線、11……プリチ
ャージ回路、Ｂ、……ビット線。
Claims (1)
- 【請求項１】メモリセル群が複数のメモリセルブロック
に分割され、 各メモリセルブロック毎にセンスアンプブロックとブロ
ックセレクトブロックとが設けられ、 上記各メモリセルブロックにおいての各メモリセルに記
憶されているデータの読み出しがビット線、ローカルデ
ータ線、センスアンプ及びブロックセレクトブロックを
介して行うようにされ、 上記各メモリセルブロックのブロックセレクトブロック
の出力側がメインデータ線に接続されたメモリ装置にお
いて、 イコライズ信号に同期して上記メインデータ線の高レベ
ルと低レベルとの中間レベルの電圧を発生するプリチャ
ージ回路を備え、 上記プリチャージ回路の出力端子が上記メインデータ線
に並列に接続されてなる ことを特徴とするメモリ装置
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62063340A JP2569538B2 (ja) | 1987-03-17 | 1987-03-17 | メモリ装置 |
| US07/168,511 US4881203A (en) | 1987-03-17 | 1988-03-15 | Semiconductor memory device |
| KR1019880002731A KR960001107B1 (ko) | 1987-03-17 | 1988-03-16 | 메모리 장치 |
| DE88104276T DE3884022T2 (de) | 1987-03-17 | 1988-03-17 | Halbleiterspeicheranordnung. |
| EP88104276A EP0283019B1 (en) | 1987-03-17 | 1988-03-17 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62063340A JP2569538B2 (ja) | 1987-03-17 | 1987-03-17 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228489A JPS63228489A (ja) | 1988-09-22 |
| JP2569538B2 true JP2569538B2 (ja) | 1997-01-08 |
Family
ID=13226409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62063340A Expired - Fee Related JP2569538B2 (ja) | 1987-03-17 | 1987-03-17 | メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4881203A (ja) |
| EP (1) | EP0283019B1 (ja) |
| JP (1) | JP2569538B2 (ja) |
| KR (1) | KR960001107B1 (ja) |
| DE (1) | DE3884022T2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996671A (en) * | 1989-02-18 | 1991-02-26 | Sony Corporation | Semiconductor memory device |
| US5237534A (en) * | 1989-04-27 | 1993-08-17 | Kabushiki Kaisha Toshiba | Data sense circuit for a semiconductor nonvolatile memory device |
| US5146427A (en) * | 1989-08-30 | 1992-09-08 | Hitachi Ltd. | High speed semiconductor memory having a direct-bypass signal path |
| US5043945A (en) * | 1989-09-05 | 1991-08-27 | Motorola, Inc. | Memory with improved bit line and write data line equalization |
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| JP2534782B2 (ja) * | 1989-11-10 | 1996-09-18 | 株式会社東芝 | 半導体装置 |
| JP2722853B2 (ja) * | 1990-05-18 | 1998-03-09 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH0438793A (ja) * | 1990-06-04 | 1992-02-07 | Toshiba Corp | データ転送制御回路およびこれを用いたダイナミック型半導体記憶装置 |
| US5222039A (en) * | 1990-11-28 | 1993-06-22 | Thunderbird Technologies, Inc. | Static random access memory (SRAM) including Fermi-threshold field effect transistors |
| US5454115A (en) * | 1991-12-25 | 1995-09-26 | Sharp Kabushiki Kaisha | Data driven type processor having data flow program divided into plurality of simultaneously executable program groups for an N:1 read-out to memory-access ratio |
| US5243572A (en) * | 1992-01-15 | 1993-09-07 | Motorola, Inc. | Deselect circuit |
| FR2694121B1 (fr) * | 1992-07-24 | 1995-09-22 | Sgs Thomson Microelectronics | Memoire en circuit integre avec prechaarge prealable en sortie. |
| JP3533227B2 (ja) * | 1992-09-10 | 2004-05-31 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2667941B2 (ja) * | 1992-09-17 | 1997-10-27 | 三菱電機株式会社 | メモリセル回路 |
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| KR100261962B1 (ko) * | 1993-12-31 | 2000-07-15 | 김영환 | 데이타 출력버퍼 |
| US5528541A (en) * | 1994-11-09 | 1996-06-18 | Sony Corporation Of Japan | Charge shared precharge scheme to reduce compare output delays |
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| KR0167687B1 (ko) * | 1995-09-11 | 1999-02-01 | 김광호 | 고속액세스를 위한 데이타 출력패스를 구비하는 반도체 메모리장치 |
| DE19632780A1 (de) * | 1996-08-15 | 1998-02-19 | Ibm | Verbesserter Restore für Speicherzellen mittels negativer Bitline-Selektion |
| US6098145A (en) * | 1998-02-18 | 2000-08-01 | Winbond Electronics Corporation | Pulsed Y-decoders for improving bitline precharging in memories |
| KR100287190B1 (ko) | 1999-04-07 | 2001-04-16 | 윤종용 | 선택되는 메모리 모듈만을 데이터 라인에 연결하는 메모리 모듈 시스템 및 이를 이용한 데이터 입출력 방법 |
| FR2823362B1 (fr) * | 2001-04-06 | 2005-03-11 | St Microelectronics Sa | Dispositif de lecture de cellules memoire |
| JP4088954B2 (ja) * | 2002-03-04 | 2008-05-21 | 日本電気株式会社 | 半導体記憶装置の読み出し回路 |
| US7218554B2 (en) * | 2005-06-08 | 2007-05-15 | Macronix International Co., Ltd. | Method of refreshing charge-trapping non-volatile memory using band-to-band tunneling hot hole (BTBTHH) injection |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0030422B1 (en) * | 1979-11-28 | 1987-05-27 | Fujitsu Limited | Semiconductor memory circuit device |
| JPS59104791A (ja) * | 1982-12-04 | 1984-06-16 | Fujitsu Ltd | 半導体記憶装置 |
| US4791613A (en) * | 1983-09-21 | 1988-12-13 | Inmos Corporation | Bit line and column circuitry used in a semiconductor memory |
| JPS60124093A (ja) * | 1983-12-06 | 1985-07-02 | Nec Corp | メモリ回路 |
| US4618943A (en) * | 1984-01-09 | 1986-10-21 | International Business Machines Corporation | Semiconductor static read/write memory having an additional read-only capability |
| EP0166642A3 (en) * | 1984-05-30 | 1989-02-22 | Fujitsu Limited | Block-divided semiconductor memory device having divided bit lines |
| JPS6196588A (ja) * | 1984-10-16 | 1986-05-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61110394A (ja) * | 1984-10-31 | 1986-05-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| NL8500434A (nl) * | 1985-02-15 | 1986-09-01 | Philips Nv | Geintegreerde geheugenschakeling met blokselektie. |
| JPS61199297A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 半導体記憶装置 |
| JPS6220195A (ja) * | 1985-07-19 | 1987-01-28 | Fujitsu Ltd | メモリ回路 |
| US4754433A (en) * | 1986-09-16 | 1988-06-28 | Ibm Corporation | Dynamic ram having multiplexed twin I/O line pairs |
-
1987
- 1987-03-17 JP JP62063340A patent/JP2569538B2/ja not_active Expired - Fee Related
-
1988
- 1988-03-15 US US07/168,511 patent/US4881203A/en not_active Expired - Lifetime
- 1988-03-16 KR KR1019880002731A patent/KR960001107B1/ko not_active IP Right Cessation
- 1988-03-17 DE DE88104276T patent/DE3884022T2/de not_active Expired - Fee Related
- 1988-03-17 EP EP88104276A patent/EP0283019B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960001107B1 (ko) | 1996-01-18 |
| EP0283019B1 (en) | 1993-09-15 |
| US4881203A (en) | 1989-11-14 |
| KR880011803A (ko) | 1988-10-31 |
| DE3884022D1 (de) | 1993-10-21 |
| EP0283019A3 (en) | 1990-01-10 |
| EP0283019A2 (en) | 1988-09-21 |
| DE3884022T2 (de) | 1994-02-03 |
| JPS63228489A (ja) | 1988-09-22 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |