JPH01116992A - センス増幅器制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、集積半導体回路特に、記憶装置に使用される
センス増幅回路に関するものである。

Ｂ、従来の技術 不必要なタイミングの遅延を引き起こさない記憶装置、
特に高性能スタティック・ランダム・アクセス記憶装置
が必要とされる。

Ｈ，Ｃ，カーシュが１９８５年２月１１日に出願した米
国特許第４６４９５２２号には、カラム・エネーブル信
号の活性化相互間の間、データ出力線を活性状態に留め
ることにより、任意に選択した行に沿った、多数の記憶
セルからデータを読み取るようにした、アクセス時間を
改善したダイナミック・ランダム・アクセス記憶装置が
示されている。

Ｍ、Ｆ、ツバツク等により、１９８３年１２月３０日に
出願された米国特許第４６６３７３５号には、行アドレ
ス信号と適切なデータ出力制御信号の双方に応答して、
逐次モードが設定され、かつ行アドレスのみの受信時に
限り、ランダム、または並行モードが設定される、ラン
ダム／逐次アクセス・モード選択回路が示されている。

Ｓ、小林等により、１９８１年７月２３日に出願された
米国特許第４４２９３７５号は、同一のワード線で連続
記憶セルをアクセスする際、連続アクセス・モードに入
る記憶アクセス技術が示されている。

Ｃ０発明が解決しようとする問題点 本発明の目的は、特にスタティック・カラム・モードま
たは高速ページ・モード状態のとき、センス増幅器のセ
ット・パルスのタイミングを、自動的に最適動作に調整
する高性能記憶感知制御回路を提供することにある。

Ｄ０問題点を解決するための手段　− 本発明の技法により、行（またはワード）アドレスの変
化、および列（またはビット）アドレスの変化から取出
されるパルスが、最適の時間間隔でセンス増幅器に供給
されるセット・パルスを作りだすのに使用される、改良
型記憶感知制御回路が提供される。さらに詳説すると、
本記憶感知制御回路は、センス増幅器セット回路に結合
されるビット・デコーダ・ドライブ・パルスを伝送する
第１および第２の経路と、その第１および第２の経路の
ひとつを選択するため、行（またはワード）および列（
またはビット）アドレス変化検出手段から取出されるパ
ルスに応答する手段とを含む。

Ｅ、実施例 第１Ａ図および第１Ｂ図は、よく知られたスタティック
記憶セル１．１．１．２．２．１および２．２を有する
記憶配列１０と共に本発明のセンス増幅器制御回路の具
体例が図示されている。セル１．１は第１Ｂ図に詳細に
示されている。セル１．１は、交差結合のＮチャネル型
電界効果トランジスタ１２および１４と、３．３ボルト
の電源供給端子ＶＨに接続された一対の負荷トランジス
タ１６および１８を内蔵する。負荷トランジスタ１６お
よび１８は、Ｐチャネル型の電界効果トランジスタで、
第１Ａ図と第１Ｂ図において矩形内に対角線を設けた長
方形で示されている。第１と第２のアクセス・トランジ
スタ２０と２２は、それぞれ交差結合トランジスタ１２
．１４と一対のビット／センス線であるＢ１とπ１との
間に接続されている。第１のワード線ＷＬＩは、アクセ
ス・トランジスタ２０と２２の制御電極に接続されてい
る。セル１．２も一対のビット線Ｂ１とＢ１との間に接
続される。第２のビット線Ｂ２と百７の対は、お互いに
接続されたセル２．１と２．２を有する。ビット線Ｂ１
、Ｂ１およびＢ２、Ｂ２の対は、プル・ダウン装置２６
に接続されたセンス増幅器２４に並列に接続されている
。第１のビット・スイッチまたは分離手段として、セン
ス増幅器２４とセル１．１および１．２間のビット線Ｂ
１およびＢ１位置に配置されたＰチャネル型トランジス
タ２８と３０が含まれている。第２のビット・スイッチ
または分離手段として、センス増幅器２４とセル２．１
および２．２間のビット線Ｂ２およびＢ２位置に配置さ
れたＰチャネル型トランジスタ３２および３４が含まれ
ている。ビット復元回路３５は、センス増幅器２４の入
力部間に接続されている。このビット復元回路３５は、
Ｐチャネル型ビット線電圧等化トランジスタ４０と共に
、共通接続点が電源端子ＶＨに接続された、直列に配列
されたＰチャネル型トランジスタ３６と３８を有する。

ビット・ライン復元パルスは、ビット線復元線ＢＲＥＳ
を通じてＰチャネル型トランジスタ３６．３８および４
０の制御電極に印加される。第１のビット線デコード・
パルスは、ビット・デコード線ＢＤＥＣ１ｔ’通して第
１のビット・スイッチ・トランジスタ２８．３０の制御
電極に印加される。一方、第２のビット線デコード・パ
ルスは、ビット・デコード線ＢＤＥＣ２を通して第２の
ビット・スイッチ・トランジスタ３２．３４の制御電極
に印加される。第１のワード線ＷＬ１は、セル１．１の
アクセス・トランジスタ２０および２２に接続されると
共にプロ→りで示されたセル２．１のアクセス・トラン
ジスタにも接続される。第２のワード線ＷＬ２は、セル
１．２のアクセス・トランジスタと、セル２．２のアク
セス・トランジスタに接続されるが、双方共にブロック
で示されている。セル１．２．２．１および２．２は、
セル１．１と同じである。オフ・チップ・ドライバ０Ｃ
Ｄ４２は、センス増幅器２４の出力に接続された入力と
データ出力端子に接続された出力とを有している。

センス増幅器制御回路は、第１Ａ図に示されているよう
に、ストローブ・パルス発生手段４４を含む、この４４
は、チップ・エネーブル・パルスＣＥが印加される第１
の入力と、ワード・アドレス遷移検出器出力パルスＸＡ
〒百が印加される第２の入力を有する第１のＮＡＮＤ回
路４６を含む。

これは、記憶配列１０のワード・アドレスが印加される
ワード・アドレス遷移検出器４７から供給される。第１
のＮＡＮＤ回路４６の出力には、行ストローブ・パルス
Ｒ５Ｔが発生され、このパルスＲ８Ｔは第２のＮＡＮＤ
回路５０に接続された出力を有する第１のインバータ回
路４８の入力に印加される。第２のＮＡＮＤ回路５０の
第２の入力は、ビット・アドレス遷移検出出力パルスＹ
Ａ〒′５が印加される。これは記憶配列１０のビット・
アドレスが印加されるビット・アドレス遷移検出器５１
から供給される。第２のＮＡＮＤ回路５０の出力は、第
２のインバータ回路５３を通過後、チップ・エネーブル
・パルスで百を第２の入力に受取る第３のＮＡＮＤ回路
５２の第１の入力に印加される。これにより、第３のＮ
ＡＮＤ回路５２の出力に列ストローブ・パルスＣ５Ｔを
発生する。

第１のＮＡＮＤ回路４６の出力から生じる行ストローブ
・パルスＲ５Ｔと、第３のＮＡＮＤ回路５２の出力から
生じる列ストローブ・パルスＣ８Ｔは、規則的読取リサ
イクル検出回路５４に印加される。この検出回路５４は
第１のＮＡＮＤ回路４６の出力に接続された入力と、第
４のＮＡＮ　Ｄ回路５８の第１の入力に接続された出力
とを有する第３のインバータ５６を有する。ＮＡＮＤ回
路５８の第２の入力は、ストローブ・パルス発生手段４
４の第３のＮＡＮＤ回路５２の出力に接続される。第４
のＮＡＮＤ回路５８の出力は、第５のＮＡＮＤ回路６０
の第１の入力に接続される。ＮＡＮＤ回路６０の出力は
第６のＮＡＮＤ回路６２の第１の入力に接続される。第
６のＮＡＮＤ回路６２の第２の入力は、第３のインバー
タ回路５６の出力に接続され、ＮＡＮＤ回路６２の出力
は、第５のＮＡＮＤ回路６０の第２の入力に接続される
。第６のＮＡＮＤ回路６２の出力は、ラッチ６６に接続
されたドレインを有する第１のＮチャネル型プル・ダウ
ン・トランジスタ６４の制御電極にもノードＡにおいて
接続される。ラッチ６６は、第４のインバータ回路６８
と第５のインバータ回路７０とを含む、規則的読取リサ
イクル検出回路５４は、よく知られているように、セッ
ト優位型フリップ・フロップとも言われている。

ストローブ・パルス発生手段４４の第１のＮＡＮＤ回路
４６の出力は、立下り総遅延回路７２にも接続される。

回路７２は第１のＮＡＮＤ回路４６の出力部に接続され
た入力と一１第７のインバータ回路７６の入力に接続さ
れた出力とを有する第６のインバータ７４を含む。第７
のインバータ回路７６の出力は、第１のＮＯＲ回路７８
の第１の入力に接続され、ＮＯＲ回路７８の第２の入力
は、第１のＮＡＮＤ回路４６の出力に直接接続される。

第１のＮＯＲ回路７８の出力は、第８のインバータ回路
８０に接続される。スタティック・カラム・トグルまた
は高速アクセス・モード検出回路８２は、第２のＮＯＲ
回路８４と第３のＮＯＲ回路８６を含む。第２のＮＯＲ
回路８４の第１の入力は、立下り総遅延回路７２の出力
、すなわち第８のインバータ回路８０の出力に接続され
、第２のＮ。

Ｒ回路８４の第２の入力は、第３のＮＯＲ回路８６の出
力に接続される。第３のＮＯＲ回路８６の第１の入力は
、ストローブ・パルス発生手段４４の第３のＮＡＮＤ回
路５２の出力に接続され、かつ第３のＮＯＲ回路８６の
第２の入力は、第２のＮＯＲ回Ｍ８４の出力に接続され
る。第２のＮＯＲ回路８４の出力は、ラッチ６６に結合
した第２のＮチャネル型プル・ダウン・トランジスタ８
８の制御電極にもノードＢにおいて接続される。このス
タティック・カラム・トグルまたは高速アクセス・モー
ド検出回路８２は、よく知られているように、ＮＯＲも
しくはＲ−Ｓフリップ・フロップまたはセット／リセッ
ト・ラッチとも言われている。

第１と第２の経路９２と９４をそれぞれ有するマルチプ
レクサ９０は、線ＢＤＲのビット・デコーダ・ドライブ
・パルスを入力に受取る。第２の経路９４は線ＢＤＲの
ビット・デコーダ・ドライブ・パルスを受取る。入力と
第１０のインバータ回路９８に接続商れた出力を有する
第９のインバータ回路９６を含み、さらに、第１のＮチ
ャネル型トランジスタ１０２と、トランジスタ１０２と
並列に接続された第１のＰチャネル型トランジスタ１０
４とを有する第１のＣＭＯＳパス回路またはスイッチ１
００とを含む。マルチプレクサ９０の第１の経路９２は
、第２のＮチャネル型トランジスタ１０８と、この第２
のＮチャネル型トランシタと並列に接続された第２のＰ
チャネル型トランジスタ１１０とを有する第２のＣＭＯ
Ｓパス回路またはスイッチ１０６のみを含む、スイッチ
１０６はインバータ回路９６および９８とスイッチ１０
０にまたがって接続されている。第２のプル・ダウン・
トランジスタ８８のドレインは、ノードＣでスイッチ１
００の第１のトランジスタ１０２の制御電極に接続され
るとともに、第２のスイッチ１０６の第２のＰチャネル
型トランジスタ１１０の制御電極に接続され、第１のス
イッチ１００のＰチャネル型トランジスタ１０４と、第
２のスイッチ１０６の第２のＮチャネル型トランジスタ
１０８の制御電極は、第１１のインバータ回路１１２を
通って第２のプル・ダウン・トランジスタ８８のドレイ
ンに接続される。センス増幅器セット回路１１４は、マ
ルチプレクサ９０の出力に接続された入力と、ノードＤ
でセンス増幅器セット・トランジスタ２６の制御電極に
接続された出力とを有する。センス増幅器セット回路１
１４は、第１２のインバータ回路１１６、第１３のイン
バータ回路１１８、および第１４のインバータ回１！ｆ
！１２０を含み、これらはすべて直列に配列されている
。

インバータ回路１２０の出力は、第７のＮＡＮＤ回路１
２２の第１の入力部に接続され、このＮＡＮＤ回路１２
２の第２の入力は、マルチプレクサ９０の出力に直接、
接続される。第７のＮＡＮＤ回路１２２の出力は、第１
５のインバータ回路１２４に接続され、ノードＤにおい
てセンス増幅器セット・トランジスタ２６の制御電極に
接続される。

本発明に関わるセンス増幅器制御回路の動作を第１Ａ図
および第１Ｂ図に従って説明する。

第１Ｂ図に示す記憶配列１０は、概してよく知られた方
法で作動する。例えば、セル１．１を選択する場合は、
チップ・エネブール・パルスで百が印加された後に、ビ
ット復元回路３５が線ＢＲＥＳパルスによってオン状態
となり、次にビット・スイッチ手段２８．３０がオンに
なってビット線Ｂ１、Ｂ１のそれぞれに等しい電圧を印
加する。

また、ワード・パルスがワード線ＷＬＩに印加され、ア
クセス・トランジスタ２０．２２をオン状態にする。ア
クセス・トランジスタ２０および２２をオン状態にする
前にビット復元回路はオフになり、ＶＨマイナス閾値電
圧Ｖｔと同等もしくはこれに近い電圧にビット線Ｂ１お
よび百Ｔ上を浮動させる。ビット線Ｂ１および百丁を浮
動させ、かつアクセス・トランジスタ２０および２２を
オン状態にすると、ビット線Ｂ１または百丁の一方が放
電するが、これは交差結合のトランジスタ１２および１
４のどちらがオン状態であるかによって決まる。ビット
線Ｂ１または１Ｔの一方が放電を開始してビット・スイ
ッチ手段２８．３０がオン状態にあるときに、センス増
幅器セット・トランジスタ２６がオンにされ、センス増
幅器２４を完全にセットする。センス増幅器２４からの
出力はオフ・チップ・ドライバ４２の入力に接続され、
２進情報すなわちデータをデータ出力端子に与える。記
憶配列１０の別のセル、例えばセル２．２を選択するた
めには、ビット復元回路３５が再度オン状態にされ、次
にビット・スイッチ手段３２．３４がビット、デコード
線ＢＤＥＣ２のパルスによりオン８態となる。ビット線
Ｂ２およびＢ２を浮動させるためにビット復元回路８５
が再度オフにされる。ワード線ＷＬ２のパルスが、次に
、対のビット線Ｂ２およびＢ２の一方を放電するセル２
．２のアクセス・トランジスタに印加される。

ビット線Ｂ２またはＢ２の一方が放電され、かつビット
・スイッチ手段３２．３４がオンにされているときに、
センス増幅器セット・トランジスタ２６が再度オンにさ
れ、センス増幅器２４は完全にセットされる。センス増
幅器２４からの出力は次にオフ・チップ・ドライバ４２
を再度通ってデータ出力端子に送られる。セル１．２や
セル２．１その他も同様な方法でアクセスされる。

本発明のセンス増幅器制御回路の動作、特に第１Ａ図に
図示された部分については、第１Ａ図および第１Ｂ図の
回路図と共に、第２図に図示されたパルスを参考にする
ことでよく理解できるはずである。チップ・エネブール
・パルスＣＥおよびワード・アドレス遷移検出口ｗｉ４
７から取出されたワード・アドレス遷移パルスＸλ〒Ｔ
５が第１のＮＡＮＤ回路４６に印加されると、行ストロ
ーブ・パルスＲＳＴが、第１のＮＡＮＤ回路４６の出力
で発生する０行ストローブ・パルスＲ５Ｔは第１のイン
バータ回路を通り、ビット・アドレス遷移検出回路５１
から発生されるパルスＹＡ↑百と共に第２のＮＡＮＤ回
路５０に印加される。第２のＮＡＮＤ回路５０の出力は
第２のインバータ５３を通り、チップ・エネーブル・パ
ルスでπと共ｉ第３のＮＡＮＤ回路５２に印加され、列
ストローブパルスＣ５Ｔ発生する。行ストローブ・パル
スＲ８Ｔと列ストローブ・パルスＣ８Ｔは、規則的読み
取りサイクル検出回路５４に印加され、ノードＡに、第
１のプル・ダウン・トランジスタ６４をオン状態にする
高電圧を発生する。トランジスタ６４が、オシ収態の場
合、ノードＣの電圧は高くなり、これにより、第１のパ
ス回路１００のＮチャネル型トランジスタ１０２をオシ
収態にすると共に、第１１のインバータ１１２を通過後
、第１のパス回路１００のＰチャネル型トランジスタ１
０４をもオシ収態にする。列ストローブ・パルスＣ８Ｔ
の発生時にビットデコーダ駆動パルスが、ピットデコー
ド駆動線ＢＤＲ，マルチプレクサ９０に印加される。第
２のパス回路１０６がオフ状態で、第１のパス回路１０
０がオン状態である場合には、Ｂ　ＤＲ線からのパルス
はそれぞれ第９と第１０のインバータ回路９６と９８を
含むマルチプレクサ９０の第２の経路９４、閉じられた
第１のパス回路またはスイッチ１００を通してセンス増
幅器セット回路１１４の入力に入る０回路１１４の出力
のノードＤにおける出力パルスは、センス増幅器セット
・トランジスタ２６のゲート電極に印加される高レベル
のセンス増幅器トリガ制御パルスである。行ストローブ
・パルスＲ８Ｔと、列ストローブ・パルスＣ５Ｔがスタ
ティック・カラム・トグルまたは高速アクセス・モード
検出回路８２に印加されるとき、Ｂノードにおける電圧
は低く、従って、第２のプル・ダウン・トランジスタ８
８はオフ状態に留まり、Ｃノードは、高レベル状態に保
たれることに注目されたい。

ワード線ＷＬＩに接続されたセル１．１のような１つの
セルが選択されたときに、時としてワード線ＷＬＩに接
続されているセル２．１のような別のセルが直後に続け
て選択されることがあるという事実もまた注目すべきで
ある。この場合、ワード・アドレス遷移検出器からの遷
移パルスＸλ〒■は発生せず、従って、第１のＮＡＮＤ
回路４６の出力での行ストローブ・パルスＲ５Ｔは、発
生しない。しかしながら、この記憶配列の動作に従えば
、ビット・アドレスは常に発生するため、ビット・アド
レス遷移検出回路からのビット・アドレス遷移パルスＹ
Ａ〒″５が常に発生する。従って列ストローブ・パルス
Ｃ３Ｔは、第２図にあるように各動作サイクルの期間に
第３のＮＡＮＤ回路５２の出力に発生する。行ストロー
ブ・パルスＲ５Ｔが低レベル状態で、列ストローブ・パ
ルスＣ５Ｔが高レベル状態にあると、規則的読取リサイ
クル検出回路５４はノードＡに低レベル重圧を発生し、
第１のプル・ダウン・トランジスタ６４をオンにしない
。しかしながら、列ストローブ・パルスＣ８Ｔが高レベ
ル状態で、行ストローブ・パルスＲ５Ｔが低レベル状態
の場合、スタティッり・カラム・トグルまたは高速アク
セス・モード検出回路８２は、ノードＢに高レベル電圧
を発生する。Ｂノードにおける高電圧は、第２のプル・
ダウン・トランジスタ８８をオン状態にし、Ｃノードを
グランドに放電する。Ｃノードをグランドに放電すると
、第１のパス回路１０６の第２のＰチャネル型トランジ
スタ１１０と、第２のＮチャネル型トランジスタ１０８
は、オン状態になる。第１のパス回路１０６がオン状態
になると、ＢＤＲ線のビットデコーダ・駆動パルスは、
遅延なくセンス増幅器セット回路１１４の入力に直接入
る。次に、このパルスはＤノードでセンス増幅器トリガ
制御パルスを発生し、このパルスは、前述の如く、セン
ス増幅器のセット・トランジスタ２６をオン状態にし、
ワード・アドレス変化が検出されたときに・オンにされ
たときよりも早くセンス増幅器２４をセットする。

第２図のパルス・プログラムをよく見るとチップ・エネ
ーブル・パルスＣＢがオン状態、すなわち本例では低レ
ベル状態になると、選択されたチップの回路が活性化さ
れ、ワードおよびビット・アドレス入力ＷＡＩとＢＡＩ
は、それぞれ記憶回路からそのチップに送られることが
わかる。ワードおよびビット・アドレス用アドレス遷移
検出回路４７．５１が活性化され、第２図にあるように
結果として行ストローブ・パルスＲ３Ｔと列ストローブ
・パルスＣ５Ｔを発生する。チップが選択される間に、
ワードまたはビット・アドレス入力のＷＡｌとＢＡＩの
変化が、第２図にあるように、対応するパルスＲ５Ｔ、
もしくはＣ５Ｔ、あるいはその双方を作りだす。

規則的読取リサイクル検出回路５４の真理値表は、下記
の通りである。

Ｒ５Ｔ　　　Ｃ５Ｔ　　　　Ａノード ０　　　　０　　　　　　Ｑ ここでＱは、前状態の電圧を表わしている。

高速アクセス・モード検出回路８２の真理値表は下記の
通りである。

Ｒ５Ｔ　　　Ｃ５Ｔ　　　　Ｂノード ０　　　　０　　　　　　Ｑ 遅延回路７２はチップ選択時に、Ｒ８Ｔパルスの立下り
縁を遅延させることにより、Ｒ３Ｔパルスを広げるのに
使用される。インバータ８０の出力における高レベル収
態から低レベル状態への遷移は、所望の動作マージンを
確保するため、インバータ７４および７６の回路遅延に
より遅延される。

センス増幅器セット回路１１４はセンス差動増幅器２６
の電力消費を最少にするためのセルフ・タイム・アウト
式のシングル・ショット・パルスを発生するのに使われ
る。Ｄノードにおける最大出力パルス幅は、インバータ
１１６．１１８および１２０の遅延時間で制限される。

本発明によれば、モードを検出する自己調整型センス増
幅器タイマを有する、非同期的スタティック・ランダム
・アクセス・メモリのためのセンス増幅器制御回路が提
供されることがわかる。さらに詳しくいうと、本発明に
おいては、種々の動作モード、特にワード・アドレスの
変更が必要でない高速スタティック・モードまたはトグ
ル・モードの期間に最適なセンス・タイミングおよびア
クセス・タイムを提供する。また、本発明においては、
差動センス増幅器セット・パルスが、ビット・スイッチ
・パルスと符合して作動し、配列ビット・ラインに発生
する大信号を直ちに増幅する。しかしながら、規則的ワ
ード・アクセス読取リサイクルにおいては、センス増幅
器セット・パルスの立上り縁が、ワード・システムの遅
延、小さく比較的低速な配列セル信号の発生、センス増
幅器のパラメータの不一致および雑音に合わせて自動的
に遅延される。第２図でわかるように、Ｄノードにおけ
るパルス波形は、時間ｔ２、ｔ４およびｔ５においてＲ
５Ｔパルスに起因する立上り縁の遅延を示している。又
、第２図でわかるように時間ｔ３、ｔ６、ｔ７およびｔ
８においては、Ｒ５Ｔストローブ・パルスが発生しなか
ったので、ノードＤのパルス波形の立上り縁はＢＤＲパ
ルスの立上り縁に関して遅延していない。

記憶配列の２組のビット線だけがセンス増幅器２４に接
続しているように示されているものの、さらに多くの、
例えば、合計３２対のビット線を１台のセンス増幅器に
接続可能であり、また他のセンス増幅器もそれぞれ他の
３２対のビット線に接続できることは理解されよう、さ
らに、ワード線の数は希望により２５６本以上に増やす
ことも可能である。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図は本発明のセンス増幅器制御回
路の回路図である。 第２図は読取り動作期間に発生する電圧波形図である。 階、　、　、センス増幅器、２６・・・セット・トラン
ジスタ、４４・・・ストローブパルス発生手段、９２・
・・第１の経路、９４・・・第２の経路。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims (1)

1. 【特許請求の範囲】 セット装置を有するセンス増幅器と、 第１の遅延時間を有する第１の経路およびこの第１の経
   路と並列に接続され上記第１の遅延時間よりも短い遅延
   時間を有する第２の経路を含み、入力に、上記セット装
   置を付勢するためのパルスを受取り、出力に、上記セッ
   ト装置へ供給されるパルスを発生する第１回路手段と、 ワード・アドレスおよびビット・アドレスの遷移に応答
   して発生されるパルスに応答して上記第１の経路および
   第２の経路の１つを選択する第２回手段と、 を有することを特徴とするセンス増幅器制御回路。