JPH06150648A - カラム選択回路 - Google Patents
カラム選択回路Info
- Publication number
- JPH06150648A JPH06150648A JP4299483A JP29948392A JPH06150648A JP H06150648 A JPH06150648 A JP H06150648A JP 4299483 A JP4299483 A JP 4299483A JP 29948392 A JP29948392 A JP 29948392A JP H06150648 A JPH06150648 A JP H06150648A
- Authority
- JP
- Japan
- Prior art keywords
- internal bus
- potential
- lines
- bit line
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 claims 1
- 230000003321 amplification Effects 0.000 abstract description 12
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 メモリ装置において、センスデータ読み出し
時の安定動作と高速化を図る。 【構成】 ビット線Ｂ,／Ｂ各々は導通制御ゲート６−
１と６−２、６−３と６−４、カラムセレクトゲート５
−１、５−２を介して内部バス線Ｄ,／Ｄに接続されて
いる。導通制御ゲートにはプリチャージ電圧ＶＢＰが入
力されている。プリチャージ電圧ＶＢＰは、ハイ、ロー
の中間電位であり、アクセス前にはビット線Ｂ,／Ｂ、
内部バス線Ｄ,／ＤはＶＢＰに保持されている。 【効果】 増幅時のビット線の差電位が大きくなるとビ
ット線と内部バスが導通するため、時間的なマージンを
省くことができる。また、カラムセレクトを早期に行な
っても、ビット線と内部バスが非導通なため、内部バス
の影響は受けず安定な増幅動作が保証され、さらに、ビ
ット線Ｂ,／Ｂ間の差電位の減少がなく、センスアンプ
の能力を確保できるため、読み出し高速化を実現でき
る。
時の安定動作と高速化を図る。 【構成】 ビット線Ｂ,／Ｂ各々は導通制御ゲート６−
１と６−２、６−３と６−４、カラムセレクトゲート５
−１、５−２を介して内部バス線Ｄ,／Ｄに接続されて
いる。導通制御ゲートにはプリチャージ電圧ＶＢＰが入
力されている。プリチャージ電圧ＶＢＰは、ハイ、ロー
の中間電位であり、アクセス前にはビット線Ｂ,／Ｂ、
内部バス線Ｄ,／ＤはＶＢＰに保持されている。 【効果】 増幅時のビット線の差電位が大きくなるとビ
ット線と内部バスが導通するため、時間的なマージンを
省くことができる。また、カラムセレクトを早期に行な
っても、ビット線と内部バスが非導通なため、内部バス
の影響は受けず安定な増幅動作が保証され、さらに、ビ
ット線Ｂ,／Ｂ間の差電位の減少がなく、センスアンプ
の能力を確保できるため、読み出し高速化を実現でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリにおいて
高速読み出しを可能とするカラム選択回路に関するもの
である。
高速読み出しを可能とするカラム選択回路に関するもの
である。
【０００２】
【従来の技術】図３に従来の方式を用いたメモリ装置に
おけるカラム選択回路の構成を示す。
おけるカラム選択回路の構成を示す。
【０００３】ローアドレスＲＯＷがローデコーダ２に、
カラムアドレスＣＯＬがカラムデコーダ４に入力されて
いる。そして、センスアンプ駆動信号ＳＡＤＲがセンス
アンプ３に入力されている。ビット線Ｂ,／Ｂ各々はカ
ラムセレクトゲート５−１,５−２を介して内部バス線
Ｄ,／Ｄに接続されている。アクセス前にはビット線Ｂ,
／Ｂ、内部バス線Ｄ,／ＤはＶＢＰ（ハイ、ローの中間
の電位）に保持されている。
カラムアドレスＣＯＬがカラムデコーダ４に入力されて
いる。そして、センスアンプ駆動信号ＳＡＤＲがセンス
アンプ３に入力されている。ビット線Ｂ,／Ｂ各々はカ
ラムセレクトゲート５−１,５−２を介して内部バス線
Ｄ,／Ｄに接続されている。アクセス前にはビット線Ｂ,
／Ｂ、内部バス線Ｄ,／ＤはＶＢＰ（ハイ、ローの中間
の電位）に保持されている。
【０００４】ここで、図３のメモリセル１に対する読み
出し動作を、図４のタイミングチャートに従って説明す
る。
出し動作を、図４のタイミングチャートに従って説明す
る。
【０００５】まずタイミングＴ７で、ローアドレス信号
ＲＯＷがローデコーダ２に加えられる。そしてＴ８で、
ワード線ＷＬがハイになり、選択されたメモリセル１の
情報がビット線Ｂ,／Ｂに微小差電位として現われる。
ＲＯＷがローデコーダ２に加えられる。そしてＴ８で、
ワード線ＷＬがハイになり、選択されたメモリセル１の
情報がビット線Ｂ,／Ｂに微小差電位として現われる。
【０００６】Ｔ９でセンスアンプ駆動信号ＳＡＤＲがセ
ンスアンプ３をドライブし、ビット線Ｂ,／Ｂの電位の
増幅を行なう。センスアンプ３の増幅動作によりビット
線Ｂ,／Ｂの電位はハイ、ローとなるが、内部バス線Ｄ,
／Ｄの電位は中間電位のままである。
ンスアンプ３をドライブし、ビット線Ｂ,／Ｂの電位の
増幅を行なう。センスアンプ３の増幅動作によりビット
線Ｂ,／Ｂの電位はハイ、ローとなるが、内部バス線Ｄ,
／Ｄの電位は中間電位のままである。
【０００７】ここで、カラムアドレス信号ＣＯＬのタイ
ミング上の制限について説明する。図５に、従来の方式
のメモリのＣＯＬ信号のタイミングに関する制限を示
す。
ミング上の制限について説明する。図５に、従来の方式
のメモリのＣＯＬ信号のタイミングに関する制限を示
す。
【０００８】同図において、メモリの外部制御信号であ
る／ＲＡＳと／ＣＡＳの立ち下がり間の最小間隔は、ｔ
ＲＣＤ（ＲＡＳ−ＣＡＳ Ｄｅｌａｙ）により規定され
る。センスアンプ駆動信号ＳＡＤＲは／ＲＡＳを遅延さ
せて発生するため、ｔＲＣＤが最小の場合、センスアン
プ駆動信号ＳＡＤＲがドライブするよりも早いタイミン
グでカラムアドレスＣＯＬが取り込まれる。
る／ＲＡＳと／ＣＡＳの立ち下がり間の最小間隔は、ｔ
ＲＣＤ（ＲＡＳ−ＣＡＳ Ｄｅｌａｙ）により規定され
る。センスアンプ駆動信号ＳＡＤＲは／ＲＡＳを遅延さ
せて発生するため、ｔＲＣＤが最小の場合、センスアン
プ駆動信号ＳＡＤＲがドライブするよりも早いタイミン
グでカラムアドレスＣＯＬが取り込まれる。
【０００９】しかし、センスアンプ３による増幅開始よ
りも早いタイミングでカラムセレクトゲート５−１と５
−２を導通させると、通常、内部バス線Ｄ,／Ｄの容量
がビット線Ｂ,／Ｂの容量より大きいため、ビット線Ｂ,
／Ｂ上の差電位が初期の差電位よりも小さくなり、正し
い増幅動作が保証されない。
りも早いタイミングでカラムセレクトゲート５−１と５
−２を導通させると、通常、内部バス線Ｄ,／Ｄの容量
がビット線Ｂ,／Ｂの容量より大きいため、ビット線Ｂ,
／Ｂ上の差電位が初期の差電位よりも小さくなり、正し
い増幅動作が保証されない。
【００１０】このため従来では、図５で示すタイミング
マージンｔ１を確保することにより、センスアンプ３に
よる増幅が充分行なわれてからカラムアドレス信号ＣＯ
Ｌを加え、カラムセレクトゲート５−１と５−２を導通
させる方式としている。
マージンｔ１を確保することにより、センスアンプ３に
よる増幅が充分行なわれてからカラムアドレス信号ＣＯ
Ｌを加え、カラムセレクトゲート５−１と５−２を導通
させる方式としている。
【００１１】図４において、Ｔ１０でカラムアドレス信
号ＣＯＬがカラムデコーダ４に入力されることにより、
カラムセレクトゲート５−１と５−２が導通し、ビット
線Ｂ,／Ｂは内部バス線Ｄ,／Ｄに接続される。
号ＣＯＬがカラムデコーダ４に入力されることにより、
カラムセレクトゲート５−１と５−２が導通し、ビット
線Ｂ,／Ｂは内部バス線Ｄ,／Ｄに接続される。
【００１２】このとき、容量の大きい内部バス線Ｄ,／
Ｄに引きずられて、ビット線Ｂ,／Ｂの電位は一時中間
電位近くにもどる。その後、ビット線Ｂ,／Ｂと内部バ
ス線Ｄ,／Ｄ共に、センスアンプ３によりハイ、ローの
電位まで増幅され、内部バス線Ｄ,／Ｄへの読み出しが
終了する。
Ｄに引きずられて、ビット線Ｂ,／Ｂの電位は一時中間
電位近くにもどる。その後、ビット線Ｂ,／Ｂと内部バ
ス線Ｄ,／Ｄ共に、センスアンプ３によりハイ、ローの
電位まで増幅され、内部バス線Ｄ,／Ｄへの読み出しが
終了する。
【００１３】
【発明が解決しようとする課題】このような従来の構成
においては、増幅とカラムセレクトとの間に時間的なマ
ージンを確保する必要があるため、カラムセレクトを早
期に行なえない。
においては、増幅とカラムセレクトとの間に時間的なマ
ージンを確保する必要があるため、カラムセレクトを早
期に行なえない。
【００１４】また、カラムセレクト時にビット線電位が
中間電位近くまで戻され、差電位が小さくなるため、増
幅時に誤動作を起こし易くなり、さらに、ビット線Ｂ,
／Ｂ間の差電位が減少することにより、センスアンプの
能力が小さくなるため、内部バス線Ｄ,／Ｄの充放電が
速やかに行なわれず、安定動作と読み出し高速化の制限
となっていた。
中間電位近くまで戻され、差電位が小さくなるため、増
幅時に誤動作を起こし易くなり、さらに、ビット線Ｂ,
／Ｂ間の差電位が減少することにより、センスアンプの
能力が小さくなるため、内部バス線Ｄ,／Ｄの充放電が
速やかに行なわれず、安定動作と読み出し高速化の制限
となっていた。
【００１５】従って、本発明はメモリ装置において、セ
ンスデータ読み出し時の安定動作と高速化を図れるカラ
ム選択回路を提供することを目的とする。
ンスデータ読み出し時の安定動作と高速化を図れるカラ
ム選択回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明は、上記の課題を
解決するため、ビット線に接続され該ビット線の電位を
増幅するセンスアンプと、選択されたビット線に対して
データの入出力を行なう内部データバスと、前記選択さ
れたビット線を前記内部データバスに接続するためのカ
ラムセレクトゲートと、前記センスアンプの出力と前記
内部データバスの電位に応じて導通量を制御する手段と
を備えた構成とするものである。
解決するため、ビット線に接続され該ビット線の電位を
増幅するセンスアンプと、選択されたビット線に対して
データの入出力を行なう内部データバスと、前記選択さ
れたビット線を前記内部データバスに接続するためのカ
ラムセレクトゲートと、前記センスアンプの出力と前記
内部データバスの電位に応じて導通量を制御する手段と
を備えた構成とするものである。
【００１７】
【作用】上記の構成とすることにより、増幅時のビット
線の差電位が大きくなるとビット線と内部バスが導通す
るため、時間的なマージンを省くことができる。
線の差電位が大きくなるとビット線と内部バスが導通す
るため、時間的なマージンを省くことができる。
【００１８】また、カラムセレクトを早期に行なって
も、ビット線と内部バスが非導通なため、内部バスの影
響は受けず安定な増幅動作が保証され、さらに、ビット
線Ｂ、／Ｂ間の差電位の減少がなく、センスアンプの能
力を確保できるため、読み出し高速化を実現できる。
も、ビット線と内部バスが非導通なため、内部バスの影
響は受けず安定な増幅動作が保証され、さらに、ビット
線Ｂ、／Ｂ間の差電位の減少がなく、センスアンプの能
力を確保できるため、読み出し高速化を実現できる。
【００１９】
【実施例】図１に本発明の実施例におけるカラム選択回
路の構成を示す。
路の構成を示す。
【００２０】ローアドレスＲＯＷがローデコーダ２に、
カラムアドレスＣＯＬがカラムデコーダ４に入力されて
いる。そして、センスアンプ駆動信号ＳＡＤＲがセンス
アンプ３に入力され、導通制御ゲート６−１、６−２、
６−３、６−４には、プリチャージ電圧ＶＢＰが入力さ
れている。ビット線Ｂ,／Ｂ各々は導通制御ゲート６−
１と６−２、６−３と６−４、カラムセレクトゲート５
−１、５−２を介して内部バス線Ｄ,／Ｄに接続されて
いる。プリチャージ電圧ＶＢＰは、中間電位であり、ア
クセス前にはビット線Ｂ,／Ｂ、内部バス線Ｄ,／ＤはＶ
ＢＰに保持されている。
カラムアドレスＣＯＬがカラムデコーダ４に入力されて
いる。そして、センスアンプ駆動信号ＳＡＤＲがセンス
アンプ３に入力され、導通制御ゲート６−１、６−２、
６−３、６−４には、プリチャージ電圧ＶＢＰが入力さ
れている。ビット線Ｂ,／Ｂ各々は導通制御ゲート６−
１と６−２、６−３と６−４、カラムセレクトゲート５
−１、５−２を介して内部バス線Ｄ,／Ｄに接続されて
いる。プリチャージ電圧ＶＢＰは、中間電位であり、ア
クセス前にはビット線Ｂ,／Ｂ、内部バス線Ｄ,／ＤはＶ
ＢＰに保持されている。
【００２１】ここで、図１のメモリセル１に対する読み
出し動作を、図２のタイミングチャートに従って説明す
る。
出し動作を、図２のタイミングチャートに従って説明す
る。
【００２２】まずタイミングＴ１で、ローアドレス信号
ＲＯＷがローデコーダ２に加えられる。そしてＴ２で、
ワード線ＷＬがハイになり、選択されたメモリセル１の
情報がビット線Ｂ,／Ｂに微小差電位として現われる。
ＲＯＷがローデコーダ２に加えられる。そしてＴ２で、
ワード線ＷＬがハイになり、選択されたメモリセル１の
情報がビット線Ｂ,／Ｂに微小差電位として現われる。
【００２３】Ｔ３でカラムアドレス信号ＣＯＬがカラム
デコーダ４に入力されることにより、カラムセレクトゲ
ート５−１、５−２は導通状態となる。
デコーダ４に入力されることにより、カラムセレクトゲ
ート５−１、５−２は導通状態となる。
【００２４】従来の回路方式と異なり、カラムアドレス
信号ＣＯＬをセンスアンプ駆動信号ＳＡＤＲよりも早い
タイミングで入力しても、ビット線Ｂ,／Ｂと内部バス
線Ｄ,／Ｄの電位は中間電位付近であるため、導通制御
ゲート６−１、６−２、６−３、６−４は非導通状態と
なり、ビット線Ｂ,／Ｂと内部バス線Ｄ,／Ｄとは導通し
ない。従って、従来例で示した誤動作の問題はない。
信号ＣＯＬをセンスアンプ駆動信号ＳＡＤＲよりも早い
タイミングで入力しても、ビット線Ｂ,／Ｂと内部バス
線Ｄ,／Ｄの電位は中間電位付近であるため、導通制御
ゲート６−１、６−２、６−３、６−４は非導通状態と
なり、ビット線Ｂ,／Ｂと内部バス線Ｄ,／Ｄとは導通し
ない。従って、従来例で示した誤動作の問題はない。
【００２５】その後Ｔ４でセンスアンプ駆動信号ＳＡＤ
Ｒがセンスアンプ３をドライブし、ビット線Ｂ,／Ｂの
電位の増幅と内部バス線Ｄ,／Ｄへの読み出しが開始す
る。
Ｒがセンスアンプ３をドライブし、ビット線Ｂ,／Ｂの
電位の増幅と内部バス線Ｄ,／Ｄへの読み出しが開始す
る。
【００２６】ここでハイ側の信号線Ｂ、Ｄとロー側の信
号線／Ｂ、／Ｄ各々の電位推移について説明する。但
し、導通制御ゲート６−１、６−３のしきい値電圧をＶ
ｔｎ、導通制御ゲート６−２、６−４のしきい値電圧を
Ｖｔｐとする。
号線／Ｂ、／Ｄ各々の電位推移について説明する。但
し、導通制御ゲート６−１、６−３のしきい値電圧をＶ
ｔｎ、導通制御ゲート６−２、６−４のしきい値電圧を
Ｖｔｐとする。
【００２７】ハイ側に関して、Ｔ４でビット線Ｂはセン
スアンプ３での増幅により電位が上昇するが、ゲート６
−１、６−２は非導通なので内部バス線Ｄはプリチャー
ジ電圧ＶＢＰを保つ。そして、Ｔ５でビット線ＢがＶＢ
Ｐ＋Ｖｔｐとなると、ゲート６−２が導通するため、内
部バス線Ｄが充電され、その電位が上昇するが、ビット
線Ｂの電位は、ビット線Ｂと内部バス線Ｄの電位が等し
くなるまでほぼ一定となる。そして、Ｔ６でビット線Ｂ
と内部バス線Ｄの電位が等しくなると、両者は電源レベ
ルまで上昇する。
スアンプ３での増幅により電位が上昇するが、ゲート６
−１、６−２は非導通なので内部バス線Ｄはプリチャー
ジ電圧ＶＢＰを保つ。そして、Ｔ５でビット線ＢがＶＢ
Ｐ＋Ｖｔｐとなると、ゲート６−２が導通するため、内
部バス線Ｄが充電され、その電位が上昇するが、ビット
線Ｂの電位は、ビット線Ｂと内部バス線Ｄの電位が等し
くなるまでほぼ一定となる。そして、Ｔ６でビット線Ｂ
と内部バス線Ｄの電位が等しくなると、両者は電源レベ
ルまで上昇する。
【００２８】ロー側に関しても同様に、Ｔ４でビット線
／Ｂの電位はセンスアンプ３での増幅により下降する
が、ゲート６−３、６−４は非導通なので内部バス線／
Ｄはプリチャージ電圧ＶＢＰを保つ。そして、Ｔ５でビ
ット線／ＢがＶＢＰ−Ｖｔｎとなると、ゲート６−３が
導通し、内部バス線／Ｄの電位が、ビット線／Ｂと内部
バス線／Ｄの電位が等しくなるまで下降する。そして、
Ｔ６でビット線／Ｂと内部バス線／Ｄの電位はグランド
レベルまで下降する。
／Ｂの電位はセンスアンプ３での増幅により下降する
が、ゲート６−３、６−４は非導通なので内部バス線／
Ｄはプリチャージ電圧ＶＢＰを保つ。そして、Ｔ５でビ
ット線／ＢがＶＢＰ−Ｖｔｎとなると、ゲート６−３が
導通し、内部バス線／Ｄの電位が、ビット線／Ｂと内部
バス線／Ｄの電位が等しくなるまで下降する。そして、
Ｔ６でビット線／Ｂと内部バス線／Ｄの電位はグランド
レベルまで下降する。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
増幅時のビット線の差電位が大きくなるとビット線と内
部バスが導通するため、時間的なマージンを省くことが
できる。
増幅時のビット線の差電位が大きくなるとビット線と内
部バスが導通するため、時間的なマージンを省くことが
できる。
【００３０】また、カラムセレクトを早期に行なって
も、ビット線と内部バスが非導通なため、内部バスの影
響は受けず安定な増幅動作が保証され、さらに、ビット
線Ｂ、／Ｂ間の差電位の減少がなく、センスアンプの能
力を確保できるため、読み出し高速化を実現できる。
も、ビット線と内部バスが非導通なため、内部バスの影
響は受けず安定な増幅動作が保証され、さらに、ビット
線Ｂ、／Ｂ間の差電位の減少がなく、センスアンプの能
力を確保できるため、読み出し高速化を実現できる。
【図１】本発明の実施例のカラム選択回路の構成図
【図２】本発明の実施例のカラム選択回路の動作タイミ
ング図
ング図
【図３】従来の方式のカラム選択回路の構成図
【図４】従来の方式のカラム選択回路の動作タイミング
図
図
【図５】従来の方式のカラム選択回路のＣＯＬ信号のタ
イミング図
イミング図
１ メモリセル ２ ローデコーダ ３ センスアンプ ４ カラムデコーダ ５-１、５-２ カラムセレクトゲート ６-１、６-２、６-３、６-４ 導通制御ゲート
Claims (2)
- 【請求項１】ビット線に接続され該ビット線の電位を増
幅するセンスアンプと、選択されたビット線に対してデ
ータの入出力を行なう内部データバスと、前記選択され
たビット線を前記内部データバスに接続するためのカラ
ムセレクトゲートと、前記センスアンプの出力と前記内
部データバスの電位に応じて導通量を制御する手段とを
備えたカラム選択回路。 - 【請求項２】請求項１記載の導通量を制御する手段が、
ゲートが中間電位に設定された相補型の２種のトランジ
スタよりなることを特徴とするカラム選択回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299483A JP2894115B2 (ja) | 1992-11-10 | 1992-11-10 | カラム選択回路 |
| US08/489,776 US5539700A (en) | 1992-11-10 | 1995-06-13 | Column selection circuit of semiconductor memory with transfer gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299483A JP2894115B2 (ja) | 1992-11-10 | 1992-11-10 | カラム選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06150648A true JPH06150648A (ja) | 1994-05-31 |
| JP2894115B2 JP2894115B2 (ja) | 1999-05-24 |
Family
ID=17873159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4299483A Expired - Fee Related JP2894115B2 (ja) | 1992-11-10 | 1992-11-10 | カラム選択回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5539700A (ja) |
| JP (1) | JP2894115B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2728015B2 (ja) * | 1995-03-24 | 1998-03-18 | 日本電気株式会社 | 電荷転送装置 |
| US5781487A (en) * | 1995-04-27 | 1998-07-14 | Lg Semicon Co., Ltd. | Bit line selection circuit |
| KR0164359B1 (ko) * | 1995-09-06 | 1999-02-18 | 김광호 | 싸이클시간을 감소시키기 위한 반도체 메모리 장치 |
| JP3277108B2 (ja) * | 1995-10-31 | 2002-04-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｄｒａｍアレイ |
| KR0172345B1 (ko) * | 1995-11-27 | 1999-03-30 | 김광호 | 반도체 메모리 장치의 하이퍼 페이지 모드의 데이터 출력신호 제어회로 |
| JPH09213078A (ja) * | 1996-02-01 | 1997-08-15 | Hitachi Ltd | 半導体メモリ、デバイス、信号の増幅方法、パストランジスタを制御するための方法および装置 |
| KR100200312B1 (ko) * | 1996-11-13 | 1999-06-15 | 김영환 | 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법 |
| US5751648A (en) * | 1997-01-31 | 1998-05-12 | International Business Machines Corporation | Two stage sensing for large static memory arrays |
| DE19828657C2 (de) * | 1998-06-26 | 2001-01-04 | Siemens Ag | Integrierter Speicher |
| JP2000021173A (ja) * | 1998-07-02 | 2000-01-21 | Mitsubishi Electric Corp | 半導体装置 |
| US6147917A (en) * | 1998-10-15 | 2000-11-14 | Stmicroelectronics, Inc. | Apparatus and method for noise reduction in DRAM |
| JP2001155485A (ja) * | 1999-11-29 | 2001-06-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2001186154A (ja) * | 1999-12-22 | 2001-07-06 | Photonixnet Corp | 通信ネットワーク及び通信方式 |
| US6574160B1 (en) * | 2002-02-11 | 2003-06-03 | Sun Microsystems, Inc. | Mechanism to minimize failure in differential sense amplifiers |
| JP4338010B2 (ja) * | 2002-04-22 | 2009-09-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| US7177201B1 (en) | 2003-09-17 | 2007-02-13 | Sun Microsystems, Inc. | Negative bias temperature instability (NBTI) preconditioning of matched devices |
| US7020035B1 (en) | 2003-10-10 | 2006-03-28 | Sun Microsystems, Inc. | Measuring and correcting sense amplifier and memory mismatches using NBTI |
| US7164612B1 (en) | 2003-10-10 | 2007-01-16 | Sun Microsystems, Inc. | Test circuit for measuring sense amplifier and memory mismatches |
| US8773924B2 (en) * | 2012-12-05 | 2014-07-08 | Lsi Corporation | Read assist scheme for reducing read access time in a memory |
| CN103996409B (zh) * | 2013-02-16 | 2016-12-28 | 旺宏电子股份有限公司 | 用于改善存储器读取速率的存储器装置及方法 |
| US9001604B2 (en) * | 2013-03-13 | 2015-04-07 | Macronix International Co., Ltd. | Device and method for improving reading speed of memory |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4123799A (en) * | 1977-09-19 | 1978-10-31 | Motorola, Inc. | High speed IFGET sense amplifier/latch |
| JP2618938B2 (ja) * | 1987-11-25 | 1997-06-11 | 株式会社東芝 | 半導体記憶装置 |
| DE68905240T2 (de) * | 1988-06-01 | 1993-07-15 | Nippon Electric Co | Halbleiterspeichereinrichtung mit hochgeschwindigkeits-lesevorrichtung. |
| US4879682A (en) * | 1988-09-15 | 1989-11-07 | Motorola, Inc. | Sense amplifier precharge control |
| JP2830066B2 (ja) * | 1989-05-25 | 1998-12-02 | ソニー株式会社 | 半導体メモリ |
| JPH0346197A (ja) * | 1989-07-13 | 1991-02-27 | Fujitsu Ltd | 半導体記憶装置 |
| US5043945A (en) * | 1989-09-05 | 1991-08-27 | Motorola, Inc. | Memory with improved bit line and write data line equalization |
| US5132936A (en) * | 1989-12-14 | 1992-07-21 | Cypress Semiconductor Corporation | MOS memory circuit with fast access time |
| JPH03278396A (ja) * | 1990-03-27 | 1991-12-10 | Nec Corp | 半導体記憶装置 |
| JP2586724B2 (ja) * | 1990-10-17 | 1997-03-05 | 日本電気株式会社 | 半導体メモリ |
| JP2685357B2 (ja) * | 1990-12-14 | 1997-12-03 | 株式会社東芝 | 半導体記憶装置 |
| JPH04362597A (ja) * | 1991-06-10 | 1992-12-15 | Nec Ic Microcomput Syst Ltd | 電流センスアンプ回路 |
| JP3313383B2 (ja) * | 1991-06-27 | 2002-08-12 | 日本電気株式会社 | 読み出し専用記憶装置 |
-
1992
- 1992-11-10 JP JP4299483A patent/JP2894115B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-13 US US08/489,776 patent/US5539700A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5539700A (en) | 1996-07-23 |
| JP2894115B2 (ja) | 1999-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2894115B2 (ja) | カラム選択回路 | |
| US4954992A (en) | Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor | |
| US4984206A (en) | Random access memory with reduced access time in reading operation and operating method thereof | |
| JP2569538B2 (ja) | メモリ装置 | |
| US5455803A (en) | Semiconductor device which operates at a frequency controlled by an external clock signal | |
| US6771550B2 (en) | Semiconductor memory device with stable precharge voltage level of data lines | |
| JPH0241109B2 (ja) | ||
| US4903238A (en) | Semiconductor memory device with improved immunity to supply voltage fluctuations | |
| US6411559B1 (en) | Semiconductor memory device including a sense amplifier | |
| US5724299A (en) | Multiport register file memory using small voltage swing for write operation | |
| KR940001644B1 (ko) | 메모리 장치의 입출력 라인 프리차아지 방법 | |
| KR980011464A (ko) | 반도체 메모리의 데이타라인 등화 제어회로 | |
| JPH0612860A (ja) | 半導体記憶装置 | |
| EP0462866B1 (en) | Semiconductor memory device | |
| EP0460619B1 (en) | Semiconductor memory device | |
| JPH0541085A (ja) | センスアンプ回路 | |
| KR100301820B1 (ko) | 센스 앰프 | |
| US6115308A (en) | Sense amplifier and method of using the same with pipelined read, restore and write operations | |
| JPH0312398B2 (ja) | ||
| US4719597A (en) | Driving circuit for a shared sense amplifier with increased speed clock generation circuit for reading addressed memory cells | |
| KR100291747B1 (ko) | 프리차지 등화 회로 | |
| KR0145859B1 (ko) | 승압전압이 사용되는 컬럼선택수단을 구비하는 반도체 메모리 | |
| KR100207503B1 (ko) | 액티브 어레이 전원 공급회로 | |
| KR100481827B1 (ko) | 데이터입/출력버퍼회로를제어하기위한회로들을갖는반도체메모리장치 | |
| JPH06150656A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |