[go: up one dir, main page]

JPS59104791A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPS59104791A
JPS59104791A JP57212085A JP21208582A JPS59104791A JP S59104791 A JPS59104791 A JP S59104791A JP 57212085 A JP57212085 A JP 57212085A JP 21208582 A JP21208582 A JP 21208582A JP S59104791 A JPS59104791 A JP S59104791A
Authority
JP
Japan
Prior art keywords
sense
block
line
pair
pairs
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57212085A
Other languages
English (en)
Other versions
JPH0252359B2 (ja
Inventor
Fumio Baba
文雄 馬場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP57212085A priority Critical patent/JPS59104791A/ja
Priority to EP83307215A priority patent/EP0115128B1/en
Priority to DE8383307215T priority patent/DE3376779D1/de
Priority to US06/556,549 priority patent/US4596001A/en
Publication of JPS59104791A publication Critical patent/JPS59104791A/ja
Publication of JPH0252359B2 publication Critical patent/JPH0252359B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は半導体記憶装置に関し、特に、メモリセルアレ
イを置数のブロックに分割し且つ各ブロックに複数のセ
ンス線対を設けた半導体記憶装置に関する。
（２）技術の背景 最近、たとえば、ダイナミックＭＯ８ランダムアクセス
メモＩＪ（ＲＡＭ）においてに、集積度が進み、６４に
の時代になった。このよ・うに高集積化が進むと、読出
し動作に用いられる１つのセンスアンプＣて接続される
メモリセル数が増加１．てセンスアンプの負荷が増加す
る。この結果、読出し、動作の低下を招くことになる。
これを防止するために、たとえば、６４にメモリにおい
てに、メモリセルアレイを２ブロック化し７てセンスア
ンプを２系列にし、各系列の両側に１６にメモリセルア
レイを設けている。すなわち１．メモリセル、ローデコ
ーダ等ｆ１３２にメモリ単位とした２つのブロックに分
割されている。
また、高集積化が進むと、コラム方向のピッチすなわち
ビット線のピッチが小ζ〈なジ、他方、コラムデコーダ
はアドレスピットが増加し２て大型化するので、各ビッ
ト線毎にコラムデコーダを設けることが難かしくなる。
このため、複数たとえば２個、４個、８個・・・・・・
のビット線毎に１つのコラムデコーダを設けることが行
われている。従つて、この場合、２対、４対、８対のセ
ンス線が１ツノセンスアンプ系列に設けられることにな
る。
もちろん、センス線対の選択のためのデコーダは必要で
あるが、このデコーダはメモリセルアレイのブロックか
ら離れて設けられるものであり、集積度にほとんど影響
しない、 （３）従来技術と問題点 通常、上述のメモリセルアレイを枚数のブロックに分割
すること、および１つのセンスアンプ系列に複数のセン
ス線対を設けることは並行に行われている。この場合、
各ブロックにおいて対応するセンス線の配置に同一であ
り、各ブロック間で対応するセンス線を共通接続しであ
る、しかしながら、上述の従来形においては、第１の対
のセンスにす・ら書込みを行うと同時に、第２の対のセ
ンス線がら読出しを行うと、線間の容量、腺と′ｕ１敗
領域との容量等により、第１の対のセンス線から第２の
対のセンス線にノイズかの９、第２の対のセンス線から
の読出しが正しく行われないという問題点がある。
（４）発明の目的 本発明の目的に、上述の従来形（・でおける問題点に鑑
み、ブロック間での対応センス線の共通接続を対応セン
ス線対に応じて、たとえば第１のセンス線対と第２のセ
ンス線対とに応じて異ならせるという構想にもとづき、
各ブロック間でのノイズの発生が逆相関係になるように
してノイズを相殺し、こｉｌ、により、第１のセンス線
対からの書込みと同時に第２のセンス線対からの読出し
を行ってもこの読出し動作を正しく行えるようにするこ
とにある。
（５）発明の構成 上述の目的を達成するために本発明Ｏてよれば、複数の
ブロックに分割されたメモリセルアレイを具備し、前記
各ブロックが互いに離間して配置され且つ相補信号が印
加されるセンス線の対を仮数有し、前記各ブロックにお
ける対応するセンス線対同志を共通接続した半導体記憶
装ｊにおいて、前記各ブロック間での前記センス線対同
志の共通接続を、隣接するセンス線毎に各フロヅク内で
センス線対配瞳が反対となるように行なったことを特徴
とする半導体記憶装置が提供される。
（６）発明の実施例１ 以下、図面を参照して本発明の詳細な説明する。
第１図は本発明に係る半導体記憶装置の一実施例を示す
ブロック回路図である。第１図においては、たとえば６
４　Ｋビットメモリセルを４つの１６にメモリセルアレ
イ１−１　、１−２　、１−３゜１−４に分割し、メモ
リセルアレイ１−１．１−２間にはセンスアンプおよび
コラムデコーダ部２−１を配列し、メモリセルアレイ１
−３　、１−４間にはセンスアンプおよびコラムデコー
ダ部２−２を配列している。ロニデコーダ３−１〜３−
４はメモリセルアレイ１−１〜１−４内のワード線を選
択するためのものであって、ローアドレス信号Ａ。Ａｏ
−Ａ？Ａ？に応じて動作する。この場合、メモリセルア
レイ１−１〜１−４全体で１つのワード急が選択される
ことになる。このようにして各部１−１．１−２．２−
１．３−１．３−２が第１のブロックＢＫ１を構成し、
各部１−３．１−４．２−２．３−３．３−４が第２の
ブロックＢＫ、を構成し、つまり、２つのセンスアンプ
系列を形成し、これにより、各センスアンプの負荷を低
減している。
また、各部２−１　（２−２）に、第２図に示すように
、センスアンプＳＡはビット線毎に総計２５６個設けら
れているのに対し、コラムデコーダＤＥＣは２ビツト線
毎に総計１２８個設けられている。この場合、コラムテ
コーダＤＥＣｔｆｌコラムアドレス信号Ａ。′Ａｏ′〜
入／　Ａ、／に応じて動作する。
コラムアドレス信号Ａ、　／　Ａ　、／に相当する分と
して、２対のセンス線Ｓｌ、８１；Ｓ２．Ｓ２が各ブロ
ックＩｓ　Ｋ、　、　　Ｂ　Ｋ、に設けられている。こ
の、場合、第２図に示すように、第１の対のセ／ス線Ｓ
１．ＳＩＨ、ビットｍ　Ｂ　Ｌ（１、Ｂ　Ｌ２　、　”
・”’　、　Ｂ　Ｌｔｌ１４に接続され、第２の対のセ
ンスｉｓ２．８２１ビット線ＢＬ、、ＢＬ３．・・・・
・・１ＢＬ２！Ｉｌ＋に接続されているＯ 第１の対のセンス１Ｗｓ１．８１に対して書込みオＪ：
　ヒｍ出しを行うために、ライトアンプ４−１およびセ
ンスバッファ５−１が用意されており、また、第２の対
のセンス線８２．８２に対して書込みおよび読出しを行
彦うためにライトアンプ４−２およびセンスバッファ５
−２が用意されている。
ライトアンプ４−１．４−２の選択はコラムアドレス信
号Ａ７′Ａ、′を用いてセレクタ６によって行われ、セ
／スバッファ５−１．５−２の選択はコラムアドレス信
号Ａ、／　Ａ　、／を用いてセレクタ７によって行われ
る。
なお、Ｄｉｎは入力データ信号を示し、Ｄｏｕｔ　ｉｌ
ｊ出力データ信号を示す。
本発明によれば、各ブロックＢＫ、、ＢＫ、において、
対応する１対のセンス線ｓ　１．　Ｓ　ｌ　ｕ同一配置
をなしており、他方、対応する１対のセンス線Ｓ２．Ｓ
２は互いに反対の配置をな［２，ている。
つまり、センスｉＳ１．Ｓｌのブロック間共通接続とセ
ンスｂＧＪ　Ｓ　２　＋　８２のブロック間共通接続と
が異なっている。なお、従来σセンス線ｓ　１゜Ｓｌの
ブロック間共通接続とセンスｉｓ２．Ｓ２のブロック間
共通接読とは同一であった、本発明のごとくセンス線の
共通接続を対応センス線対Ｑて応じて異ならせて行うと
、たとえば、センス線Ｓ１に対して、ブロックＢＫ、の
センス線Ｓ２によるノイズとブロックＢＫ、のセンスｉ
８２によるノイズとが逆相関係となって相殺これる。
また、センス線Ｓ１に対して、ブロックＢＫ、のセンス
線Ｓ２によるノイズとブロックＢＫ、のセンス線Ｓ２に
よるノイズとが逆相関係と々って相殺される。センス線
Ｓ２、センス線Ｓ２に対しても同様である。
なお、上述の実施列においては、各ブロックに２対のセ
ンス線を設けた場合を示したが、４対、８対、・・・・
・・のセンス線を設けた場合にも適用し得る。たとえば
、４対のセンス、［８１〜８４．８１〜Ｓ４を各ブロッ
クＢＫ、、　　ＢＫ、に設けた場合には、第１のブロッ
クＢＫ、において、Ｓｌ、８２゜Ｓ　３　、Ｓ　４　、
Ｓ　４　＊　Ｓ　３　、Ｓ　２　、Ｓ　ｌ　（’）Ｉ唄
てｆ］じ直［２、第２のブロックＢＫ、において、Ｓｌ
、Ｓ２゜Ｓ３．Ｓ４．Ｓ４，８３，８２．８１の順で配
置して、各ブロック間の共通接続を行えばよい。
（７）発明の詳細 な説明したように本発明によれば、センス級相互間に干
渉し合って発生するノイズに減少し、従って、あるセン
ス線対からの書込みと同時に他のセンス線対からの読出
しを行ってもこの読出し動作は正しく行える。
【図面の簡単な説明】
第１図は本発明に係る半導体記憶装置の一実施例を示す
ブロック回路図、第２図は第１図の部分回路図である。 ＢＫ、、ＢＫ、・・・メモリセルアレイブロックＳ１．
Ｓｌ・・・センス線対 Ｓ２．Ｓ２・・・センス線対 手続補正書（自発） 昭和５８年／／月７０日 特許庁長官　若杉和夫　殿 １、事件の表示 昭和５７年　特許願　　第２１２０８５号２、発明の名
称 半導体配憧装詔 ３、補正をする者 事件との関係　　特許出願人 名称　（５２２）富士通株式会社 ４、代理人 明細書の「発明の詳細な説明」の欄 ６、補正の内科 Ａ）明細書第２頁第１７行、第１９行目、および第６頁
第７行、第９行目 「ビット糾」をｒピット線対」と補正する。 Ｂ】　明細書第３頁第１５行目 「第２」の前に「第１の対のセンス線に隣接した」を付
加する。 Ｃ）明細書第６頁第１７行目 ［、ＳＩＪをｌ”（８１）Ｊと補正する。 Ｄ）明細書第６頁第１７行目 「ＢＬ、５」の後にｉ’（Ｂｔｏ、ＢＬ、、−・−・−
、Ｂｔ、、、、すを付加する。 Ｅ）明細書第６頁第１８行目 ｊ、Ｓ２Ｊをｊ（８２）Ｊと補正する。 Ｆ）明細書第６頁第１９行目 Ｆ　Ｂ　”！５１ｊの後に［（ＢＬ、　ｌ　ＢＬ３１・
・・・・・、Ｂ　Ｌｏｖ　’Ｊを付加する

Claims (1)

    【特許請求の範囲】
  1. １、複数のブロックに分割されたメモリセルアレイを具
    備し、前記各ブロックが互いに離間して配置され且つ相
    補信号が印加されるセンス線の対を複数有し、前記各ブ
    ロックにおける対応するセンス線対同志を共通接続した
    半導体記憶装置において、前記各ブロック間での前記セ
    ンスｄ対同志の共通接続を、隣接するセンス線毎に各ブ
    ロック内でセンス線対配置が反対となるように行なった
    ことを％徴とする半導体記憶装置。
JP57212085A 1982-12-04 1982-12-04 半導体記憶装置 Granted JPS59104791A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP57212085A JPS59104791A (ja) 1982-12-04 1982-12-04 半導体記憶装置
EP83307215A EP0115128B1 (en) 1982-12-04 1983-11-25 Block-divided semiconductor memory device
DE8383307215T DE3376779D1 (en) 1982-12-04 1983-11-25 Block-divided semiconductor memory device
US06/556,549 US4596001A (en) 1982-12-04 1983-11-30 Block-divided semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57212085A JPS59104791A (ja) 1982-12-04 1982-12-04 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPS59104791A true JPS59104791A (ja) 1984-06-16
JPH0252359B2 JPH0252359B2 (ja) 1990-11-13

Family

ID=16616618

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57212085A Granted JPS59104791A (ja) 1982-12-04 1982-12-04 半導体記憶装置

Country Status (4)

Country Link
US (1) US4596001A (ja)
EP (1) EP0115128B1 (ja)
JP (1) JPS59104791A (ja)
DE (1) DE3376779D1 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8414109D0 (en) * 1984-06-02 1984-07-04 Int Computers Ltd Data reorganisation apparatus
JPS6148192A (ja) * 1984-08-11 1986-03-08 Fujitsu Ltd 半導体記憶装置
JPS6167154A (ja) * 1984-09-11 1986-04-07 Fujitsu Ltd 半導体記憶装置
US4725945A (en) * 1984-09-18 1988-02-16 International Business Machines Corp. Distributed cache in dynamic rams
US4698788A (en) * 1985-07-01 1987-10-06 Motorola, Inc. Memory architecture with sub-arrays
US4744053A (en) * 1985-07-22 1988-05-10 General Instrument Corp. ROM with mask programmable page configuration
US4979145A (en) * 1986-05-01 1990-12-18 Motorola, Inc. Structure and method for improving high speed data rate in a DRAM
US5237532A (en) * 1986-06-30 1993-08-17 Kabushiki Kaisha Toshiba Serially-accessed type memory device for providing an interleaved data read operation
KR890003691B1 (ko) * 1986-08-22 1989-09-30 삼성전자 주식회사 블럭 열 리던던씨 회로
US4845664A (en) * 1986-09-15 1989-07-04 International Business Machines Corp. On-chip bit reordering structure
US5276846A (en) * 1986-09-15 1994-01-04 International Business Machines Corporation Fast access memory structure
JPH07118193B2 (ja) * 1986-09-18 1995-12-18 富士通株式会社 半導体記憶装置
US4870619A (en) * 1986-10-14 1989-09-26 Monolithic Systems Corp. Memory chip array with inverting and non-inverting address drivers
US4811297A (en) * 1986-12-16 1989-03-07 Fujitsu Limited Boundary-free semiconductor memory device
US4935901A (en) * 1987-02-23 1990-06-19 Hitachi, Ltd. Semiconductor memory with divided bit load and data bus lines
US5172335A (en) * 1987-02-23 1992-12-15 Hitachi, Ltd. Semiconductor memory with divided bit load and data bus lines
JP2569538B2 (ja) * 1987-03-17 1997-01-08 ソニー株式会社 メモリ装置
US4797858A (en) * 1987-03-30 1989-01-10 Motorola, Inc. Semiconductor memory with divided word lines and shared sense amplifiers
JPH07109702B2 (ja) * 1988-09-12 1995-11-22 株式会社東芝 ダイナミック型メモリ
US5016216A (en) * 1988-10-17 1991-05-14 Waferscale Integration, Inc. Decoder for a floating gate memory
JPH0775116B2 (ja) * 1988-12-20 1995-08-09 三菱電機株式会社 半導体記憶装置
US5046050A (en) * 1990-04-10 1991-09-03 National Semiconductor Corporation Shared BiCMOS sense amplifier
DE69028625T2 (de) * 1990-06-12 1997-01-30 Fujitsu Ltd Dynamische Speichereinrichtung mit wahlfreiem Zugriff
JPH04130453U (ja) * 1991-05-17 1992-11-30 日本電気アイシーマイコンシステム株式会社 高周波ｉｃ用パツケージ
US5999477A (en) * 1998-06-23 1999-12-07 Vanguard International Semiconductor Corporation Distributed array activation arrangement
JP4088954B2 (ja) * 2002-03-04 2008-05-21 日本電気株式会社 半導体記憶装置の読み出し回路
US7999023B2 (en) * 2004-12-03 2011-08-16 3M Innovative Properties Company Process for making pressure sensitive adhesive hydrogels
EP2265234A4 (en) * 2008-04-04 2011-08-31 3M Innovative Properties Co MEDICAL ASSOCIATIONS WITH VALVE AND THESE INCLUDING KITS

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5746392A (en) * 1980-09-04 1982-03-16 Mitsubishi Electric Corp Memory

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3942164A (en) * 1975-01-30 1976-03-02 Semi, Inc. Sense line coupling reduction system
JPS51132043A (en) * 1975-05-12 1976-11-16 Fujitsu Ltd Read and write method of semiconductor memory device
US4330852A (en) * 1979-11-23 1982-05-18 Texas Instruments Incorporated Semiconductor read/write memory array having serial access
JPS6055919B2 (ja) * 1980-03-18 1985-12-07 日本電気株式会社 半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5746392A (en) * 1980-09-04 1982-03-16 Mitsubishi Electric Corp Memory

Also Published As

Publication number Publication date
EP0115128B1 (en) 1988-05-25
EP0115128A3 (en) 1986-08-27
JPH0252359B2 (ja) 1990-11-13
EP0115128A2 (en) 1984-08-08
US4596001A (en) 1986-06-17
DE3376779D1 (en) 1988-06-30

Similar Documents

Publication Publication Date Title
JPS59104791A (ja) 半導体記憶装置
US5214601A (en) Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers
US8102689B2 (en) Semiconductor memory device having dummy sense amplifiers and methods of utilizing the same
US20100128546A1 (en) Embedded Memory Databus Architecture
US7411843B2 (en) Semiconductor memory arrangement with branched control and address bus
JPH07105134B2 (ja) 半導体記憶装置
EP0155521B1 (en) A semiconductor memory device
US4103823A (en) Parity checking scheme for detecting word line failure in multiple byte arrays
US5926422A (en) Integrated circuit memory device having current-mode data compression test mode
US5386387A (en) Semiconductor memory device including additional memory cell block having irregular memory cell arrangement
JPH11110967A (ja) 半導体メモリ装置
KR100494281B1 (ko) 전류-모드데이터압축테스트모드를갖는집적회로메모리장치및그테스트방법
JPH0357048A (ja) 半導体メモリ
KR100261217B1 (ko) 반도체 메모리장치의 셀 어레이 제어장치
JPS63247992A (ja) 集積メモリ回路
JPH0773666A (ja) ダイナミック型半導体記憶装置
JPH0547173A (ja) ダイナミツク型半導体記憶装置および画像データ発生装置
US5680355A (en) Semiconductor storage apparatus
KR980006294A (ko) 반도체 기억장치
JPS6148194A (ja) 半導体記憶装置
JP3231931B2 (ja) 半導体記憶装置
KR100380023B1 (ko) 단변 방향의 칩 사이즈를 줄일 수 있는 반도체메모리장치
JP3256620B2 (ja) 半導体記憶装置
US6865126B2 (en) Semiconductor memory device capable of relieving defective cell
KR100200497B1 (ko) 반도체 메모리장치