JP3533227B2 - 半導体記憶装置 - Google Patents
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に１６Ｍビット以上の大記憶容量でも高速動作を実現
するスタティック型半導体記憶装置に関する。
特に１６Ｍビット以上の大記憶容量でも高速動作を実現
するスタティック型半導体記憶装置に関する。
【０００２】
【従来の技術】従来大容量のスタティック型半導体記憶
装置を高速に動作させる回路に関しては、ISSCC`90 Dig
est of Technical Papers, p.132に記載されている。本
従来技術は４Ｍビットの大容量のスタテイック型記憶装
置に関するものである。
装置を高速に動作させる回路に関しては、ISSCC`90 Dig
est of Technical Papers, p.132に記載されている。本
従来技術は４Ｍビットの大容量のスタテイック型記憶装
置に関するものである。
【０００３】
【発明が解決しようとする課題】４Ｍビットもの大容量
メモリにおいて、上記従来例ではチップ全体で１０２４
行×４０９６列のメモリセルアレイの構成になってい
る。もし、行デコーダが１つだけの場合１行あたりの列
アドレスの本数は４０９６列ときわめて大きいものとな
り、結果として抵抗の大きいポリシリコンで形成される
ワード線が長くなるので、遅延時間の増大を招くことに
なる。そこで上記従来例では、メモリセルを複数のセル
アレイに分割し、ポリシリコンで形成されるワード線の
長さを短くして遅延時間の増大を防いでいた。この従来
例では、それぞれのセルアレイにローカル行デコーダを
設け、行デコーダによって選択されたメモリセル内を通
過するグローバルワード線とセルアレイの選択信号の論
理積をとるローカル行デコーダによってワード線を選択
するので、セルアレイの数だけローカル行デコーダが必
要である。従って、本従来例の方式では、ローカル行デ
コーダの分だけ面積が必要になり、結果としてチップ面
積の増大を招くという問題がある。４Ｍビット以上の大
容量のスタティック型ＲＡＭはもともとメモリセルが多
いために、チップの面積が大きくなりすぎて、標準的な
パッケージを実現できなくなる恐れがある。従って、メ
モリセルの分割数を少なくしてチップ面積の増大を極力
減らさなければならないが、それだけポリシリコンでで
きたワード線の長さが長くなるので遅延時間の増大を免
れることはできない。
メモリにおいて、上記従来例ではチップ全体で１０２４
行×４０９６列のメモリセルアレイの構成になってい
る。もし、行デコーダが１つだけの場合１行あたりの列
アドレスの本数は４０９６列ときわめて大きいものとな
り、結果として抵抗の大きいポリシリコンで形成される
ワード線が長くなるので、遅延時間の増大を招くことに
なる。そこで上記従来例では、メモリセルを複数のセル
アレイに分割し、ポリシリコンで形成されるワード線の
長さを短くして遅延時間の増大を防いでいた。この従来
例では、それぞれのセルアレイにローカル行デコーダを
設け、行デコーダによって選択されたメモリセル内を通
過するグローバルワード線とセルアレイの選択信号の論
理積をとるローカル行デコーダによってワード線を選択
するので、セルアレイの数だけローカル行デコーダが必
要である。従って、本従来例の方式では、ローカル行デ
コーダの分だけ面積が必要になり、結果としてチップ面
積の増大を招くという問題がある。４Ｍビット以上の大
容量のスタティック型ＲＡＭはもともとメモリセルが多
いために、チップの面積が大きくなりすぎて、標準的な
パッケージを実現できなくなる恐れがある。従って、メ
モリセルの分割数を少なくしてチップ面積の増大を極力
減らさなければならないが、それだけポリシリコンでで
きたワード線の長さが長くなるので遅延時間の増大を免
れることはできない。
【０００４】本発明の目的は、上記従来例の問題を解決
して、比較的多数のメモリセルからなるセルアレイを用
いてローカル行デコーダの数を減らしチップの面積の増
大を防ぎながらも、遅延時間の増大のないスタティック
型の半導体記憶装置を提供することにある。
して、比較的多数のメモリセルからなるセルアレイを用
いてローカル行デコーダの数を減らしチップの面積の増
大を防ぎながらも、遅延時間の増大のないスタティック
型の半導体記憶装置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を解決するため
に本発明の代表的な実施形態では、メモリセルを構成す
る金属配線層を３層用い、第１層目の金属層をローカル
ワード線とし、ローカルワード線とワード線をセルアレ
イの端部またはセルアレイ内で接続する。また、第２層
目の金属層をビット線に用い、第３層目の金属層をメイ
ンワード線として用いている。また本発明のより好適な
実施形態では、特に限定されないが、書き込みから読み
出しになったときに発生するパルスを用いてビット線対
をイコライズするためのＭＯＳＦＥＴがビット線対の中
央部に設けられている。さらに、上記ビット線対に出力
されるビット線の信号電位差を従来よりも小さくし、か
つ、データ信号電位差を増幅するための増幅器のオフセ
ット電圧が小さくなるような平面レイアウトパターンが
用いられている。また、メモリセルアレーを複数のブロ
ックに分割され、それぞれのブロック内には欠陥ビット
を救済するための救済ビットがあり、それぞれのブロッ
ク内の欠陥ビットはそれぞれのブロックの救済ビットに
より救済される。
に本発明の代表的な実施形態では、メモリセルを構成す
る金属配線層を３層用い、第１層目の金属層をローカル
ワード線とし、ローカルワード線とワード線をセルアレ
イの端部またはセルアレイ内で接続する。また、第２層
目の金属層をビット線に用い、第３層目の金属層をメイ
ンワード線として用いている。また本発明のより好適な
実施形態では、特に限定されないが、書き込みから読み
出しになったときに発生するパルスを用いてビット線対
をイコライズするためのＭＯＳＦＥＴがビット線対の中
央部に設けられている。さらに、上記ビット線対に出力
されるビット線の信号電位差を従来よりも小さくし、か
つ、データ信号電位差を増幅するための増幅器のオフセ
ット電圧が小さくなるような平面レイアウトパターンが
用いられている。また、メモリセルアレーを複数のブロ
ックに分割され、それぞれのブロック内には欠陥ビット
を救済するための救済ビットがあり、それぞれのブロッ
ク内の欠陥ビットはそれぞれのブロックの救済ビットに
より救済される。
【０００６】
【作用】本発明の代表的な実施形態によれば、メインワ
ード線によりメモリセルを行方向に選択する機能を維持
しながら、大きなセルアレイを用いてワード線の長さが
比較的長くなった場合でも、ワード線よりも抵抗の低い
ローカルワード線とワード線をセルアレイの両端部およ
びセルアレイ内で接続されているので、ワード線の抵抗
が実質的に小さくなり信号遅延時間を小さくできる効果
がある。本発明のより好適な実施形態によれば、ＷＥ信
号が書き込みから読み出し状態になるときにパルスを発
生させる。そしてこのパルスを用いてビット線対の中央
部に設けられたイコライズ用ＭＯＳＦＥＴを導通させて
ビット線対のイコライズを行う。さらに、イコライズ用
ＭＯＳＦＥＴがビット線対の中央部に設けられているの
で、そこからビット線対の端までの長さはイコライズ用
ＭＯＳＦＥＴがビット線対端部にある場合に比べて１／
２になる。従って、抵抗容量とも１／２になり時定数は
１／４になる。すなわち、メモリセルのセルアレイが大
きくなって、ビット線の長さが長くなっても、高速にビ
ット線対のイコライズ動作が完了し書き込み直後の読み
出し動作が遅れない効果がある。また、本発明のより好
適な実施形態によれば、ビット線の信号電圧を増幅する
センスアンプのオフセット電圧が小さくなるようなセン
スアンプのレイアウトパターンを用いているので間違っ
た情報を読みだすことはない。さらに、本発明のより好
適な実施形態によれば、チップをブロックに分解しそれ
ぞれのブロックの欠陥ビットはそれぞれのブロックにあ
る冗長メモリセルで救済するので、欠陥救済回路を制御
する信号配線の長さは、ブロックの長さで決まり遅延時
間は小さくなる。従って、欠陥を救済する場合にもアク
セス時間の増大を招くことがない効果がある。
ード線によりメモリセルを行方向に選択する機能を維持
しながら、大きなセルアレイを用いてワード線の長さが
比較的長くなった場合でも、ワード線よりも抵抗の低い
ローカルワード線とワード線をセルアレイの両端部およ
びセルアレイ内で接続されているので、ワード線の抵抗
が実質的に小さくなり信号遅延時間を小さくできる効果
がある。本発明のより好適な実施形態によれば、ＷＥ信
号が書き込みから読み出し状態になるときにパルスを発
生させる。そしてこのパルスを用いてビット線対の中央
部に設けられたイコライズ用ＭＯＳＦＥＴを導通させて
ビット線対のイコライズを行う。さらに、イコライズ用
ＭＯＳＦＥＴがビット線対の中央部に設けられているの
で、そこからビット線対の端までの長さはイコライズ用
ＭＯＳＦＥＴがビット線対端部にある場合に比べて１／
２になる。従って、抵抗容量とも１／２になり時定数は
１／４になる。すなわち、メモリセルのセルアレイが大
きくなって、ビット線の長さが長くなっても、高速にビ
ット線対のイコライズ動作が完了し書き込み直後の読み
出し動作が遅れない効果がある。また、本発明のより好
適な実施形態によれば、ビット線の信号電圧を増幅する
センスアンプのオフセット電圧が小さくなるようなセン
スアンプのレイアウトパターンを用いているので間違っ
た情報を読みだすことはない。さらに、本発明のより好
適な実施形態によれば、チップをブロックに分解しそれ
ぞれのブロックの欠陥ビットはそれぞれのブロックにあ
る冗長メモリセルで救済するので、欠陥救済回路を制御
する信号配線の長さは、ブロックの長さで決まり遅延時
間は小さくなる。従って、欠陥を救済する場合にもアク
セス時間の増大を招くことがない効果がある。
【０００７】
【実施例】以下本発明の実施例を、図を用いてより詳細
に説明する。図１に本発明の第一の実施例を示す。図１
において１は行デコータ、２ａ，２ｃ，３ａ，３ｃ，４
ａ，４ｃはメモリセルのマトリックス、２ｂ，３ｂ，４
ｂはローカル行デコーダ、５、６はメインワード線、９
はローカルワード線、８はワード線、７はメモリセル、
１０はマトリックス選択信号である。また、メモリセル
７の回路が１１に示されており、１６がポリシリコンで
形成されたワード線、１５が第１層目の金属層で形成さ
れたローカルワード線、１２、１３が第２層目の金属層
で形成されたビット線、１４が第３層目の金属層で形成
されたメインワード線である。図１の実施例に示すよう
にアドレス信号により、行デコーダ（１）によってメイ
ンワード線（６）が選択され、これと選択されたマトリ
ックス選択信号（１０）の論理積を行うローカル行デコ
ーダ２ｂによってローカルワード線（９）が選択され、
これと接続されているワード線（８）が選択されことに
なる。従って、ローカル行デコーダの両側にメモリセル
のマトリックスがある構成になる。この構成ではチップ
の面積を小さくするためには、ワード線に接続するメモ
リセルの数を増やすことによってマトリックスの数を減
らし、ローカル行デコーダの数を減らす必要がある。例
えば、ワード線に接続するメモリセルの数を６４ビット
から１２８ビットと２倍に増やすことによって、ローカ
ル行デコーダの数を１／２にすることが出来る。しかし
ながら、同時にワード線の容量と抵抗がそれぞれ２倍、
時定数で４倍になり、遅延時間の重大な増加を招くこと
になる。本実施例においては、ワード線（１６）と並行
に第一層目の金属配線層を用いたローカルワード線
（９）をおき、ワード線（８）の両端及び中央で接続し
ている。例えば、ＷＳｉ２等のシリサイドでワード線を
形成したとしてもワード線（８）のシート抵抗は１０Ω
／□程度、Ｗ等の金属層で形成した場合のローカルワー
ド線（９）のシート抵抗は０．５Ω／□程度なので少な
くとも１桁以上の抵抗の減少となり、たとえワード線
（８）に接続するメモリセルの数が倍になっても時定数
の増大を招くことがなくなる。一方、メモリセルの回路
図において、第一層目の金属配線１５をローカルワード
線に用いているので、行コーダ１に接続しているメイン
ワード線を第三層目の金属配線１４によって配線するこ
とが可能である。従って、本実施例においてはメインワ
ード線によりメモリセルを行方向に選択する機能を維持
しながらワード線の時定数を増加させることなくメモリ
セルマトリックスの規模を大きくできる。
に説明する。図１に本発明の第一の実施例を示す。図１
において１は行デコータ、２ａ，２ｃ，３ａ，３ｃ，４
ａ，４ｃはメモリセルのマトリックス、２ｂ，３ｂ，４
ｂはローカル行デコーダ、５、６はメインワード線、９
はローカルワード線、８はワード線、７はメモリセル、
１０はマトリックス選択信号である。また、メモリセル
７の回路が１１に示されており、１６がポリシリコンで
形成されたワード線、１５が第１層目の金属層で形成さ
れたローカルワード線、１２、１３が第２層目の金属層
で形成されたビット線、１４が第３層目の金属層で形成
されたメインワード線である。図１の実施例に示すよう
にアドレス信号により、行デコーダ（１）によってメイ
ンワード線（６）が選択され、これと選択されたマトリ
ックス選択信号（１０）の論理積を行うローカル行デコ
ーダ２ｂによってローカルワード線（９）が選択され、
これと接続されているワード線（８）が選択されことに
なる。従って、ローカル行デコーダの両側にメモリセル
のマトリックスがある構成になる。この構成ではチップ
の面積を小さくするためには、ワード線に接続するメモ
リセルの数を増やすことによってマトリックスの数を減
らし、ローカル行デコーダの数を減らす必要がある。例
えば、ワード線に接続するメモリセルの数を６４ビット
から１２８ビットと２倍に増やすことによって、ローカ
ル行デコーダの数を１／２にすることが出来る。しかし
ながら、同時にワード線の容量と抵抗がそれぞれ２倍、
時定数で４倍になり、遅延時間の重大な増加を招くこと
になる。本実施例においては、ワード線（１６）と並行
に第一層目の金属配線層を用いたローカルワード線
（９）をおき、ワード線（８）の両端及び中央で接続し
ている。例えば、ＷＳｉ２等のシリサイドでワード線を
形成したとしてもワード線（８）のシート抵抗は１０Ω
／□程度、Ｗ等の金属層で形成した場合のローカルワー
ド線（９）のシート抵抗は０．５Ω／□程度なので少な
くとも１桁以上の抵抗の減少となり、たとえワード線
（８）に接続するメモリセルの数が倍になっても時定数
の増大を招くことがなくなる。一方、メモリセルの回路
図において、第一層目の金属配線１５をローカルワード
線に用いているので、行コーダ１に接続しているメイン
ワード線を第三層目の金属配線１４によって配線するこ
とが可能である。従って、本実施例においてはメインワ
ード線によりメモリセルを行方向に選択する機能を維持
しながらワード線の時定数を増加させることなくメモリ
セルマトリックスの規模を大きくできる。
【０００８】図２は本発明の第１の実施例のメモリセル
のレイアウトの実施例である。図２において２１、２２
は１つのメモリセルを示す枠で、２５、３０は拡散層領
域、２３、３１は第１層目のポリシリコン層で、メモリ
セルの駆動ＭＯＳＦＥＴのゲート電極である。ポリシリ
コン層（３１）と拡散層（２５）及びポリシリコン層
（２３）と拡散層（３０）はそれぞれ接続されメモリセ
ルのフリップフロップ回路を形成している。２４、３２
は第２層目のポリシリコン層で、メモリセルの転送ＭＯ
ＳＦＥＴのゲート電極すなわちワード線である。また、
２８は第１層目の金属配線層でローカルワード線、２
６、２７は第２層目の金属配線層でビット線対を形成し
ており、２９は第３層目の金属配線層でメインワード線
を形成している。この図２で示すように、本実施例にお
いては、ワード線を形成するポリシリコン層（２４）、
（３２）の他に金属配線層（２８）、（２９）を行方向
の配線として使用する。従って、金属配線層（２９）を
メインワード線とし、抵抗の低い金属配線層（２８）と
ポリシリコン層でできた抵抗の高いワード線（２４）、
（３２）をメモリマトリックスの中あるいは端部で接続
することによって、ワード線に接続するメモリセルの数
が多くなってもワード線の時定数を大きくすることなく
高速のスタティック型ＲＡＭを提供することができる。
のレイアウトの実施例である。図２において２１、２２
は１つのメモリセルを示す枠で、２５、３０は拡散層領
域、２３、３１は第１層目のポリシリコン層で、メモリ
セルの駆動ＭＯＳＦＥＴのゲート電極である。ポリシリ
コン層（３１）と拡散層（２５）及びポリシリコン層
（２３）と拡散層（３０）はそれぞれ接続されメモリセ
ルのフリップフロップ回路を形成している。２４、３２
は第２層目のポリシリコン層で、メモリセルの転送ＭＯ
ＳＦＥＴのゲート電極すなわちワード線である。また、
２８は第１層目の金属配線層でローカルワード線、２
６、２７は第２層目の金属配線層でビット線対を形成し
ており、２９は第３層目の金属配線層でメインワード線
を形成している。この図２で示すように、本実施例にお
いては、ワード線を形成するポリシリコン層（２４）、
（３２）の他に金属配線層（２８）、（２９）を行方向
の配線として使用する。従って、金属配線層（２９）を
メインワード線とし、抵抗の低い金属配線層（２８）と
ポリシリコン層でできた抵抗の高いワード線（２４）、
（３２）をメモリマトリックスの中あるいは端部で接続
することによって、ワード線に接続するメモリセルの数
が多くなってもワード線の時定数を大きくすることなく
高速のスタティック型ＲＡＭを提供することができる。
【０００９】図３は、本発明の第二の実施例でメモリセ
ルのデータを読み出すための回路図を示している。図３
において、４１は負荷ＭＯＳＦＥＴ，４２，４３はビッ
ト線、４４、４７はワード線、４５、４８はメモリセ
ル、４６はビット線をイコライズするためのＭＯＳＦＥ
Ｔ、４９はビット線の信号電位差を小さくするためのＭ
ＯＳＦＥＴ、５０は列スイッチ、５１は共通データ線、
５２は第１段目のセンスアンプ、５３は第２段目のセン
スアンプ、５４はマルチプレクサ、５５はデータバスで
ある。
ルのデータを読み出すための回路図を示している。図３
において、４１は負荷ＭＯＳＦＥＴ，４２，４３はビッ
ト線、４４、４７はワード線、４５、４８はメモリセ
ル、４６はビット線をイコライズするためのＭＯＳＦＥ
Ｔ、４９はビット線の信号電位差を小さくするためのＭ
ＯＳＦＥＴ、５０は列スイッチ、５１は共通データ線、
５２は第１段目のセンスアンプ、５３は第２段目のセン
スアンプ、５４はマルチプレクサ、５５はデータバスで
ある。
【００１０】本実施例では、ワード線（４４）または
（４７）が選択されることによってメモリセル（４５）
または（４８）に蓄積されている情報が信号電位差とし
てビット線（４２）、（４３）に伝わり、列セレクタ
（５０）を通して共通データ線（５３）に伝わり、その
電位差をセンスアンプ（５２）、（５３）で増幅する。
本発明の第一の実施例ではメモリセルのマトリックスの
行方向の数が多くなった場合に有効な発明を示した。一
方、マトリックスの列方向の数が多くなった場合、例え
ば、ビット線（４２）、（４３）に接続されているメモ
リセルの数が２倍になるとビット線の抵抗、容量ともそ
れぞれ２倍になり、時定数が４倍になる。本実施例では
このような場合でも遅延時間が増大しない方式を示すも
のである。ビット線が長くなる場合に問題となるのは、
まず、読み出し時の遅延時間である。すなわち、読み出
し時にはビット線に信号電位差が現われるためには駆動
能力の非常に小さいメモリセルのＭＯＳＦＥＴでビット
線を駆動する必要がある。従って、ビット線の容量が増
えるとそれだけ駆動しなければならない電荷が増加しそ
れだけ読み出し時間がかかることになる。この問題を解
決するために、本発明では次の２つの方式を用いてい
る。第一はビット線の信号電位差を小さくしてメモリセ
ルで駆動する電荷の量を小さくしたことである。センス
アンプのオフセット電圧が小さくなった信号電位差より
も小さくなるようなセンスアンプの平面形状を用いたこ
とである。
（４７）が選択されることによってメモリセル（４５）
または（４８）に蓄積されている情報が信号電位差とし
てビット線（４２）、（４３）に伝わり、列セレクタ
（５０）を通して共通データ線（５３）に伝わり、その
電位差をセンスアンプ（５２）、（５３）で増幅する。
本発明の第一の実施例ではメモリセルのマトリックスの
行方向の数が多くなった場合に有効な発明を示した。一
方、マトリックスの列方向の数が多くなった場合、例え
ば、ビット線（４２）、（４３）に接続されているメモ
リセルの数が２倍になるとビット線の抵抗、容量ともそ
れぞれ２倍になり、時定数が４倍になる。本実施例では
このような場合でも遅延時間が増大しない方式を示すも
のである。ビット線が長くなる場合に問題となるのは、
まず、読み出し時の遅延時間である。すなわち、読み出
し時にはビット線に信号電位差が現われるためには駆動
能力の非常に小さいメモリセルのＭＯＳＦＥＴでビット
線を駆動する必要がある。従って、ビット線の容量が増
えるとそれだけ駆動しなければならない電荷が増加しそ
れだけ読み出し時間がかかることになる。この問題を解
決するために、本発明では次の２つの方式を用いてい
る。第一はビット線の信号電位差を小さくしてメモリセ
ルで駆動する電荷の量を小さくしたことである。センス
アンプのオフセット電圧が小さくなった信号電位差より
も小さくなるようなセンスアンプの平面形状を用いたこ
とである。
【００１１】図４はビット線の信号電位差を小さくした
ビット線の電圧波形図である。図４で（ａ）はワード線
の電圧波形、（ｂ）は従来のビット線の電圧波形、
（ｃ）はビット線の容量が２倍になった場合の電圧波
形、（ｄ）はビット線の容量は２倍だがビット線の信号
振幅を小さくした場合の電圧波形である。（ｂ）で示す
ようにワード線の電圧が変化してからビット線対の電圧
が交叉するまでの時間をｔ１とする。（ｃ）で示すごと
く、ビット線の容量が２倍になった場合には同じメモリ
セルの電流で駆動するので、ビット線対の電圧が交叉す
るまでの時間ｔ２はｔ１の約２倍かかることになり、遅
延時間が増大する。そこで、（ｄ）で示すようにビット
線の電位差を小さくするとメモリセルの電流で駆動しな
ければならない電荷が減少するので、ビット線対の電圧
が交叉するまでの時間ｔ３はｔ１よりも短くなる。従っ
て、信号振幅を小さくすることによってデータの読み出
し時間を遅らすことなくビット線につながるメモリセル
の数を多くできる効果がある。このビット線の信号振幅
を減らす方法としては、図３の中でＭＯＳＦＥＴ（４
９）を導通させて信号振幅を減らすことができる。ま
た、ビット線の信号振幅を小さくした場合には小さくな
った信号振幅を増幅するセンスアンプのオフセット電圧
を小さくする必要がある。すなわち、センスアンプのオ
フセット電圧がビット線の信号振幅を超えてしまうと間
違った情報を読み出してしまうので、オフセット電圧は
少なくともビット線の信号振幅よりも小さくすることが
必須となる。そこで本発明においては、センスアンプの
レイアウトパターンを工夫することによりオフセット電
圧を小さくした。図５にセンスアンプのレイアウトパタ
ーンを示す。
ビット線の電圧波形図である。図４で（ａ）はワード線
の電圧波形、（ｂ）は従来のビット線の電圧波形、
（ｃ）はビット線の容量が２倍になった場合の電圧波
形、（ｄ）はビット線の容量は２倍だがビット線の信号
振幅を小さくした場合の電圧波形である。（ｂ）で示す
ようにワード線の電圧が変化してからビット線対の電圧
が交叉するまでの時間をｔ１とする。（ｃ）で示すごと
く、ビット線の容量が２倍になった場合には同じメモリ
セルの電流で駆動するので、ビット線対の電圧が交叉す
るまでの時間ｔ２はｔ１の約２倍かかることになり、遅
延時間が増大する。そこで、（ｄ）で示すようにビット
線の電位差を小さくするとメモリセルの電流で駆動しな
ければならない電荷が減少するので、ビット線対の電圧
が交叉するまでの時間ｔ３はｔ１よりも短くなる。従っ
て、信号振幅を小さくすることによってデータの読み出
し時間を遅らすことなくビット線につながるメモリセル
の数を多くできる効果がある。このビット線の信号振幅
を減らす方法としては、図３の中でＭＯＳＦＥＴ（４
９）を導通させて信号振幅を減らすことができる。ま
た、ビット線の信号振幅を小さくした場合には小さくな
った信号振幅を増幅するセンスアンプのオフセット電圧
を小さくする必要がある。すなわち、センスアンプのオ
フセット電圧がビット線の信号振幅を超えてしまうと間
違った情報を読み出してしまうので、オフセット電圧は
少なくともビット線の信号振幅よりも小さくすることが
必須となる。そこで本発明においては、センスアンプの
レイアウトパターンを工夫することによりオフセット電
圧を小さくした。図５にセンスアンプのレイアウトパタ
ーンを示す。
【００１２】図５（ａ）は従来のセンスアンプのＭＯＳ
ＦＥＴの配置図、図５（ｂ），（ｃ）は本発明における
センスアンプのＭＯＳＦＥＴの配置図である。図５でＧ
１及びＧ２、Ｄ１及びＤ２，Ｓ１及びＳ２はそれぞれセ
ンスアンプ中で対となっているＭＯＳＦＥＴのゲート電
極，ドレイン電極、ソース電極である。従来のセンスア
ンプの配置の場合、対となっているＭＯＳＦＥＴのゲー
ト電極はそれぞれ一本ずつになっている。このような場
合例えばＭＯＳＦＥＴのしきい値電圧が右に行くほど大
きくなるとすると、Ｇ２のＭＯＳＦＥＴのしきい値電圧
がＧ１のＭＯＳＦＥＴのしきい値電圧よりも大きくな
り、その差だけセンスアンプのオフセット電圧が発生し
てしまう。一方、本発明の配置の場合（ｂ）ではゲート
電極を二分割し、（ｃ）では四分割してし、分割された
ゲート電極の位置関係が点対称あるいは線対称の関係に
あることである。たとえば、（ｂ）の場合Ｇ１のＭＯＳ
ＦＥＴのゲート電極が左上と右下にあり、Ｇ２のＭＯＳ
ＦＥＴのゲート電極が右上と左下にある。従って、右側
のＭＯＳＦＥＴのしきい値電圧が大きい場合でも、右と
左にはそれぞれＧ１とＧ２のＭＯＳＦＥＴがあることに
なるので、いずれかのＭＯＳＦＥＴのしきい値電圧が大
きくなることはない。
ＦＥＴの配置図、図５（ｂ），（ｃ）は本発明における
センスアンプのＭＯＳＦＥＴの配置図である。図５でＧ
１及びＧ２、Ｄ１及びＤ２，Ｓ１及びＳ２はそれぞれセ
ンスアンプ中で対となっているＭＯＳＦＥＴのゲート電
極，ドレイン電極、ソース電極である。従来のセンスア
ンプの配置の場合、対となっているＭＯＳＦＥＴのゲー
ト電極はそれぞれ一本ずつになっている。このような場
合例えばＭＯＳＦＥＴのしきい値電圧が右に行くほど大
きくなるとすると、Ｇ２のＭＯＳＦＥＴのしきい値電圧
がＧ１のＭＯＳＦＥＴのしきい値電圧よりも大きくな
り、その差だけセンスアンプのオフセット電圧が発生し
てしまう。一方、本発明の配置の場合（ｂ）ではゲート
電極を二分割し、（ｃ）では四分割してし、分割された
ゲート電極の位置関係が点対称あるいは線対称の関係に
あることである。たとえば、（ｂ）の場合Ｇ１のＭＯＳ
ＦＥＴのゲート電極が左上と右下にあり、Ｇ２のＭＯＳ
ＦＥＴのゲート電極が右上と左下にある。従って、右側
のＭＯＳＦＥＴのしきい値電圧が大きい場合でも、右と
左にはそれぞれＧ１とＧ２のＭＯＳＦＥＴがあることに
なるので、いずれかのＭＯＳＦＥＴのしきい値電圧が大
きくなることはない。
【００１３】図６は図５のセンスアンプの配置図でセン
スアンプのオフセット電圧がどのように変化するかを実
測し、ヒストグラムに示したものである。図に示すよう
に従来の配置（ａ）の場合にはオフセット電圧は最大１
９ｍＶになる。従って、ビット線の信号電位差をこの値
よりも小さく設定することができない。しかしながら、
ゲート電極を２分割、４分割した配置ではオフセット電
圧がそれぞれ９ｍＶ，４ｍＶ以下になる。従って、図５
（ｂ），（ｃ）のような配置を用いれば、オフセット電
圧を小さくし、ビット線の信号振幅を小さくできるの
で、高速にデータの読み出しができる。
スアンプのオフセット電圧がどのように変化するかを実
測し、ヒストグラムに示したものである。図に示すよう
に従来の配置（ａ）の場合にはオフセット電圧は最大１
９ｍＶになる。従って、ビット線の信号電位差をこの値
よりも小さく設定することができない。しかしながら、
ゲート電極を２分割、４分割した配置ではオフセット電
圧がそれぞれ９ｍＶ，４ｍＶ以下になる。従って、図５
（ｂ），（ｃ）のような配置を用いれば、オフセット電
圧を小さくし、ビット線の信号振幅を小さくできるの
で、高速にデータの読み出しができる。
【００１４】ビット線の長さが長くなった場合に問題と
なる次の点は、データを書き込んだ直後の読み出し動作
を行った場合にデータの読み出し時間が遅れてしまうこ
とである。本発明ではこの問題に対しても以下に示す方
法で解決している。本発明の動作波形を図７に示す。図
７においては最初／ＷＥ信号が”Ｌ”の状態すなわち書
き込みの状態である。その後時刻ｔ７１でアドレスが変
わると同時に／ＷＥ信号が”Ｈ”の状態に変わり読み出
し状態になる。最初時刻ｔ７１ではその直前のサイクル
でデータを書き込んでいるため、片方のビット線はほぼ
電源電圧、もう片方のビット線は接地電圧の大きな電位
差になる。従って、次のワード線が立ち上がるｔ７３ま
でにビット線対の電位差をなくしておかなければ次のデ
ータの読み出しに遅延を生じてしまう。本実施例におい
ては、／ＷＥ信号が変化したときにパルス信号（ΦＷ
Ｒ）を発生させ、このパルス信号を用いてビット線をイ
コライズするためのＭＯＳＦＥＴを導通させて書き込み
直後のビット線対が同電位になるようにしている。この
ときイコライズをするためのＭＯＳＦＥＴ（４６）は、
図３で示すようにビット線対の中央部に位置するように
する。これによってイコライズをするためのＭＯＳＦＥ
Ｔから見たビット線対の時定数がビット線の端部から見
た場合に比べて約１／４になり、ビット線に接続するメ
モリセルの数が多くなってもビット線対をイコライズす
るための時間が短くて済むようになる効果がある。ま
た、読み出し動作の時にビット線対の信号電位差を小さ
くするためのＭＯＳＦＥＴ（４９）を制御する信号（Φ
ＬＤ）も／ＷＥ信号から作られ、読み出し時のみにＭＯ
ＳＦＥＴ（４９）が導通状態になるようにしている。こ
のようにして本実施例においては、読み出し時には、ビ
ット線の信号電位差を小さくし、かつセンスアンプのオ
フセット電圧が小さくなるようなＭＯＳＦＥＴの配置を
用いること、書き込みから読み出しに変化するときには
ビット線対の中央部に設けられたイコライズ用のＭＯＳ
ＦＥＴを用いることによって、ビット線対に接続するメ
モリセルの数が多くなっても遅延時間の増加を招くこと
がない。
なる次の点は、データを書き込んだ直後の読み出し動作
を行った場合にデータの読み出し時間が遅れてしまうこ
とである。本発明ではこの問題に対しても以下に示す方
法で解決している。本発明の動作波形を図７に示す。図
７においては最初／ＷＥ信号が”Ｌ”の状態すなわち書
き込みの状態である。その後時刻ｔ７１でアドレスが変
わると同時に／ＷＥ信号が”Ｈ”の状態に変わり読み出
し状態になる。最初時刻ｔ７１ではその直前のサイクル
でデータを書き込んでいるため、片方のビット線はほぼ
電源電圧、もう片方のビット線は接地電圧の大きな電位
差になる。従って、次のワード線が立ち上がるｔ７３ま
でにビット線対の電位差をなくしておかなければ次のデ
ータの読み出しに遅延を生じてしまう。本実施例におい
ては、／ＷＥ信号が変化したときにパルス信号（ΦＷ
Ｒ）を発生させ、このパルス信号を用いてビット線をイ
コライズするためのＭＯＳＦＥＴを導通させて書き込み
直後のビット線対が同電位になるようにしている。この
ときイコライズをするためのＭＯＳＦＥＴ（４６）は、
図３で示すようにビット線対の中央部に位置するように
する。これによってイコライズをするためのＭＯＳＦＥ
Ｔから見たビット線対の時定数がビット線の端部から見
た場合に比べて約１／４になり、ビット線に接続するメ
モリセルの数が多くなってもビット線対をイコライズす
るための時間が短くて済むようになる効果がある。ま
た、読み出し動作の時にビット線対の信号電位差を小さ
くするためのＭＯＳＦＥＴ（４９）を制御する信号（Φ
ＬＤ）も／ＷＥ信号から作られ、読み出し時のみにＭＯ
ＳＦＥＴ（４９）が導通状態になるようにしている。こ
のようにして本実施例においては、読み出し時には、ビ
ット線の信号電位差を小さくし、かつセンスアンプのオ
フセット電圧が小さくなるようなＭＯＳＦＥＴの配置を
用いること、書き込みから読み出しに変化するときには
ビット線対の中央部に設けられたイコライズ用のＭＯＳ
ＦＥＴを用いることによって、ビット線対に接続するメ
モリセルの数が多くなっても遅延時間の増加を招くこと
がない。
【００１５】図８は本発明の第三の実施例の概念図で、
欠陥のあるメモリセルを救済する方法を示す図である。
図８において６１は半導体記憶装置のチップ、６２、７
６はブロック、６３、６４、６５はワード線とそれに接
続されるメモリセル、６６、６７、６８は欠陥のあるメ
モリセルを救済するためのワード線とメモリセル、６
９、７０、７１はセンスアンプでそれぞれ６３及び６
６、６４及び６４、６５及び６８のメモリセルのデータ
を読み出すために設けられている。また、７２はプログ
ラム回路でセンスアンプ６９、７０、７１に制御信号７
３、７４、７５を出力している。本実施例においてはメ
モリセルを２つのブロックに分けた場合を示している。
もしブロック（６２）内のワード線（６４）に接続され
ているメモリセルに欠陥があった場合、図８で矢印で図
示しているように、その欠陥メモリセルの代役を果たす
救済用メモリセルは同じブロック内のメモリセル（６
８）を用い、ブロック（７６）のメモリセルで救済する
ことはない。欠陥のあるメモリセルを選択するアドレス
が来たことを判別するプログラム回路（７２）ではどの
センスアンプを動作させるかを判断して制御信号を発生
する。たとえば、（６８）の中にあるメモリセルで欠陥
メモリセルを救済する場合には、（６４）の中のメモリ
セルから出てきたデータは増幅せず、（６８）の中のメ
モリセルから出てきたデータを増幅する必要がある。従
って、制御信号（７５）のみを活性化し、制御信号（７
３）、（７４）を非活性化する必要がある。従って、こ
の制御信号はブロック（６２）内のセンスアンプに出力
することになる。本実施例においてはメモリセルをブロ
ックを分割し、ブロック内の欠陥メモリセルを同一ブロ
ック内にある救済用メモリセルで救済する。従って、セ
ンスアンプを制御する制御信号は同一ブロックのセンス
アンプを制御すればよいのでその配線を短くでき、制御
信号の遅延時間を小さくすることができる。従って、本
実施例では、メモリの集積規模が大きくなっても遅延時
間の増大なく欠陥のあるメモリセルを救済できる効果が
ある。
欠陥のあるメモリセルを救済する方法を示す図である。
図８において６１は半導体記憶装置のチップ、６２、７
６はブロック、６３、６４、６５はワード線とそれに接
続されるメモリセル、６６、６７、６８は欠陥のあるメ
モリセルを救済するためのワード線とメモリセル、６
９、７０、７１はセンスアンプでそれぞれ６３及び６
６、６４及び６４、６５及び６８のメモリセルのデータ
を読み出すために設けられている。また、７２はプログ
ラム回路でセンスアンプ６９、７０、７１に制御信号７
３、７４、７５を出力している。本実施例においてはメ
モリセルを２つのブロックに分けた場合を示している。
もしブロック（６２）内のワード線（６４）に接続され
ているメモリセルに欠陥があった場合、図８で矢印で図
示しているように、その欠陥メモリセルの代役を果たす
救済用メモリセルは同じブロック内のメモリセル（６
８）を用い、ブロック（７６）のメモリセルで救済する
ことはない。欠陥のあるメモリセルを選択するアドレス
が来たことを判別するプログラム回路（７２）ではどの
センスアンプを動作させるかを判断して制御信号を発生
する。たとえば、（６８）の中にあるメモリセルで欠陥
メモリセルを救済する場合には、（６４）の中のメモリ
セルから出てきたデータは増幅せず、（６８）の中のメ
モリセルから出てきたデータを増幅する必要がある。従
って、制御信号（７５）のみを活性化し、制御信号（７
３）、（７４）を非活性化する必要がある。従って、こ
の制御信号はブロック（６２）内のセンスアンプに出力
することになる。本実施例においてはメモリセルをブロ
ックを分割し、ブロック内の欠陥メモリセルを同一ブロ
ック内にある救済用メモリセルで救済する。従って、セ
ンスアンプを制御する制御信号は同一ブロックのセンス
アンプを制御すればよいのでその配線を短くでき、制御
信号の遅延時間を小さくすることができる。従って、本
実施例では、メモリの集積規模が大きくなっても遅延時
間の増大なく欠陥のあるメモリセルを救済できる効果が
ある。
【００１６】図９は本発明の第４の実施例の概念図で、
本発明で一度に多数のメモリセルを同時に検査する方法
を示す図である。図９において９１、９２はブロック、
９３は共通データ線、９４はセンスアンプ、９５はデー
タバス、９６、１００はテスト用メインアンプ、９８は
メインアンプ、９７は論理演算部、９９は出力バッフ
ァ、ＳＷ１−ＳＷ５はＭＯＳＦＥＴによる電気的スイッ
チの制御信号である。この図９において、通常動作の場
合に、ブロック（９１）のメモリセルのデータを読み出
す場合にはセンスアンプ（９４）からデータバス（９
５）に出力されたデータをＳＷ２によってオン状態にな
ったスイッチを通してメインアンプ（９８）の入力に伝
わる。メインアンプではこのデータバスのデータを増幅
し、出力バッファ（９９）を経てデータが出力される。
一方、一度に多数のメモリセルを同時に検査するテスト
モードの場合は次に述べるような動作を行う。すなわ
ち、テストモードになると、ＳＷ２，ＳＷ３はオフ状態
に、ＳＷ１，ＳＷ４，ＳＷ５はオン状態になる。この状
態でブロック（９１）とブロック（９２）のセンスアン
プをそれぞれ動作させ、その結果をそれぞれのデータバ
スに出力する。データバスのデータはそれぞれテストモ
ード用メインアンプ（９６），（１００）に出力され、
その結果を論理演算部（９７）に出力する。論理演算部
（９７）では、全てのテスト用メインアンプから出力さ
れたデータが期待値とあっていれば”１”，期待値と異
なっていれば”０”を出力し、その結果がチップ外部に
出力されるようにメインアンプに入力する。このように
して、テストモードの場合にはことなるブロックのデー
タを同時に読み出し、その結果と期待値とを比較して短
時間に多数のメモリセルをテストできる効果がある。
本発明で一度に多数のメモリセルを同時に検査する方法
を示す図である。図９において９１、９２はブロック、
９３は共通データ線、９４はセンスアンプ、９５はデー
タバス、９６、１００はテスト用メインアンプ、９８は
メインアンプ、９７は論理演算部、９９は出力バッフ
ァ、ＳＷ１−ＳＷ５はＭＯＳＦＥＴによる電気的スイッ
チの制御信号である。この図９において、通常動作の場
合に、ブロック（９１）のメモリセルのデータを読み出
す場合にはセンスアンプ（９４）からデータバス（９
５）に出力されたデータをＳＷ２によってオン状態にな
ったスイッチを通してメインアンプ（９８）の入力に伝
わる。メインアンプではこのデータバスのデータを増幅
し、出力バッファ（９９）を経てデータが出力される。
一方、一度に多数のメモリセルを同時に検査するテスト
モードの場合は次に述べるような動作を行う。すなわ
ち、テストモードになると、ＳＷ２，ＳＷ３はオフ状態
に、ＳＷ１，ＳＷ４，ＳＷ５はオン状態になる。この状
態でブロック（９１）とブロック（９２）のセンスアン
プをそれぞれ動作させ、その結果をそれぞれのデータバ
スに出力する。データバスのデータはそれぞれテストモ
ード用メインアンプ（９６），（１００）に出力され、
その結果を論理演算部（９７）に出力する。論理演算部
（９７）では、全てのテスト用メインアンプから出力さ
れたデータが期待値とあっていれば”１”，期待値と異
なっていれば”０”を出力し、その結果がチップ外部に
出力されるようにメインアンプに入力する。このように
して、テストモードの場合にはことなるブロックのデー
タを同時に読み出し、その結果と期待値とを比較して短
時間に多数のメモリセルをテストできる効果がある。
【００１７】
【発明の効果】本発明によれば比較的大きなメモリセル
マトリックスを用いてチップ面積を大きくしないように
しても、遅延時間の増大を招くことがない。
マトリックスを用いてチップ面積を大きくしないように
しても、遅延時間の増大を招くことがない。
【図１】本発明の実施例によるメモリセルマトリックス
とメモリセル回路図である。
とメモリセル回路図である。
【図２】本発明の実施例によるメモリセルのレイアウト
図である。
図である。
【図３】本発明の実施例によるメモリセル・データ読み
出し回路を示す図である。
出し回路を示す図である。
【図４】半導体記憶装置のビット線の電圧波形を示す図
である。
である。
【図５】半導体記憶装置のセンスアンプのトランジスタ
のレイアウトを示す図である。
のレイアウトを示す図である。
【図６】センスアンプのトランジスタ配置とオフセット
電圧の関係を示す図である。
電圧の関係を示す図である。
【図７】半導体記憶装置のデータ書き込み直後にデータ
読み出しを行なう場合の、半導体記憶装置各部の動作電
圧波形を示す図である。
読み出しを行なう場合の、半導体記憶装置各部の動作電
圧波形を示す図である。
【図８】半導体記憶装置の欠陥ビットを救済する方式を
示す図である。
示す図である。
【図９】半導体記憶装置の多ビットを同時に検査する方
式を示す図である。
式を示す図である。
１…行デコーダ、２ａ，２ｃ…メモリセルアレイ、２ｂ
…ローカル行デコーダ、５、１４…メインワード線、
９、１５…ローカルワード線、８、１６…ワード線、７
…メモリセル、１２，１３…ビット線、２８…第一層目
金属配線、２６、２７…第二層目金属配線、２９…第三
層目金属配線
…ローカル行デコーダ、５、１４…メインワード線、
９、１５…ローカルワード線、８、１６…ワード線、７
…メモリセル、１２，１３…ビット線、２８…第一層目
金属配線、２６、２７…第二層目金属配線、２９…第三
層目金属配線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 小宮路 邦広
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 青砥 敏郎
東京都小平市上水本町５丁目20番１号
日立超エル・エス・アイ・エンジニアリ
ング株式会社内
(72)発明者 森田 貞幸
東京都小平市上水本町５丁目20番１号
日立超エル・エス・アイ・エンジニアリ
ング株式会社内
(56)参考文献 特開 平４−127470（ＪＰ，Ａ)
特開 平４−324190（ＪＰ，Ａ)
特開 平３−101152（ＪＰ，Ａ)
特開 平２−123591（ＪＰ，Ａ)
特開 平３−52200（ＪＰ，Ａ)
特開 平３−253071（ＪＰ，Ａ)
特開 平３−234058（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/11
H01L 21/8244
Claims (6)
- 【請求項１】２つの駆動ＭＯＳＦＥＴと２つの転送ＭＯ
ＳＦＥＴと２つの負荷素子とからなる複数のメモリセル
と、 少なくとも上記負荷素子の上に形成された第一層目の金
属層と、 上記第一層目の金属層の上に形成された第二層目の金属
層と、 上記第二層目の金属層の上の形成された第三層目の金属
層とを半導体基板上に具備し、 上記複数のメモリセルが列方向に分割されることによ
り、複数のセルアレイが配置されており、 上記各セルアレイ内の行方向の各メモリセルの転送ＭＯ
ＳＦＥＴのゲート電極がポリシリコン層で形成されたワ
ード線であり、 列方向の各メモリセルの上記２つの転送ＭＯＳＦＥＴに
接続されるビット線対が上記第二層目の金属層により列
方向に形成され、 行方向に形成されるとともに上記複数のセルアレイに股
がり、行デコーダにより選択されるメインワード線が上
記第三の金属層により形成され、 上記メインワード線の信号と上記セルアレイを選択する
信号により選択されるローカルワード線が上記第一層目
の金属層によりセルアレイの行方向に形成されてなり、 上記ローカルワード線と上記ワード線が上記各セルアレ
イ内又は上記セルアレイの端部で接続されることを特徴
とする半導体記憶装置。 - 【請求項２】外部から印加される書き込み制御信号の変
化によりパルス電圧を発生する回路と、 上記パルス電圧によりデータ書き込みから読み出しにな
る時、一次的に導通して上記ビット線対の電位を等しく
するように働く第一のＭＯＳＦＥＴとをさらに具備した
ことを特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】上記ビット線対に接続され、データ読み出
し時に導通状態になる第二のＭＯＳＦＥＴと、 列デコーダによって選択されたビット線対の信号を共通
データ線対に伝える列選択手段と、 上記共通データ線対に出力されたデータ信号を増幅する
ための増幅器とを具備してなり、 上記増幅器を形成する各ＭＯＳＦＥＴが複数に分割され
て上記基板上に隣接して形成され、上記分割されたＭＯ
ＳＦＥＴのゲート電極の位置関係が線対称又は点対称に
形成されていることを特徴とする請求項１に記載の半導
体記憶装置。 - 【請求項４】上記複数のメモリセルはより小さな数の複
数のブロックに分割され、 上記複数のブロック内にはそれぞれ欠陥メモリセルを救
済するための救済用のメモリセルが具備され、 それぞれのブロックの欠陥メモリセルはそれぞれのブロ
ックの救済用のメモリセルにより救済されることを特徴
とする請求項１に記載の半導体記憶装置。 - 【請求項５】上記複数のメモリセルはより小さな数の複
数のブロックに分割され、 上記各ブロックには共通データ線対の信号が増幅器によ
って増幅された信号を出力するためのデータバス線対を
具備し、 通常動作モードの場合、上記複数のブロックのうち一つ
のブロックを選択して上記ブロックの中のメモリセルの
データを読み出し、 テストモードの場合は、上記複数のブロックを選択して
上記それぞれのブロック内のメモリセルのデータを増幅
して上記それぞれのデータバスに出力し、上記データバ
スに出力されたデータを論理演算してその結果を出力す
る機能を備えたことを特徴とする請求項１に記載の半導
体集積回路。 - 【請求項６】上記メモリセルはスタティック型のメモリ
セルであることを特徴とする請求項１から請求項５まで
のいずれかに記載の半導体集積回路。
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