JP3603229B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、配線構造に特徴を有する半導体記憶装置、特に高速ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】
図８は、従来のＤＲＡＭチップの概略構成説明図である。
この図の７１はチップ、７２は入出力パッド、７３はコラムデコーダ、７４はコラム選択信号線、７５はセンスアンプ、７６はデータバス信号線、７７はメモリセル、７８はワード線、７９はロウデコーダである。
【０００３】
従来技術によるＤＲＡＭチップの一例の概略構成はこの図に示されているように、チップ７１の中央に横方向に複数の入出力（Ｉ／Ｏ）パッド７２が一列に配置され、チップ７１の長辺中央近傍に、コラムデコーダ（ＣＯＬ−ＤＥＣ）７３が配置され、このコラムデコーダ７３によって選択されたコラムアドレス信号がチップ７１の長辺に平行に配線されているコラム選択信号（Ｃｏｌｕｍｎ Ｓｅｌｅｃｔ Ｌｌｎｅ ＣＬＳ）線７４によって、各センスアンプ（Ｓ／Ａ）７５の選択側に伝えられる。
【０００４】
さらに、Ｓ／Ａ７５の出力側からＳ／Ａ７５の出力を伝達するデータバス信号線７６がチップ７１の短辺に平行に配置され、その出力回路を経てＩ／Ｏパッド７２に接続されている。
一方、Ｉ／Ｏパッド７２の上下にマトリクス状に配置された各メモリセル（Ｍｅｍｏｒｙ Ｃｅｌｌ）７７には、チップ７１の長辺に平行に延びてＳ／Ａ７５の入力側に接続されるビット線（図示されていない）がシリサイド膜によって形成され、チップ７１の短辺に平行に延び、Ｉ／Ｏパッド７２の上下に配置されたロウデコーダ（ＲＯＷ−ＤＥＣ）７９に接続されたワード線７８が形成されている。
【０００５】
図９、図１０は、従来のＤＲＡＭチップの製造工程説明図であり、（Ａ）〜（Ｄ）は各工程を示している。
この図の８１は半導体基板、８２はフィールド酸化膜、８３はソース拡散層、８４はドレイン拡散層、８５はゲート絶縁膜、８６はゲート電極、８７は蓄積電極、８８は誘電体層、８９は対向電極、９０はソース拡散層、９１はドレイン拡散層、９２はゲート絶縁膜、９３はゲート電極、９４は第１のＳｉＯ２ 膜、９５は第２のＳｉＯ２ 膜、９６はＢＰＳＧ膜、９６１ ，９６２ はスルーホール、９７はＴｉ膜、９８はＴｉＮ膜、９９はＷ膜、９９１ はＷ、１００はＡｌ膜、１００１ はワード線、１００２ はソース配線、１００３ はドレイン配線、１１１はＴｉＮ膜、１１２はプラズマ酸化膜、１１３はプラズマ酸化膜、１１４はＳＯＧ膜、１１５はプラズマ酸化膜、１１５１ はビアホールである。
以下、この製造工程説明図によって従来のＤＲＡＭチップの製造方法を説明する。
【０００６】
第１工程（図９（Ａ）参照）
シリコン等の半導体基板８１の上に形成されたフィールド酸化膜８２によって素子形成領域を画定し、一つの素子形成領域に、ソース拡散層８３、ドレイン拡散層８４、ゲート絶縁膜８５、ゲート電極８６からなるＭＯＳＦＥＴと、ドレイン拡散層８４の上に形成された蓄積電極８７と誘電体層８８と対向電極８９からなる蓄積容量によって構成されるメモリセルが形成され、他の素子形成領域にソース拡散層９０、ドレイン拡散層９１、ゲート絶縁膜９２、ゲート電極９３からなるＭＯＳＦＥＴを含むＳ／Ａ等の周辺回路を形成する。
【０００７】
このメモリセルとＳ／Ａ等の周辺回路の上をＢＰＳＧ膜９６によって覆い、Ｓ／Ａ等の周辺回路の第１のＳｉＯ２ 膜９４、第２のＳｉＯ２ 膜９５、ＢＰＳＧ膜９６のソース拡散層９０とドレイン拡散層９１の上を選択的にエッチングしてスルーホール９６１ ，９６２ を形成する。
【０００８】
第２工程（図９（Ｂ）参照）
第１工程で形成したスルーホール９６１ ，９６２ を有するＢＰＳＧ膜９６の上に厚さ２０ｎｍのＴｉ膜９７をスパッタによって形成し、その上に厚さ５０ｎｍのＴｉＮ膜９８をスパッタによって形成し、後に形成するＷ膜とＢＰＳＧ膜９６との間の接着層とする。
次いで、後の工程で形成するスパッタによって形成するＡｌ膜１００のカバレッジを克服するため、ＴｉＮ膜９８の上に厚さ５００ｎｍのＷ膜９９を成長し、このＷ膜９９をエッチバックしてスルーホール９６１ ，９６２ をＷ９９１ によって埋め込む。
【０００９】
第３工程（図１０（Ｃ）参照）
第２工程で形成したＴｉＮ膜９８の上に厚さ０．５μｍのＡｌ膜１００をスパッタによって形成し、その上に厚さ０．１５μｍのＴｉＮ膜１１１をスパッタによって形成し、その上に厚さ０．１μｍのプラズマ酸化膜１１２を成長する。
次いで、フォトリソグラフィーとＲＩＥによって、プラズマ酸化膜１１２、ＴｉＮ膜１１１、Ａｌ膜１００、ＴｉＮ膜９８、Ｔｉ膜９７を選択的にエッチングして、ワード線１００１ 、ソース配線１００２ 、ドレイン配線１００３ 、ワード線１００１ に直交するデータバス信号線（図示されていない）を形成する。
【００１０】
なお、Ａｌ膜１００の上のＴｉＮ膜１１１がないと、ビアコンタクトの構造がＡｌ膜１００、Ａｌ膜（図示せず）となり、Ａｌがマイグレートしてコンタクト面にボイド（ｖｏｉｄ）が発生した場合に、コンタクト不良となり易いため、すなわち、微細な領域のみでＡｌとコンタクトするのはＡｌ空洞が生じた場合に即座に不良となってしまい、信頼性が著しく劣化するため、これを避けるためには、ビアホール内の微小な領域で互いにコンタクトする材料としてＡｌ以外を使うことが必要である。
こうした理由によってＡｌ膜１００の上にＴｉＮ膜１１１を形成した。
【００１１】
また、プラズマ酸化膜１１２は、Ａｌ膜１００が厚いためのフォトリソグラフィーのレジストだけではエッチングマスクとして不足することを補う目的で導入している。
また、ＴｉＮ膜１１１、Ａｌ膜１００、ＴｉＮ膜９８、Ｔｉ膜９７は同一のエッチング装置でエッチングできるため１工程として扱った。
【００１２】
第４工程（図１０（Ｄ）参照）
第３工程で形成したワード線１００１ 、ソース配線１００２ 、ドレイン配線１００３ 、データバス信号線の上に、厚さ２００ｎｍのプラズマ酸化膜（ＳｉＯ２ ）１１３を形成し、その上にＳＯＧを塗布しキュアすることによって配線膜の間の凹部を埋めるＳＯＧ膜１１４を形成し、その上に厚さ７００ｎｍのプラズマ酸化膜（ＳｉＯ２ ）１１５を形成し、ビアホール１１５１ を形成する。
【００１３】
この製造方法によると、前述のように、データバス信号線を低抵抗化するためにＡｌ膜１００を厚くすると、同じＡｌ膜１００によって形成するワード線１００１ の間隔部が狭く深い溝となり、ＴＥＯＳ−Ｏ３ 酸化膜によってこれを埋め込むのは困難であるため、ＳＯＧのような液状の材料を使う必要がある。
【００１４】
このプラズマ酸化膜１１５の上に、厚さ１００ｎｍのＴｉＮ膜をスパッタによって形成し、その上に厚さ８００ｎｍのＡｌ膜をスパッタによって形成し、フォトリソグラフィーとＲＩＥを用いてパターニングすることによってＣＬＳ線を形成し、保護膜を形成する等の工程を経て半導体記憶装置が完成する。
【００１５】
先に、図８によって説明した従来技術によるＤＲＡＭにおける信号の流れは以下のようになる。
▲１▼ 外部アドレス信号→ロウデコーダ７９→ワード線７８を選択→ワード線７８に接続されているメモリセル７７の情報がメモリセル７７が各々接続されているビット線に出力→各々のビット線の出力をそれらに接続されている各々のＳ／Ａ７５が検出して増幅
▲２▼ 外部アドレス信号→コラムデコーダ７３→コラム選択線→特定のＳ／Ａ７５を選択
▲３▼ 選択されたセンスアンプ情報をデータバス信号線７６に伝送して出力
【００１６】
【発明が解決しようとする課題】
さて、全ての信号を外部クロックに同期して入出力し、超高速でデータを出力するシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）等の高速ＤＲＡＭにおいては、上に説明した信号経路のうち、特に長距離にわたって配線されるデータバス信号線における信号伝達遅延を抑えることが必要である。
このデータバス信号線による信号伝達遅延を抑えるためにはデータバス信号線のＣＲ定数を小さくすることを考えればよく、低抵抗で寄生容量が小さいデータバス信号線を形成することが望まれる。
【００１７】
上記の従来技術によるＤＲＡＭにおいては、基本的には、この図のチップの上下方向に配線されるワード線とデータバス信号線、左右方向に配線されるＣＬＳ線が必要である。
そして、この上下方向に配線されるワード線、データバス信号線と左右方向に配置されるＣＬＳ線は絶縁した状態で交差させる必要があるため、異なる配線層によって形成することが必要である。
そのため、第１層目の配線層と第２層目の配線層からなる２層構造を採用し、ワード線とデータバス信号線を第１層目の配線層によって形成し、ＣＬＳ線を第２層目の配線層によって形成していた。
【００１８】
ところで、ワード線は、メモリセルのサイズに応じて微細化することが必要であり、データバス信号線は前記のように信号伝達遅延を抑えるために低抵抗化することが必要である。
このようにデータバス信号線を低抵抗化するためには、アルミニウム（Ａｌ）等の低抵抗材料を用い、かつ膜厚を厚くすることが必要である。
ところが、微細なＡｌ配線はエレクトロマイグレーションやストレスマイグレーションに弱い上、微細で厚い配線を形成するためには、極めて高いアスペクト比を実現するための特殊な加工が必要になる。
【００１９】
さらに、微細で厚い配線を形成した場合には、隣接する配線の間の寄生容量も増大し、例えばワード線の間の干渉によって非選択ワード線のレベル（電位）がグランドレベル（ゼロ電位）より高くなり、結果として非選択メモリセルの情報を破壊してしまうといった不都合が生じるおそれがある。
このように、ワード線に対する微細化の要請と、データバス信号線に対する低抵抗化の要請を両立することは極めて困難になってきている。
本発明は、ワード線の微細化とデータバス信号線の低抵抗化を同時に実現して、大容量で高速動作を行う半導体記憶層を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明に依る半導体記憶装置に於いては、
（１）
マトリクス状に配設された複数のメモリセルと、各メモリセルに接続されたワード線と、ワード線を選択するロウデコーダと、各メモリセルに接続されたビット線と、各ビット線が入力電極に接続されたセンスアンプ列と、センスアンプに接続するセンスアンプ選択トランジスタのゲート電極に接続されたコラム選択信号線と、該コラム選択信号線を選択するコラムデコーダと、各センスアンプ選択トランジスタの出力電極に接続されたデータバス信号線を有し、かつ、該ワード線と該データバス信号線が異なる金属配線層によって形成され、コラム選択信号線がセンスアンプ列を横断し、データバス信号線がセンスアンプ列を縦断していることを特徴とするか、或いは、
【００２１】
（２）
前記（１）に於いて、ワード線が第１層目の金属配線層によって形成され、コラム選択信号線が第１層目の金属配線層の上に形成された第２層目の金属配線層によって形成され、データバス信号線が第２層目の金属配線層の上に形成された第３層目の金属配線層によって形成されていることを特徴とするか、或いは、
【００２２】
（３）
マトリクス状に配設された複数のメモリセルと、各メモリセルに接続されたローカルワード線と、該ローカルワード線を選択するローカルロウデコーダと、該ローカルロウデコーダに接続されたグローバルワード線と、該グローバルワード線を選択するグローバルロウデコーダと、各メモリセルに接続されたビット線と、入力電極にビット線に接続されたセンスアンプ列と、該センスアンプに接続するセンスアンプ選択トランジスタのゲート電極に接続されたコラム選択信号線と、該コラム選択信号線を選択するコラムデコーダと、各センスアンプ選択トランジスタの出力電極に接続されたデータバス信号線を有し、かつ、ローカルワード線が第１層目の金属配線層によって形成され、コラム選択信号線が第２層目の金属配線層によって形成され、グローバルワード線が第３層目の金属配線層によって形成されていることを特徴とするか、或いは、
【００２３】
（４）
前記（２）或いは（３）に於いて、第３層目の金属配線層がリードフレーム材と同一の金属薄板によって形成されていることを特徴とするか、或いは、
【００２４】
（５）
マトリクス状に配設された複数のメモリセルと、各メモリセルに接続されたワード線と、ワード線を選択するロウデコーダと、各メモリセルに接続されたビット線と、各ビット線が入力電極に接続されたセンスアンプ列と、センスアンプに接続するセンスアンプ選択トランジスタのゲート電極に接続されたコラム選択信号線と、該コラム選択信号線を選択するコラムデコーダと、各センスアンプ選択トランジスタの出力電極に接続されたデータバス信号線を有し、かつ、ワード線が第１層目の金属配線層によって形成され、データバス信号線が第１層目の金属配線層の上に形成された第２層目の金属配線層によって形成され、コラム選択信号線がメモリセル領域上では該第２層目の金属配線層よって形成され、センスアンプ領域上では第１層目の金属配線層によって形成されていることを特徴とする。
【００２５】
【作用】
本発明の半導体記憶装置のように３層構造の配線層を用い、ワード線とデータバス信号線を別々の配線層、具体的には、ワード線を第１層目の配線層である薄いタングステン（Ｗ）膜によって形成し、ＣＬＳ線を第２層目の配線層であるアルミニウム（Ａｌ）膜によって形成し、データバス信号線を第３層目の厚いアルミニウム（Ａｌ）膜によって形成すると、ワード線を微細化するとともにデータバス信号線を低抵抗化することができる。
【００２６】
また、本発明の他の半導体記憶装置のように２層構造の配線層を用い、ワード線を第１層目の配線層である薄いタングステン（Ｗ）膜によって形成し、ＣＬＳ線をメモリセルの上では第２層目の配線層である厚いアルミニウム（Ａｌ）膜によって形成し、Ｓ／Ａ上では第１層目の配線層である薄いＷ膜で形成し、データバス信号線を第２層目の配線層であるアルミニウム膜によって形成すると、ワード線を微細化するとともに、データバス信号線を従来技術による場合より低抵抗化することができる。
【００２７】
すなわち、基本的にはワード線とデータバス信号線を異なる配線層によって形成するため、ワード線の微細化と、データバス信号線における信号伝達遅延の抑制を、相互の配線の要求に拘束されることなく実現することができる。尚、本発明に於ける配線層、即ち、ワード線、ＣＬＳ線、データバス信号線を構成する配線層は、全て金属配線層が主体になっていて、ポリシリコンのみ、或いは、ポリサイドのみなどの配線層は存在しない。
【００２８】
【実施例】
以下、本発明の実施例を説明する。
（第１実施例）
図１は、第１実施例のＤＲＡＭチップの概略構成説明図である。
この図の１はチップ、２は入出力パッド、３はコラムデコーダ、４はコラム選択信号線、５１ ，５２ はセンスアンプ、６はデータバス信号線、７１ ，７２ はメモリセル、８はワード線、９はロウデコーダである。
【００２９】
この実施例のＤＲＡＭチップの概略構成はこの図に示されているように、チップ１の中央に横方向に複数の入出力（Ｉ／Ｏ）パッド２が一列に配置され、チップ１の長辺中央近傍に、コラムデコーダ（ＣＯＬ−ＤＥＣ）３が配置され、このコラムデコーダ３によって選択されたコラムアドレス信号がチップ１の長辺に平行に配線されているコラム選択信号（ＣＬＳ）線４によって、各センスアンプ（Ｓ／Ａ）５１ ，５２ の選択側に伝えられる。
【００３０】
さらに、Ｓ／Ａ５１ ，５２ の出力側からＳ／Ａ５１ ，５２ の出力を伝達するデータバス信号線６がチップ１の短辺に平行に配置され、Ｓ／Ａ５１ ，５２ の出力回路を経てＩ／Ｏパッド２に接続されている。
【００３１】
一方、Ｉ／Ｏパッド２の上下にマトリクス状に２つに分けられて配置された各メモリセル（Ｍｅｍｏｒｙ Ｃｅｌｌ）７１ ，７２ には、チップ１の長辺に平行に延びてＳ／Ａ５１ ，５２ の入力側に接続されるビット線（図示されていない）がシリサイド膜によって形成され、チップ１の短辺に平行に延び、Ｉ／Ｏパッド２の上下に２つに分けられて配置されたマトリクス状のメモリセル７１ ，７２ の間に配置されたロウデコーダ（ＲＯＷ−ＤＥＣ）９に接続されたワード線８が形成されている。
【００３２】
この実施例のＤＲＡＭチップにおいては、メモリセルとして、本発明の発明者らの発明による０．７５μｍ（ワードピッチ）×１．７μｍ（センスアンプピッチ）＝１．２７５μｍ２ のフィン型スタックトキャパシタセルを用いている（１９９０ ＩＥＤＭ講演予稿集ｐｐ８１７〜８２０参照）。
【００３３】
また、従来のＤＲＡＭチップのワード線が有していた配線アスペクト比やマイグレーション等の問題を解消するため、ワード線を形成する第１層目の配線層（Ｍ１）として厚さが４００ｎｍのタングステン（Ｗ）薄膜を用い、その幅を０．３５μｍとし、隣接するデータバス信号線との間隔を０．４０μｍとした。
【００３４】
このタングステン薄膜からなる第１層目の配線層（Ｍ１）のシート抵抗が、０．３Ωとアルミニウム（Ａｌ）に比べて高いため、ロウデコーダ９をメモリセル７１ ，７２ の中央部に配置して、ワード線の信号伝達遅延を抑えている。
このようにＷ薄膜の膜厚を薄くし、配線アスペクト比が小さくなっているためにワード線を形成する際の微細な加工も、ワード線を形成した後に絶縁膜を形成する際の表面平坦化も容易であり、ワード線だけでなく、他のあらゆる周辺回路において用いることができる。
【００３５】
主にＣＬＳ線と電源線を形成するための第２層目の配線層（Ｍ２）として厚さ１００ｎｍのチタンナイトライド（ＴｉＮ）膜と５００ｎｍのアルミニウム（Ａｌ）薄膜の積層構造を用い、その幅を１．００μｍとし、隣接するＣＬＳ線との間隔を１．００μｍとした。
このように、配線幅が比較的大きいことから材料としてＡｌを選択し、配線形成後の平坦化を容易にするために厚さを５００ｎｍと幾分薄くした。
配線アスペクト比が充分に小さいため、その加工は容易であり、あらゆる周辺回路に使用される。
【００３６】
主にデータバス信号線、あるいは、長距離配線や電源配線を形成するための第３層目の配線層（Ｍ３）として厚さ１μｍのアルミニウム（Ａｌ）薄膜を用い、何れにしてもそれほど微細な配線を形成する必要がないため、高価なステッパーを使用しなくても済むように、幅を５μｍと大きくした。
【００３７】
図２、図３、図４は、第１実施例のＤＲＡＭチップの製造工程説明図であり（Ａ）〜（Ｆ）は各工程を示している。
この図の１１は半導体基板、１２はフィールド酸化膜、１３はソース拡散層、１４はドレイン拡散層、１５はゲート絶縁膜、１６はゲート電極、１７は蓄積電極、１８は誘電体層、１９は対向電極、２０はソース拡散層、２１はドレイン拡散層、２２はゲート絶縁膜、２３はゲート電極、２４は第１のＳｉＯ２ 膜、２５は第２のＳｉＯ２ 膜、２６はＢＰＳＧ膜、２６１ ，２６２ はスルーホール、２７はＴｉ膜、２８はＴｉＮ膜、２９はＷ膜、２９１ はワード線、２９２ はソース配線、２９３ はドレイン配線、３０はプラズマ酸化膜、３１はＴＥＯＳ−Ｏ３ 酸化膜、３１１ はビアホール、３２はＴｉＮ膜、３３はＡｌ膜、３３１ はＣＬＳ線、３４はプラズマ酸化膜、３５はＴＥＯＳ−Ｏ３ 酸化膜、３５１ はビアホール、３６はＡｌ膜、３６１ はデータバス信号線、３６２ はグローバルワード線である。以下、この製造工程説明図によって第１実施例のＤＲＡＭチップの製造方法を説明する。
【００３８】
第１工程（図２（Ａ）参照）
シリコン等の半導体基板１１の上に形成されたフィールド酸化膜１２によって素子形成領域を画定し、一つの素子形成領域に、ソース拡散層１３、ドレイン拡散層１４、ゲート絶縁膜１５、ゲート電極１６からなるＭＯＳＦＥＴと、ドレイン拡散層１４の上に形成された蓄積電極１７と誘電体層１８と対向電極１９からなる蓄積容量によって構成されるメモリセルが形成され、他の素子形成領域にソース拡散層２０、ドレイン拡散層２１、ゲート絶縁膜２２、ゲート電極２３からなるＭＯＳＦＥＴを含むＳ／Ａ等の周辺回路を形成する。
【００３９】
このメモリセルとＳ／Ａ等の周辺回路の上をＢＰＳＧ膜２６によって覆い、Ｓ／Ａ等の周辺回路の第１のＳｉＯ２ 膜２４、第２のＳｉＯ２ 膜２５、ＢＰＳＧ膜２６のソース拡散層２０とドレイン拡散層２１の上を選択的にエッチングしてスルーホール２６１ ，２６２ を形成する。
【００４０】
第２工程（図２（Ｂ）参照）
第１工程で形成されたスルーホール２６１ ，２６２ を有するＢＰＳＧ膜２６の上に、厚さ２０ｎｍのＴｉ膜２７をスパッタによって形成し、その上に厚さ５０ｎｍのＴｉＮ膜２８をスパッタによって形成し、その上に厚さ４００ｎｍでシート抵抗０．３ΩのＷ膜２９をＣＶＤによって成長する。
次いで、フォトリソグラフィーとＲＩＥによって、Ｗ膜２９、ＴｉＮ膜２８、Ｔｉ膜２７を選択的にエッチングして、ワード線２９１ やソース配線２９２ 、ドレイン配線２９３ を形成する。
【００４１】
なお、配線材料としてＷを使用する理由は、スルーホール２６１ ，２６２ が小さく深いために、スパッタによって形成する際の被膜のカバレッジに問題があるが、Ｗ膜２９をＣＶＤによって成長すると容易に良好なカバレッジを達成できること、エレクトロマイグレーション、ストレスマイグレーション耐性が大きく、微細配線としての信頼性が損なわれないことである。
【００４２】
また、Ｔｉ膜２７とＴｉＮ膜２８を下地に敷く理由は、ＣＶＤによるＷ膜２９はＢＰＳＧ膜２６やＳｉＯ２ 膜との密着性が悪いこと、Ｓｉとのコンタクト抵抗が高いことをカバーすることであり、これらの膜はグルーレアー（ｇｌｕｅ ｌａｙｅｒ）と呼ばれている。
【００４３】
第３工程（図３（Ｃ）参照）
ワード線２９１ 、ソース配線２９２ 、ドレイン配線２９３ の上に厚さ１００ｎｍのプラズマ酸化膜３０、厚さ８００ｎｍのＴＥＯＳ−Ｏ３ 酸化膜３１を成長し、フォトリソグラフィーとＲＩＥによって、センスアンプ等の周辺回路のソース配線２９２ の上にビアホール（ｖｉａ ｈｏｌｅ）３１１ を形成する。
【００４４】
なお、ＴＥＯＳ−Ｏ３ 酸化膜３１は、ＴＥＯＳとＯ３ をソースガスとしてＣＶＤによって成長する酸化膜（ＳｉＯ２ ）であり、フロー形状を示し、凹部を平坦化することができる。また、下に敷くプラズマ酸化膜３０は、ＴＥＯＳ−Ｏ３ 酸化膜３１の成長が下地膜に依存するため、これを均一化する目的と、ＴＥＯＳ−Ｏ３ 酸化膜３１の成長時の水素の副生成物がトランジスタ部分にまで浸透するのを防止するブロック膜として作用させる目的で使用される。
【００４５】
第４工程（図３（Ｄ）参照）
ソース配線２９２ の上にビアホール３１１ を形成したプラズマ酸化膜３０とＴＥＯＳ−Ｏ３ 酸化膜３１の上に厚さ１００ｎｍのＴｉＮ膜３２をスパッタによって形成し、その上に厚さ５００ｎｍのＡｌ膜３３をスパッタによって形成し、フォトリソグラフィーとＲＩＥを用いてパターニングすることによってＣＬＳ線３３１ を形成する。
なお、ＴｉＮ膜３２はＡｌ膜３３のストレスマイグレーション耐性を向上することを目的として使用している。
【００４６】
以上の工程によって、第１層目の配線層であるＷ膜２９と、第２層目の配線層であるＡｌ膜３３が形成されたことになるが、従来の半導体記憶装置においては、前述のように、第１層目の配線層であるＷ膜２９によってワード線とバスラインを形成し、第２層目の配線層であるＡｌ膜３３によってＣＬＳ線が形成されていたため、バスラインの抵抗が高く、このバスラインにおける信号伝達遅延が大きいという問題を生じていた。
この実施例の半導体記憶装置においては、次の工程で説明するように低抵抗で厚い第３層目の配線層を形成し、この配線層によってバスラインを形成する。
この工程の後、保護膜を形成する工程を経て半導体記憶装置が完成する。
【００４７】
第５工程（図４（Ｅ）参照）
第４工程で形成されたＣＬＳ線３３１ の上に、厚さ１００ｎｍのプラズマ酸化膜３４を形成し、その上に厚さ１０００ｎｍのＴＥＯＳ−Ｏ３ 酸化膜３５を形成する。
その後、ＴＥＯＳ−Ｏ３ 酸化膜３５とプラズマ酸化膜３４をフォトリソグラフィーとＲＩＥを用いてパターニングすることによってビアホール３５１ を形成し、フォトリソグラフィーに用いたレジスト膜を除去する。
【００４８】
第６工程（図４（Ｆ）参照）
ビアホール３５１ を形成したＴＥＯＳ−Ｏ３ 酸化膜３５の上に厚さ１．０μｍのＡｌ膜３６をスパッタによって形成し、フォトリソグラフィーによってＡｌ膜３６をＲＩＥしてデータバス信号線３６１ を形成する。
なお、この図には、第２実施例の半導体記憶装置で形成されるグローバルワード線３９２ も説明の便宜上示されている。
また、このＲＩＥの後、エッチングマスクとして用いられたレジスト膜を除去する。
以下、保護膜を形成する等の工程を経て半導体記憶装置が完成する。
【００４９】
さて、ＤＲＡＭチップにおいて、配線層を１層追加するときの工程数の増加はチップのコストを上昇させて好ましくない。
しかしながら、前述のように、著しく高いアスペクト比の配線を形成することは極めて困難であるから何らかの工夫が必要になる。
したがって、工程の差によるＤＲＡＭチップのコストを比較する場合、高アスペクト比の配線を形成するための工夫を行った場合と配線層を１層追加した場合の比較をする必要がある。
【００５０】
ワード線とバスラインを第１層目の配線層である厚いアルミニウム膜によって形成する従来技術による場合と、この実施例の発明によってワード線とバスラインを第１層目の配線層とは異なる第３層目の配線層によって形成する場合とを比較すると、この実施例による場合のほうが２工程程度増加してしまうが、従来の技術による場合は配線やコンタクトホールのアスペクト比が２以上である場合には付加的な工程が必要であると考えられ、また、この付加的な工程を考慮しなくても、両者の工程の差は全体工程数の２％程度であり、長距離配線や電源配線等を第３層目の配線層によって形成する場合に達成できるチップ面積の縮小によって、容易に回収できる差ともいえる。
なお、上記の説明では、ＣＬＳ線を第２層目の配線層で形成し、データバス信号線を第３層目の配線層によって形成するとして説明したが、これらを逆にしても大きな支障は生じない。
【００５１】
（第２実施例）
図５は、本発明の第２実施例の半導体記憶装置の構成説明図である。
この図の４１はチップ、４２は入出力パッド、４３はコラムデコーダ、４４はコラム選択信号線、４５１ ，４５２ はセンスアンプ、４６はデータバス信号線、４７１ ，４７２ はメモリセル、４８１ はグローバルワード線、４８２ はローカルワード線、４９１ はグローバルロウデコーダ、４９２ はローカルロウデコーダである。
【００５２】
この実施例のＤＲＡＭチップの概略構成はこの図に示されているように、チップ４１の中央に横方向に複数の入出力（Ｉ／Ｏ）パッド４２が一列に配置され、チップ４１の長辺中央近傍に、コラムデコーダ（ＣＯＬ−ＤＥＣ）４３が配置され、このコラムデコーダ４３によって選択されたコラムアドレス信号がチップ４１の長辺に平行に配線されているコラム選択信号（ＣＬＳ）線４４によって、各センスアンプ（Ｓ／Ａ）４５１ ，４５２ の選択側に伝えられる。
【００５３】
さらに、Ｓ／Ａ４５１ ，４５２ の出力側からＳ／Ａ４５１ ，４５２ の出力を伝達するデータバス信号線４６がチップ４１の短辺に平行に配置され、Ｓ／Ａ４５１ ，４５２ の出力回路を経てＩ／Ｏパッド４２に接続されている。
【００５４】
一方、Ｉ／Ｏパッド４２の上下にマトリクス状に２つに分けられて配置された各メモリセル（Ｍｅｍｏｒｙ Ｃｅｌｌ）４７１ ，４７２ には、チップ４１の長辺に平行に延びてＳ／Ａ４５１ ，４５２ の入力側に接続されるビット線（図示されていない）がシリサイド膜によって形成され、チップ４１の短辺に平行に延び、パッド４２の上下に２つに分けられて配置されたマトリクス状のメモリセル４７１ ，４７２ の間に配置されたローカルロウデコーダ（Ｌｏｃａｌ ＲＯＷ−ＤＥＣ）４９２ に接続されたローカルワード線４８２ が形成され、このローカルロウデコーダ４９２ は、グローバルワード線４８１ によってパッド４２の上下に配置されたグローバルロウデコーダ（Ｇｌｏｂａｌ ＲＯＷ−ＤＥＣ）４９１ に接続されている。
【００５５】
この実施例のＤＲＡＭチップにおいては、第１実施例のＤＲＡＭチップと比較すると、ロウデコーダをグローバルロウデコーダ４９１ とローカルロウデコーダ４９２ に分割し、ローカルロウデコーダ４９２ をＡｌからなる第３層目の配線層（Ｍ３）によって形成されたグローバルワード線４８１ を通してグローバルロウデコーダ４９１ によって選択し、選択されたローカルロウデコーダ４９２ によってタングステン（Ｗ）からなる第１層目の配線層（Ｍ１）によって形成されたローカルワード線４８２ を選択するようになっている点が異なっている。
【００５６】
このような配置とすることで、グローバルワード線４８１ は長距離にわたって配線しているが、この実施例の場合には、実際のワード線として働くローカルワード線４８２ の本数の半分であり、一般的にもローカルワード線４８２ より少なくて済むため、配線の幅を広くすることができ、一方、ローカルワード線４８２ を短くできるために、金属膜を薄く形成しても全体の抵抗は大きな問題にならず、これにより、チップ４１面積の縮小と回路動作の高速化を実現することができる。
なお、ローカルロウデタコーダ４９２ をさらに増加することによって、第１層目の配線層（Ｍ１）の抵抗が大きくなっても対応することができる。
【００５７】
（第３実施例）
図６は、本発明の第３実施例の半導体記憶装置の構成説明図であり、（Ａ）は配線の概略を示し、（Ｂ）はセンスアンプと記憶セルの関係を示している。
この図の５１はチップ、５２はメモリセル、５３１ ，５３２ はセンスアンプ、５４はワード線、５５はデータバス信号線、５６１ ，５６２ はコラム選択信号線、５７１１，５７１２，５７２１，５７２２はビット線である。
【００５８】
第１実施例と第２実施例のＤＲＡＭチップにおいては、配線層を１層追加したが、本発明の目的は以下に述べるような配線層を追加しない方法によっても一部達成することができる。
【００５９】
この実施例のＤＲＡＭチップの概略構成は図６（Ａ）にその要部が示されているように、チップ５１の上にマトリクス状に配置された各メモリセル（Ｍｅｍｏｒｙ Ｃｅｌｌ）５２に、チップ５１の長辺に平行に延びてセンスアンプ（Ｓ／Ａ）５３１ ，５３２ の入力側に接続されるビット線（図示されていない）がシリサイド膜によって形成され、また、チップ５１の短辺に平行に延び第１層目の配線層によって形成されたワード線５４が配線され、さらに、Ｓ／Ａ５３１ ，５３２ の出力側からＳ／Ａ５３１ ，５３２ の出力を伝達するためのチップ５１の短辺に平行に延び第２層目の配線層によって形成されたデータバス信号線５５が配線されている。
【００６０】
そして、Ｓ／Ａ５３１ ，５３２ を選択するためのコラム選択信号（ＣＬＳ）線５６１ ，５６２ が、メモリセル５２の上は厚さ１μｍのＡｌからなる第２層目の配線層（Ｍ２）によって形成され、Ｓ／Ａ領域では厚さ４００ｎｍのＷ膜からなる第１層目の配線層（Ｍ１）によって形成されている。
【００６１】
ＣＬＳ線をこのように形成すると、２層構造の配線によって低アスペクトで高信頼性を有する微細なワード線５４と比較的抵抗が低いデータバス信号線５５を両立させることができる。
【００６２】
しかしながら、第１層目の配線層（Ｍ１）は、Ｓ／Ａ５３１ ，５３２ の回路内における様々な配線または接続に用いられるため、ここにＳ／Ａ５３１ ，５３２ を横断するＣＬＳ線５６１ ，５６２ を配線することは容易ではない。
【００６３】
図６（Ｂ）は、これを実現するために好都合なセンスアンプと記憶セルの関係を示している。
この場合は、Ｓ／Ａ５３１ ，５３２ はビット線５７１１，５７１２，５７２１，５７２２４本分の幅の中に配置すればよいため、ＣＬＳ線５６１ ，５６２ を第１層目の配線層（Ｍ１）で配線する余裕がとれる。
【００６４】
しかし、Ｓ／Ａ５３１ ，５３２ が両側に配置されるため、その数は従来の倍になる等チップ面積の点で不利である。
この実施例のＤＲＡＭチップは工程数を増加することなく、本発明の目的を達成することができるが、チップの面積が増大してしまうことは避けられない。
【００６５】
また、Ｓ／Ａ５３１ ，５３２ 内における第１層目の配線層（Ｍ１）によって形成されたＣＬＳ線５６２ の信号伝達遅延の分だけ、第１実施例や第２実施例のＤＲＡＭより性能が劣ってしまう。
こういった不利はあるものの、従来技術に比べれば、コスト、性能ともに改善することができる。
【００６６】
（第４実施例）
図７は、本発明の第４実施例の半導体記憶装置の構成説明図であり、（Ａ）はリードフレームと配線の要部を示し、（Ｂ）は樹脂封止後のリードフレームの切断方法を示している。
【００６７】
この図の６１１ ，６１２ はローカルデータバス信号線、６２はリードフレーム、６２１ ，６２２ はメインデータバス信号線、６３はＳ／Ａ、６４１ ，６４２ はパッド、６４１１，６４１２はボンディングワイヤー、６５はＣＬＳ線、６６はワード線、６７はロウデコーダ、６８は封止樹脂、６９１ は第１の切断位置、６９２ は第２の切断位置である。
【００６８】
この実施例のＤＲＡＭチップにおいては、データを転送するデータバス信号線を、１層目の配線層（Ｍ１）で形成されたローカルデータバス６１１ ，６１２ とリードフレームで形成されたメインデータバス信号線６２１ ，６２２ に分割している。
具体的には、Ｓ／Ａ６３が形成されている領域内に１層目の配線層（Ｍ１）によって形成されたローカルデータバス信号線６１１ ，６１２ を、Ｓ／Ａ６３内の増幅回路を含むパッド６４１ ，６４２ を介してボンディングワイヤー６４１１，６４１２によってリードフレームによって形成されたメインデータバス信号線６２１ ，６２２ に接続されている。
また、Ｓ／Ａ６３に接続されたＣＬＳ線６５が２層目の配線層（Ｍ２）によって形成され、ロウデコーダ６７に接続されたワード線６６が１層目の配線層（Ｍ１）によって形成されている。
【００６９】
この構成をとれば、ローカルデータバス信号線６１１ ，６１２ はその長さが短いために配線材料の抵抗が高くてもデータバス信号線全体の抵抗を抑えることができる。
長距離のデータ転送を行うメインデータバス信号線６２１ ，６２２ は、リードフレームによって構成されているため、抵抗を小さく抑えることができる。
【００７０】
実際にデータバス信号線を配線する場合は、図７（Ｂ）に概略的に示されているように、複数のリードを１本化したリードフレーム６２をチップの表面に接着した後、ボンディングワイヤー６５（図７（Ａ）参照、以下も同じ）を用いてパッド６４とリードフレーム６２によって形成されたメインデータバス信号線６２１ ，６２２ とを電気に接続し、次いで、チップ部分を封止樹脂６８で覆った後、一体化されていたリードフレーム６２の周囲の部分を切断して集積回路の外部端子等を形成する必要がある。
【００７１】
メインデータバス信号線６２１ ，６２２ の端が他の外部端子６２３ 同様に封止樹脂６８の外側に突き出すと不具合が生じるため、これを封止樹脂６８ギリギリで切断する必要があるが、これらを、第１の切断位置６９１ と第２の切断位置６９２ の２回に分けて切断するか、第１の切断位置６９１ と第２の切断位置６９２ を同時に満足するプレス型を用いて１回のプレスで切断することができる。
【００７２】
この実施例によるとリードフレーム６２を封止樹脂によって封止した後にリードフレームの切断を、外部端子用とデータバス信号線用に区別して行う必要があるが、僅かな工程の増加で、本発明の目的を達成することができる。
【００７３】
【発明の効果】
以上説明したように、本発明によると、ワード線とデータバス信号線を異なる配線層によって形成するため、ワード線の微細化と、データバス信号線の低抵抗化を相互の配線の要求に拘束されることなく実現することができ、ＤＲＡＭ等の半導体記憶装置の高密度化と高速化に寄与するところが大きい。
【図面の簡単な説明】
【図１】第１実施例のＤＲＡＭチップの概略構成説明図である。
【図２】第１実施例のＤＲＡＭチップの製造工程説明図（１）であり（Ａ），（Ｂ）は各工程を示している。
【図３】第１実施例のＤＲＡＭチップの製造工程説明図（２）であり（Ｃ），（Ｄ）は各工程を示している。
【図４】第１実施例のＤＲＡＭチップの製造工程説明図（３）であり（Ｅ），（Ｆ）は各工程を示している。
【図５】本発明の第２実施例の半導体記憶装置の構成説明図である。
【図６】本発明の第３実施例の半導体記憶装置の構成説明図であり、（Ａ）は配線の概略を示し、（Ｂ）はセンスアンプと記憶セルの関係を示している。
【図７】本発明の第４実施例の半導体記憶装置の構成説明図であり、（Ａ）はリードフレームと配線の要部を示し、（Ｂ）は樹脂封止後のリードフレームの切断方法を示している。
【図８】従来のＤＲＡＭチップの概略構成説明図である。
【図９】従来のＤＲＡＭチップの製造工程説明図（１）であり、（Ａ），（Ｂ）は各工程を示している。
【図１０】従来のＤＲＡＭチップの製造工程説明図（２）であり、（Ｃ），（Ｄ）は各工程を示している。
【符号の説明】
１ チップ
２ 入出力パッド
３ コラムデコーダ
４ コラム選択信号線
５１ ，５２ センスアンプ
６ データバス信号線
７１ ，７２ メモリセル
８ ワード線
９ ロウデコーダ
１１ 半導体基板
１２ フィールド酸化膜
１３ ソース拡散層
１４ ドレイン拡散層
１５ ゲート絶縁膜
１６ ゲート電極
１７ 蓄積電極
１８ 誘電体層
１９ 対向電極
２０ ソース拡散層
２１ ドレイン拡散層
２２ ゲート絶縁膜
２３ ゲート電極
２４ 第１のＳｉＯ２ 膜
２５ 第２のＳｉＯ２ 膜
２６ ＢＰＳＧ膜
２６１ ，２６２ スルーホール
２７ Ｔｉ膜
２８ ＴｉＮ膜
２９ Ｗ膜
２９１ ワード線
２９２ ソース配線
２９３ ドレイン配線
３０ プラズマ酸化膜
３１ ＴＥＯＳ−Ｏ３ 酸化膜
３１１ ビアホール
３２ ＴｉＮ膜
３３ Ａｌ膜
３３１ ＣＬＳ線
３４ プラズマ酸化膜
３５ ＴＥＯＳ−Ｏ３ 酸化膜
３５１ ビアホール
３６ Ａｌ膜
３６１ データバス信号線
３６２ グローバルワード線
４１ チップ
４２ 入出力パッド
４３ コラムデコーダ
４４ コラム選択信号線
４５１ ，４５２ センスアンプ
４６ データバス信号線
４７１ ，４７２ メモリセル
４８１ グローバルワード線
４８２ ローカルワード線
４９１ グローバルロウデコーダ
４９２ ローカルロウデコーダ
５１ チップ
５２ メモリセル
５３１ ，５３２ センスアンプ
５４ ワード線
５５ データバス信号線
５６１ ，５６２ コラム選択信号線
５７１１，５７１２，５７２１，５７２２ ビット線
６１１ ，６１２ ローカルデータバス信号線
６２ リードフレーム
６２１ ，６２２ メインデータバス信号線
６３ Ｓ／Ａ
６４１ ，６４２ パッド
６４１１，６４２１ ボンディングワイヤー
６５ ＣＬＳ線
６６ ワード線
６７ ロウデコーダ
６８ 封止樹脂
６９１ 第１の切断位置
６９２ 第２の切断位置
【産業上の利用分野】
本発明は、配線構造に特徴を有する半導体記憶装置、特に高速ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】
図８は、従来のＤＲＡＭチップの概略構成説明図である。
この図の７１はチップ、７２は入出力パッド、７３はコラムデコーダ、７４はコラム選択信号線、７５はセンスアンプ、７６はデータバス信号線、７７はメモリセル、７８はワード線、７９はロウデコーダである。
【０００３】
従来技術によるＤＲＡＭチップの一例の概略構成はこの図に示されているように、チップ７１の中央に横方向に複数の入出力（Ｉ／Ｏ）パッド７２が一列に配置され、チップ７１の長辺中央近傍に、コラムデコーダ（ＣＯＬ−ＤＥＣ）７３が配置され、このコラムデコーダ７３によって選択されたコラムアドレス信号がチップ７１の長辺に平行に配線されているコラム選択信号（Ｃｏｌｕｍｎ Ｓｅｌｅｃｔ Ｌｌｎｅ ＣＬＳ）線７４によって、各センスアンプ（Ｓ／Ａ）７５の選択側に伝えられる。
【０００４】
さらに、Ｓ／Ａ７５の出力側からＳ／Ａ７５の出力を伝達するデータバス信号線７６がチップ７１の短辺に平行に配置され、その出力回路を経てＩ／Ｏパッド７２に接続されている。
一方、Ｉ／Ｏパッド７２の上下にマトリクス状に配置された各メモリセル（Ｍｅｍｏｒｙ Ｃｅｌｌ）７７には、チップ７１の長辺に平行に延びてＳ／Ａ７５の入力側に接続されるビット線（図示されていない）がシリサイド膜によって形成され、チップ７１の短辺に平行に延び、Ｉ／Ｏパッド７２の上下に配置されたロウデコーダ（ＲＯＷ−ＤＥＣ）７９に接続されたワード線７８が形成されている。
【０００５】
図９、図１０は、従来のＤＲＡＭチップの製造工程説明図であり、（Ａ）〜（Ｄ）は各工程を示している。
この図の８１は半導体基板、８２はフィールド酸化膜、８３はソース拡散層、８４はドレイン拡散層、８５はゲート絶縁膜、８６はゲート電極、８７は蓄積電極、８８は誘電体層、８９は対向電極、９０はソース拡散層、９１はドレイン拡散層、９２はゲート絶縁膜、９３はゲート電極、９４は第１のＳｉＯ２ 膜、９５は第２のＳｉＯ２ 膜、９６はＢＰＳＧ膜、９６１ ，９６２ はスルーホール、９７はＴｉ膜、９８はＴｉＮ膜、９９はＷ膜、９９１ はＷ、１００はＡｌ膜、１００１ はワード線、１００２ はソース配線、１００３ はドレイン配線、１１１はＴｉＮ膜、１１２はプラズマ酸化膜、１１３はプラズマ酸化膜、１１４はＳＯＧ膜、１１５はプラズマ酸化膜、１１５１ はビアホールである。
以下、この製造工程説明図によって従来のＤＲＡＭチップの製造方法を説明する。
【０００６】
第１工程（図９（Ａ）参照）
シリコン等の半導体基板８１の上に形成されたフィールド酸化膜８２によって素子形成領域を画定し、一つの素子形成領域に、ソース拡散層８３、ドレイン拡散層８４、ゲート絶縁膜８５、ゲート電極８６からなるＭＯＳＦＥＴと、ドレイン拡散層８４の上に形成された蓄積電極８７と誘電体層８８と対向電極８９からなる蓄積容量によって構成されるメモリセルが形成され、他の素子形成領域にソース拡散層９０、ドレイン拡散層９１、ゲート絶縁膜９２、ゲート電極９３からなるＭＯＳＦＥＴを含むＳ／Ａ等の周辺回路を形成する。
【０００７】
このメモリセルとＳ／Ａ等の周辺回路の上をＢＰＳＧ膜９６によって覆い、Ｓ／Ａ等の周辺回路の第１のＳｉＯ２ 膜９４、第２のＳｉＯ２ 膜９５、ＢＰＳＧ膜９６のソース拡散層９０とドレイン拡散層９１の上を選択的にエッチングしてスルーホール９６１ ，９６２ を形成する。
【０００８】
第２工程（図９（Ｂ）参照）
第１工程で形成したスルーホール９６１ ，９６２ を有するＢＰＳＧ膜９６の上に厚さ２０ｎｍのＴｉ膜９７をスパッタによって形成し、その上に厚さ５０ｎｍのＴｉＮ膜９８をスパッタによって形成し、後に形成するＷ膜とＢＰＳＧ膜９６との間の接着層とする。
次いで、後の工程で形成するスパッタによって形成するＡｌ膜１００のカバレッジを克服するため、ＴｉＮ膜９８の上に厚さ５００ｎｍのＷ膜９９を成長し、このＷ膜９９をエッチバックしてスルーホール９６１ ，９６２ をＷ９９１ によって埋め込む。
【０００９】
第３工程（図１０（Ｃ）参照）
第２工程で形成したＴｉＮ膜９８の上に厚さ０．５μｍのＡｌ膜１００をスパッタによって形成し、その上に厚さ０．１５μｍのＴｉＮ膜１１１をスパッタによって形成し、その上に厚さ０．１μｍのプラズマ酸化膜１１２を成長する。
次いで、フォトリソグラフィーとＲＩＥによって、プラズマ酸化膜１１２、ＴｉＮ膜１１１、Ａｌ膜１００、ＴｉＮ膜９８、Ｔｉ膜９７を選択的にエッチングして、ワード線１００１ 、ソース配線１００２ 、ドレイン配線１００３ 、ワード線１００１ に直交するデータバス信号線（図示されていない）を形成する。
【００１０】
なお、Ａｌ膜１００の上のＴｉＮ膜１１１がないと、ビアコンタクトの構造がＡｌ膜１００、Ａｌ膜（図示せず）となり、Ａｌがマイグレートしてコンタクト面にボイド（ｖｏｉｄ）が発生した場合に、コンタクト不良となり易いため、すなわち、微細な領域のみでＡｌとコンタクトするのはＡｌ空洞が生じた場合に即座に不良となってしまい、信頼性が著しく劣化するため、これを避けるためには、ビアホール内の微小な領域で互いにコンタクトする材料としてＡｌ以外を使うことが必要である。
こうした理由によってＡｌ膜１００の上にＴｉＮ膜１１１を形成した。
【００１１】
また、プラズマ酸化膜１１２は、Ａｌ膜１００が厚いためのフォトリソグラフィーのレジストだけではエッチングマスクとして不足することを補う目的で導入している。
また、ＴｉＮ膜１１１、Ａｌ膜１００、ＴｉＮ膜９８、Ｔｉ膜９７は同一のエッチング装置でエッチングできるため１工程として扱った。
【００１２】
第４工程（図１０（Ｄ）参照）
第３工程で形成したワード線１００１ 、ソース配線１００２ 、ドレイン配線１００３ 、データバス信号線の上に、厚さ２００ｎｍのプラズマ酸化膜（ＳｉＯ２ ）１１３を形成し、その上にＳＯＧを塗布しキュアすることによって配線膜の間の凹部を埋めるＳＯＧ膜１１４を形成し、その上に厚さ７００ｎｍのプラズマ酸化膜（ＳｉＯ２ ）１１５を形成し、ビアホール１１５１ を形成する。
【００１３】
この製造方法によると、前述のように、データバス信号線を低抵抗化するためにＡｌ膜１００を厚くすると、同じＡｌ膜１００によって形成するワード線１００１ の間隔部が狭く深い溝となり、ＴＥＯＳ−Ｏ３ 酸化膜によってこれを埋め込むのは困難であるため、ＳＯＧのような液状の材料を使う必要がある。
【００１４】
このプラズマ酸化膜１１５の上に、厚さ１００ｎｍのＴｉＮ膜をスパッタによって形成し、その上に厚さ８００ｎｍのＡｌ膜をスパッタによって形成し、フォトリソグラフィーとＲＩＥを用いてパターニングすることによってＣＬＳ線を形成し、保護膜を形成する等の工程を経て半導体記憶装置が完成する。
【００１５】
先に、図８によって説明した従来技術によるＤＲＡＭにおける信号の流れは以下のようになる。
▲１▼ 外部アドレス信号→ロウデコーダ７９→ワード線７８を選択→ワード線７８に接続されているメモリセル７７の情報がメモリセル７７が各々接続されているビット線に出力→各々のビット線の出力をそれらに接続されている各々のＳ／Ａ７５が検出して増幅
▲２▼ 外部アドレス信号→コラムデコーダ７３→コラム選択線→特定のＳ／Ａ７５を選択
▲３▼ 選択されたセンスアンプ情報をデータバス信号線７６に伝送して出力
【００１６】
【発明が解決しようとする課題】
さて、全ての信号を外部クロックに同期して入出力し、超高速でデータを出力するシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）等の高速ＤＲＡＭにおいては、上に説明した信号経路のうち、特に長距離にわたって配線されるデータバス信号線における信号伝達遅延を抑えることが必要である。
このデータバス信号線による信号伝達遅延を抑えるためにはデータバス信号線のＣＲ定数を小さくすることを考えればよく、低抵抗で寄生容量が小さいデータバス信号線を形成することが望まれる。
【００１７】
上記の従来技術によるＤＲＡＭにおいては、基本的には、この図のチップの上下方向に配線されるワード線とデータバス信号線、左右方向に配線されるＣＬＳ線が必要である。
そして、この上下方向に配線されるワード線、データバス信号線と左右方向に配置されるＣＬＳ線は絶縁した状態で交差させる必要があるため、異なる配線層によって形成することが必要である。
そのため、第１層目の配線層と第２層目の配線層からなる２層構造を採用し、ワード線とデータバス信号線を第１層目の配線層によって形成し、ＣＬＳ線を第２層目の配線層によって形成していた。
【００１８】
ところで、ワード線は、メモリセルのサイズに応じて微細化することが必要であり、データバス信号線は前記のように信号伝達遅延を抑えるために低抵抗化することが必要である。
このようにデータバス信号線を低抵抗化するためには、アルミニウム（Ａｌ）等の低抵抗材料を用い、かつ膜厚を厚くすることが必要である。
ところが、微細なＡｌ配線はエレクトロマイグレーションやストレスマイグレーションに弱い上、微細で厚い配線を形成するためには、極めて高いアスペクト比を実現するための特殊な加工が必要になる。
【００１９】
さらに、微細で厚い配線を形成した場合には、隣接する配線の間の寄生容量も増大し、例えばワード線の間の干渉によって非選択ワード線のレベル（電位）がグランドレベル（ゼロ電位）より高くなり、結果として非選択メモリセルの情報を破壊してしまうといった不都合が生じるおそれがある。
このように、ワード線に対する微細化の要請と、データバス信号線に対する低抵抗化の要請を両立することは極めて困難になってきている。
本発明は、ワード線の微細化とデータバス信号線の低抵抗化を同時に実現して、大容量で高速動作を行う半導体記憶層を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明に依る半導体記憶装置に於いては、
（１）
マトリクス状に配設された複数のメモリセルと、各メモリセルに接続されたワード線と、ワード線を選択するロウデコーダと、各メモリセルに接続されたビット線と、各ビット線が入力電極に接続されたセンスアンプ列と、センスアンプに接続するセンスアンプ選択トランジスタのゲート電極に接続されたコラム選択信号線と、該コラム選択信号線を選択するコラムデコーダと、各センスアンプ選択トランジスタの出力電極に接続されたデータバス信号線を有し、かつ、該ワード線と該データバス信号線が異なる金属配線層によって形成され、コラム選択信号線がセンスアンプ列を横断し、データバス信号線がセンスアンプ列を縦断していることを特徴とするか、或いは、
【００２１】
（２）
前記（１）に於いて、ワード線が第１層目の金属配線層によって形成され、コラム選択信号線が第１層目の金属配線層の上に形成された第２層目の金属配線層によって形成され、データバス信号線が第２層目の金属配線層の上に形成された第３層目の金属配線層によって形成されていることを特徴とするか、或いは、
【００２２】
（３）
マトリクス状に配設された複数のメモリセルと、各メモリセルに接続されたローカルワード線と、該ローカルワード線を選択するローカルロウデコーダと、該ローカルロウデコーダに接続されたグローバルワード線と、該グローバルワード線を選択するグローバルロウデコーダと、各メモリセルに接続されたビット線と、入力電極にビット線に接続されたセンスアンプ列と、該センスアンプに接続するセンスアンプ選択トランジスタのゲート電極に接続されたコラム選択信号線と、該コラム選択信号線を選択するコラムデコーダと、各センスアンプ選択トランジスタの出力電極に接続されたデータバス信号線を有し、かつ、ローカルワード線が第１層目の金属配線層によって形成され、コラム選択信号線が第２層目の金属配線層によって形成され、グローバルワード線が第３層目の金属配線層によって形成されていることを特徴とするか、或いは、
【００２３】
（４）
前記（２）或いは（３）に於いて、第３層目の金属配線層がリードフレーム材と同一の金属薄板によって形成されていることを特徴とするか、或いは、
【００２４】
（５）
マトリクス状に配設された複数のメモリセルと、各メモリセルに接続されたワード線と、ワード線を選択するロウデコーダと、各メモリセルに接続されたビット線と、各ビット線が入力電極に接続されたセンスアンプ列と、センスアンプに接続するセンスアンプ選択トランジスタのゲート電極に接続されたコラム選択信号線と、該コラム選択信号線を選択するコラムデコーダと、各センスアンプ選択トランジスタの出力電極に接続されたデータバス信号線を有し、かつ、ワード線が第１層目の金属配線層によって形成され、データバス信号線が第１層目の金属配線層の上に形成された第２層目の金属配線層によって形成され、コラム選択信号線がメモリセル領域上では該第２層目の金属配線層よって形成され、センスアンプ領域上では第１層目の金属配線層によって形成されていることを特徴とする。
【００２５】
【作用】
本発明の半導体記憶装置のように３層構造の配線層を用い、ワード線とデータバス信号線を別々の配線層、具体的には、ワード線を第１層目の配線層である薄いタングステン（Ｗ）膜によって形成し、ＣＬＳ線を第２層目の配線層であるアルミニウム（Ａｌ）膜によって形成し、データバス信号線を第３層目の厚いアルミニウム（Ａｌ）膜によって形成すると、ワード線を微細化するとともにデータバス信号線を低抵抗化することができる。
【００２６】
また、本発明の他の半導体記憶装置のように２層構造の配線層を用い、ワード線を第１層目の配線層である薄いタングステン（Ｗ）膜によって形成し、ＣＬＳ線をメモリセルの上では第２層目の配線層である厚いアルミニウム（Ａｌ）膜によって形成し、Ｓ／Ａ上では第１層目の配線層である薄いＷ膜で形成し、データバス信号線を第２層目の配線層であるアルミニウム膜によって形成すると、ワード線を微細化するとともに、データバス信号線を従来技術による場合より低抵抗化することができる。
【００２７】
すなわち、基本的にはワード線とデータバス信号線を異なる配線層によって形成するため、ワード線の微細化と、データバス信号線における信号伝達遅延の抑制を、相互の配線の要求に拘束されることなく実現することができる。尚、本発明に於ける配線層、即ち、ワード線、ＣＬＳ線、データバス信号線を構成する配線層は、全て金属配線層が主体になっていて、ポリシリコンのみ、或いは、ポリサイドのみなどの配線層は存在しない。
【００２８】
【実施例】
以下、本発明の実施例を説明する。
（第１実施例）
図１は、第１実施例のＤＲＡＭチップの概略構成説明図である。
この図の１はチップ、２は入出力パッド、３はコラムデコーダ、４はコラム選択信号線、５１ ，５２ はセンスアンプ、６はデータバス信号線、７１ ，７２ はメモリセル、８はワード線、９はロウデコーダである。
【００２９】
この実施例のＤＲＡＭチップの概略構成はこの図に示されているように、チップ１の中央に横方向に複数の入出力（Ｉ／Ｏ）パッド２が一列に配置され、チップ１の長辺中央近傍に、コラムデコーダ（ＣＯＬ−ＤＥＣ）３が配置され、このコラムデコーダ３によって選択されたコラムアドレス信号がチップ１の長辺に平行に配線されているコラム選択信号（ＣＬＳ）線４によって、各センスアンプ（Ｓ／Ａ）５１ ，５２ の選択側に伝えられる。
【００３０】
さらに、Ｓ／Ａ５１ ，５２ の出力側からＳ／Ａ５１ ，５２ の出力を伝達するデータバス信号線６がチップ１の短辺に平行に配置され、Ｓ／Ａ５１ ，５２ の出力回路を経てＩ／Ｏパッド２に接続されている。
【００３１】
一方、Ｉ／Ｏパッド２の上下にマトリクス状に２つに分けられて配置された各メモリセル（Ｍｅｍｏｒｙ Ｃｅｌｌ）７１ ，７２ には、チップ１の長辺に平行に延びてＳ／Ａ５１ ，５２ の入力側に接続されるビット線（図示されていない）がシリサイド膜によって形成され、チップ１の短辺に平行に延び、Ｉ／Ｏパッド２の上下に２つに分けられて配置されたマトリクス状のメモリセル７１ ，７２ の間に配置されたロウデコーダ（ＲＯＷ−ＤＥＣ）９に接続されたワード線８が形成されている。
【００３２】
この実施例のＤＲＡＭチップにおいては、メモリセルとして、本発明の発明者らの発明による０．７５μｍ（ワードピッチ）×１．７μｍ（センスアンプピッチ）＝１．２７５μｍ２ のフィン型スタックトキャパシタセルを用いている（１９９０ ＩＥＤＭ講演予稿集ｐｐ８１７〜８２０参照）。
【００３３】
また、従来のＤＲＡＭチップのワード線が有していた配線アスペクト比やマイグレーション等の問題を解消するため、ワード線を形成する第１層目の配線層（Ｍ１）として厚さが４００ｎｍのタングステン（Ｗ）薄膜を用い、その幅を０．３５μｍとし、隣接するデータバス信号線との間隔を０．４０μｍとした。
【００３４】
このタングステン薄膜からなる第１層目の配線層（Ｍ１）のシート抵抗が、０．３Ωとアルミニウム（Ａｌ）に比べて高いため、ロウデコーダ９をメモリセル７１ ，７２ の中央部に配置して、ワード線の信号伝達遅延を抑えている。
このようにＷ薄膜の膜厚を薄くし、配線アスペクト比が小さくなっているためにワード線を形成する際の微細な加工も、ワード線を形成した後に絶縁膜を形成する際の表面平坦化も容易であり、ワード線だけでなく、他のあらゆる周辺回路において用いることができる。
【００３５】
主にＣＬＳ線と電源線を形成するための第２層目の配線層（Ｍ２）として厚さ１００ｎｍのチタンナイトライド（ＴｉＮ）膜と５００ｎｍのアルミニウム（Ａｌ）薄膜の積層構造を用い、その幅を１．００μｍとし、隣接するＣＬＳ線との間隔を１．００μｍとした。
このように、配線幅が比較的大きいことから材料としてＡｌを選択し、配線形成後の平坦化を容易にするために厚さを５００ｎｍと幾分薄くした。
配線アスペクト比が充分に小さいため、その加工は容易であり、あらゆる周辺回路に使用される。
【００３６】
主にデータバス信号線、あるいは、長距離配線や電源配線を形成するための第３層目の配線層（Ｍ３）として厚さ１μｍのアルミニウム（Ａｌ）薄膜を用い、何れにしてもそれほど微細な配線を形成する必要がないため、高価なステッパーを使用しなくても済むように、幅を５μｍと大きくした。
【００３７】
図２、図３、図４は、第１実施例のＤＲＡＭチップの製造工程説明図であり（Ａ）〜（Ｆ）は各工程を示している。
この図の１１は半導体基板、１２はフィールド酸化膜、１３はソース拡散層、１４はドレイン拡散層、１５はゲート絶縁膜、１６はゲート電極、１７は蓄積電極、１８は誘電体層、１９は対向電極、２０はソース拡散層、２１はドレイン拡散層、２２はゲート絶縁膜、２３はゲート電極、２４は第１のＳｉＯ２ 膜、２５は第２のＳｉＯ２ 膜、２６はＢＰＳＧ膜、２６１ ，２６２ はスルーホール、２７はＴｉ膜、２８はＴｉＮ膜、２９はＷ膜、２９１ はワード線、２９２ はソース配線、２９３ はドレイン配線、３０はプラズマ酸化膜、３１はＴＥＯＳ−Ｏ３ 酸化膜、３１１ はビアホール、３２はＴｉＮ膜、３３はＡｌ膜、３３１ はＣＬＳ線、３４はプラズマ酸化膜、３５はＴＥＯＳ−Ｏ３ 酸化膜、３５１ はビアホール、３６はＡｌ膜、３６１ はデータバス信号線、３６２ はグローバルワード線である。以下、この製造工程説明図によって第１実施例のＤＲＡＭチップの製造方法を説明する。
【００３８】
第１工程（図２（Ａ）参照）
シリコン等の半導体基板１１の上に形成されたフィールド酸化膜１２によって素子形成領域を画定し、一つの素子形成領域に、ソース拡散層１３、ドレイン拡散層１４、ゲート絶縁膜１５、ゲート電極１６からなるＭＯＳＦＥＴと、ドレイン拡散層１４の上に形成された蓄積電極１７と誘電体層１８と対向電極１９からなる蓄積容量によって構成されるメモリセルが形成され、他の素子形成領域にソース拡散層２０、ドレイン拡散層２１、ゲート絶縁膜２２、ゲート電極２３からなるＭＯＳＦＥＴを含むＳ／Ａ等の周辺回路を形成する。
【００３９】
このメモリセルとＳ／Ａ等の周辺回路の上をＢＰＳＧ膜２６によって覆い、Ｓ／Ａ等の周辺回路の第１のＳｉＯ２ 膜２４、第２のＳｉＯ２ 膜２５、ＢＰＳＧ膜２６のソース拡散層２０とドレイン拡散層２１の上を選択的にエッチングしてスルーホール２６１ ，２６２ を形成する。
【００４０】
第２工程（図２（Ｂ）参照）
第１工程で形成されたスルーホール２６１ ，２６２ を有するＢＰＳＧ膜２６の上に、厚さ２０ｎｍのＴｉ膜２７をスパッタによって形成し、その上に厚さ５０ｎｍのＴｉＮ膜２８をスパッタによって形成し、その上に厚さ４００ｎｍでシート抵抗０．３ΩのＷ膜２９をＣＶＤによって成長する。
次いで、フォトリソグラフィーとＲＩＥによって、Ｗ膜２９、ＴｉＮ膜２８、Ｔｉ膜２７を選択的にエッチングして、ワード線２９１ やソース配線２９２ 、ドレイン配線２９３ を形成する。
【００４１】
なお、配線材料としてＷを使用する理由は、スルーホール２６１ ，２６２ が小さく深いために、スパッタによって形成する際の被膜のカバレッジに問題があるが、Ｗ膜２９をＣＶＤによって成長すると容易に良好なカバレッジを達成できること、エレクトロマイグレーション、ストレスマイグレーション耐性が大きく、微細配線としての信頼性が損なわれないことである。
【００４２】
また、Ｔｉ膜２７とＴｉＮ膜２８を下地に敷く理由は、ＣＶＤによるＷ膜２９はＢＰＳＧ膜２６やＳｉＯ２ 膜との密着性が悪いこと、Ｓｉとのコンタクト抵抗が高いことをカバーすることであり、これらの膜はグルーレアー（ｇｌｕｅ ｌａｙｅｒ）と呼ばれている。
【００４３】
第３工程（図３（Ｃ）参照）
ワード線２９１ 、ソース配線２９２ 、ドレイン配線２９３ の上に厚さ１００ｎｍのプラズマ酸化膜３０、厚さ８００ｎｍのＴＥＯＳ−Ｏ３ 酸化膜３１を成長し、フォトリソグラフィーとＲＩＥによって、センスアンプ等の周辺回路のソース配線２９２ の上にビアホール（ｖｉａ ｈｏｌｅ）３１１ を形成する。
【００４４】
なお、ＴＥＯＳ−Ｏ３ 酸化膜３１は、ＴＥＯＳとＯ３ をソースガスとしてＣＶＤによって成長する酸化膜（ＳｉＯ２ ）であり、フロー形状を示し、凹部を平坦化することができる。また、下に敷くプラズマ酸化膜３０は、ＴＥＯＳ−Ｏ３ 酸化膜３１の成長が下地膜に依存するため、これを均一化する目的と、ＴＥＯＳ−Ｏ３ 酸化膜３１の成長時の水素の副生成物がトランジスタ部分にまで浸透するのを防止するブロック膜として作用させる目的で使用される。
【００４５】
第４工程（図３（Ｄ）参照）
ソース配線２９２ の上にビアホール３１１ を形成したプラズマ酸化膜３０とＴＥＯＳ−Ｏ３ 酸化膜３１の上に厚さ１００ｎｍのＴｉＮ膜３２をスパッタによって形成し、その上に厚さ５００ｎｍのＡｌ膜３３をスパッタによって形成し、フォトリソグラフィーとＲＩＥを用いてパターニングすることによってＣＬＳ線３３１ を形成する。
なお、ＴｉＮ膜３２はＡｌ膜３３のストレスマイグレーション耐性を向上することを目的として使用している。
【００４６】
以上の工程によって、第１層目の配線層であるＷ膜２９と、第２層目の配線層であるＡｌ膜３３が形成されたことになるが、従来の半導体記憶装置においては、前述のように、第１層目の配線層であるＷ膜２９によってワード線とバスラインを形成し、第２層目の配線層であるＡｌ膜３３によってＣＬＳ線が形成されていたため、バスラインの抵抗が高く、このバスラインにおける信号伝達遅延が大きいという問題を生じていた。
この実施例の半導体記憶装置においては、次の工程で説明するように低抵抗で厚い第３層目の配線層を形成し、この配線層によってバスラインを形成する。
この工程の後、保護膜を形成する工程を経て半導体記憶装置が完成する。
【００４７】
第５工程（図４（Ｅ）参照）
第４工程で形成されたＣＬＳ線３３１ の上に、厚さ１００ｎｍのプラズマ酸化膜３４を形成し、その上に厚さ１０００ｎｍのＴＥＯＳ−Ｏ３ 酸化膜３５を形成する。
その後、ＴＥＯＳ−Ｏ３ 酸化膜３５とプラズマ酸化膜３４をフォトリソグラフィーとＲＩＥを用いてパターニングすることによってビアホール３５１ を形成し、フォトリソグラフィーに用いたレジスト膜を除去する。
【００４８】
第６工程（図４（Ｆ）参照）
ビアホール３５１ を形成したＴＥＯＳ−Ｏ３ 酸化膜３５の上に厚さ１．０μｍのＡｌ膜３６をスパッタによって形成し、フォトリソグラフィーによってＡｌ膜３６をＲＩＥしてデータバス信号線３６１ を形成する。
なお、この図には、第２実施例の半導体記憶装置で形成されるグローバルワード線３９２ も説明の便宜上示されている。
また、このＲＩＥの後、エッチングマスクとして用いられたレジスト膜を除去する。
以下、保護膜を形成する等の工程を経て半導体記憶装置が完成する。
【００４９】
さて、ＤＲＡＭチップにおいて、配線層を１層追加するときの工程数の増加はチップのコストを上昇させて好ましくない。
しかしながら、前述のように、著しく高いアスペクト比の配線を形成することは極めて困難であるから何らかの工夫が必要になる。
したがって、工程の差によるＤＲＡＭチップのコストを比較する場合、高アスペクト比の配線を形成するための工夫を行った場合と配線層を１層追加した場合の比較をする必要がある。
【００５０】
ワード線とバスラインを第１層目の配線層である厚いアルミニウム膜によって形成する従来技術による場合と、この実施例の発明によってワード線とバスラインを第１層目の配線層とは異なる第３層目の配線層によって形成する場合とを比較すると、この実施例による場合のほうが２工程程度増加してしまうが、従来の技術による場合は配線やコンタクトホールのアスペクト比が２以上である場合には付加的な工程が必要であると考えられ、また、この付加的な工程を考慮しなくても、両者の工程の差は全体工程数の２％程度であり、長距離配線や電源配線等を第３層目の配線層によって形成する場合に達成できるチップ面積の縮小によって、容易に回収できる差ともいえる。
なお、上記の説明では、ＣＬＳ線を第２層目の配線層で形成し、データバス信号線を第３層目の配線層によって形成するとして説明したが、これらを逆にしても大きな支障は生じない。
【００５１】
（第２実施例）
図５は、本発明の第２実施例の半導体記憶装置の構成説明図である。
この図の４１はチップ、４２は入出力パッド、４３はコラムデコーダ、４４はコラム選択信号線、４５１ ，４５２ はセンスアンプ、４６はデータバス信号線、４７１ ，４７２ はメモリセル、４８１ はグローバルワード線、４８２ はローカルワード線、４９１ はグローバルロウデコーダ、４９２ はローカルロウデコーダである。
【００５２】
この実施例のＤＲＡＭチップの概略構成はこの図に示されているように、チップ４１の中央に横方向に複数の入出力（Ｉ／Ｏ）パッド４２が一列に配置され、チップ４１の長辺中央近傍に、コラムデコーダ（ＣＯＬ−ＤＥＣ）４３が配置され、このコラムデコーダ４３によって選択されたコラムアドレス信号がチップ４１の長辺に平行に配線されているコラム選択信号（ＣＬＳ）線４４によって、各センスアンプ（Ｓ／Ａ）４５１ ，４５２ の選択側に伝えられる。
【００５３】
さらに、Ｓ／Ａ４５１ ，４５２ の出力側からＳ／Ａ４５１ ，４５２ の出力を伝達するデータバス信号線４６がチップ４１の短辺に平行に配置され、Ｓ／Ａ４５１ ，４５２ の出力回路を経てＩ／Ｏパッド４２に接続されている。
【００５４】
一方、Ｉ／Ｏパッド４２の上下にマトリクス状に２つに分けられて配置された各メモリセル（Ｍｅｍｏｒｙ Ｃｅｌｌ）４７１ ，４７２ には、チップ４１の長辺に平行に延びてＳ／Ａ４５１ ，４５２ の入力側に接続されるビット線（図示されていない）がシリサイド膜によって形成され、チップ４１の短辺に平行に延び、パッド４２の上下に２つに分けられて配置されたマトリクス状のメモリセル４７１ ，４７２ の間に配置されたローカルロウデコーダ（Ｌｏｃａｌ ＲＯＷ−ＤＥＣ）４９２ に接続されたローカルワード線４８２ が形成され、このローカルロウデコーダ４９２ は、グローバルワード線４８１ によってパッド４２の上下に配置されたグローバルロウデコーダ（Ｇｌｏｂａｌ ＲＯＷ−ＤＥＣ）４９１ に接続されている。
【００５５】
この実施例のＤＲＡＭチップにおいては、第１実施例のＤＲＡＭチップと比較すると、ロウデコーダをグローバルロウデコーダ４９１ とローカルロウデコーダ４９２ に分割し、ローカルロウデコーダ４９２ をＡｌからなる第３層目の配線層（Ｍ３）によって形成されたグローバルワード線４８１ を通してグローバルロウデコーダ４９１ によって選択し、選択されたローカルロウデコーダ４９２ によってタングステン（Ｗ）からなる第１層目の配線層（Ｍ１）によって形成されたローカルワード線４８２ を選択するようになっている点が異なっている。
【００５６】
このような配置とすることで、グローバルワード線４８１ は長距離にわたって配線しているが、この実施例の場合には、実際のワード線として働くローカルワード線４８２ の本数の半分であり、一般的にもローカルワード線４８２ より少なくて済むため、配線の幅を広くすることができ、一方、ローカルワード線４８２ を短くできるために、金属膜を薄く形成しても全体の抵抗は大きな問題にならず、これにより、チップ４１面積の縮小と回路動作の高速化を実現することができる。
なお、ローカルロウデタコーダ４９２ をさらに増加することによって、第１層目の配線層（Ｍ１）の抵抗が大きくなっても対応することができる。
【００５７】
（第３実施例）
図６は、本発明の第３実施例の半導体記憶装置の構成説明図であり、（Ａ）は配線の概略を示し、（Ｂ）はセンスアンプと記憶セルの関係を示している。
この図の５１はチップ、５２はメモリセル、５３１ ，５３２ はセンスアンプ、５４はワード線、５５はデータバス信号線、５６１ ，５６２ はコラム選択信号線、５７１１，５７１２，５７２１，５７２２はビット線である。
【００５８】
第１実施例と第２実施例のＤＲＡＭチップにおいては、配線層を１層追加したが、本発明の目的は以下に述べるような配線層を追加しない方法によっても一部達成することができる。
【００５９】
この実施例のＤＲＡＭチップの概略構成は図６（Ａ）にその要部が示されているように、チップ５１の上にマトリクス状に配置された各メモリセル（Ｍｅｍｏｒｙ Ｃｅｌｌ）５２に、チップ５１の長辺に平行に延びてセンスアンプ（Ｓ／Ａ）５３１ ，５３２ の入力側に接続されるビット線（図示されていない）がシリサイド膜によって形成され、また、チップ５１の短辺に平行に延び第１層目の配線層によって形成されたワード線５４が配線され、さらに、Ｓ／Ａ５３１ ，５３２ の出力側からＳ／Ａ５３１ ，５３２ の出力を伝達するためのチップ５１の短辺に平行に延び第２層目の配線層によって形成されたデータバス信号線５５が配線されている。
【００６０】
そして、Ｓ／Ａ５３１ ，５３２ を選択するためのコラム選択信号（ＣＬＳ）線５６１ ，５６２ が、メモリセル５２の上は厚さ１μｍのＡｌからなる第２層目の配線層（Ｍ２）によって形成され、Ｓ／Ａ領域では厚さ４００ｎｍのＷ膜からなる第１層目の配線層（Ｍ１）によって形成されている。
【００６１】
ＣＬＳ線をこのように形成すると、２層構造の配線によって低アスペクトで高信頼性を有する微細なワード線５４と比較的抵抗が低いデータバス信号線５５を両立させることができる。
【００６２】
しかしながら、第１層目の配線層（Ｍ１）は、Ｓ／Ａ５３１ ，５３２ の回路内における様々な配線または接続に用いられるため、ここにＳ／Ａ５３１ ，５３２ を横断するＣＬＳ線５６１ ，５６２ を配線することは容易ではない。
【００６３】
図６（Ｂ）は、これを実現するために好都合なセンスアンプと記憶セルの関係を示している。
この場合は、Ｓ／Ａ５３１ ，５３２ はビット線５７１１，５７１２，５７２１，５７２２４本分の幅の中に配置すればよいため、ＣＬＳ線５６１ ，５６２ を第１層目の配線層（Ｍ１）で配線する余裕がとれる。
【００６４】
しかし、Ｓ／Ａ５３１ ，５３２ が両側に配置されるため、その数は従来の倍になる等チップ面積の点で不利である。
この実施例のＤＲＡＭチップは工程数を増加することなく、本発明の目的を達成することができるが、チップの面積が増大してしまうことは避けられない。
【００６５】
また、Ｓ／Ａ５３１ ，５３２ 内における第１層目の配線層（Ｍ１）によって形成されたＣＬＳ線５６２ の信号伝達遅延の分だけ、第１実施例や第２実施例のＤＲＡＭより性能が劣ってしまう。
こういった不利はあるものの、従来技術に比べれば、コスト、性能ともに改善することができる。
【００６６】
（第４実施例）
図７は、本発明の第４実施例の半導体記憶装置の構成説明図であり、（Ａ）はリードフレームと配線の要部を示し、（Ｂ）は樹脂封止後のリードフレームの切断方法を示している。
【００６７】
この図の６１１ ，６１２ はローカルデータバス信号線、６２はリードフレーム、６２１ ，６２２ はメインデータバス信号線、６３はＳ／Ａ、６４１ ，６４２ はパッド、６４１１，６４１２はボンディングワイヤー、６５はＣＬＳ線、６６はワード線、６７はロウデコーダ、６８は封止樹脂、６９１ は第１の切断位置、６９２ は第２の切断位置である。
【００６８】
この実施例のＤＲＡＭチップにおいては、データを転送するデータバス信号線を、１層目の配線層（Ｍ１）で形成されたローカルデータバス６１１ ，６１２ とリードフレームで形成されたメインデータバス信号線６２１ ，６２２ に分割している。
具体的には、Ｓ／Ａ６３が形成されている領域内に１層目の配線層（Ｍ１）によって形成されたローカルデータバス信号線６１１ ，６１２ を、Ｓ／Ａ６３内の増幅回路を含むパッド６４１ ，６４２ を介してボンディングワイヤー６４１１，６４１２によってリードフレームによって形成されたメインデータバス信号線６２１ ，６２２ に接続されている。
また、Ｓ／Ａ６３に接続されたＣＬＳ線６５が２層目の配線層（Ｍ２）によって形成され、ロウデコーダ６７に接続されたワード線６６が１層目の配線層（Ｍ１）によって形成されている。
【００６９】
この構成をとれば、ローカルデータバス信号線６１１ ，６１２ はその長さが短いために配線材料の抵抗が高くてもデータバス信号線全体の抵抗を抑えることができる。
長距離のデータ転送を行うメインデータバス信号線６２１ ，６２２ は、リードフレームによって構成されているため、抵抗を小さく抑えることができる。
【００７０】
実際にデータバス信号線を配線する場合は、図７（Ｂ）に概略的に示されているように、複数のリードを１本化したリードフレーム６２をチップの表面に接着した後、ボンディングワイヤー６５（図７（Ａ）参照、以下も同じ）を用いてパッド６４とリードフレーム６２によって形成されたメインデータバス信号線６２１ ，６２２ とを電気に接続し、次いで、チップ部分を封止樹脂６８で覆った後、一体化されていたリードフレーム６２の周囲の部分を切断して集積回路の外部端子等を形成する必要がある。
【００７１】
メインデータバス信号線６２１ ，６２２ の端が他の外部端子６２３ 同様に封止樹脂６８の外側に突き出すと不具合が生じるため、これを封止樹脂６８ギリギリで切断する必要があるが、これらを、第１の切断位置６９１ と第２の切断位置６９２ の２回に分けて切断するか、第１の切断位置６９１ と第２の切断位置６９２ を同時に満足するプレス型を用いて１回のプレスで切断することができる。
【００７２】
この実施例によるとリードフレーム６２を封止樹脂によって封止した後にリードフレームの切断を、外部端子用とデータバス信号線用に区別して行う必要があるが、僅かな工程の増加で、本発明の目的を達成することができる。
【００７３】
【発明の効果】
以上説明したように、本発明によると、ワード線とデータバス信号線を異なる配線層によって形成するため、ワード線の微細化と、データバス信号線の低抵抗化を相互の配線の要求に拘束されることなく実現することができ、ＤＲＡＭ等の半導体記憶装置の高密度化と高速化に寄与するところが大きい。
【図面の簡単な説明】
【図１】第１実施例のＤＲＡＭチップの概略構成説明図である。
【図２】第１実施例のＤＲＡＭチップの製造工程説明図（１）であり（Ａ），（Ｂ）は各工程を示している。
【図３】第１実施例のＤＲＡＭチップの製造工程説明図（２）であり（Ｃ），（Ｄ）は各工程を示している。
【図４】第１実施例のＤＲＡＭチップの製造工程説明図（３）であり（Ｅ），（Ｆ）は各工程を示している。
【図５】本発明の第２実施例の半導体記憶装置の構成説明図である。
【図６】本発明の第３実施例の半導体記憶装置の構成説明図であり、（Ａ）は配線の概略を示し、（Ｂ）はセンスアンプと記憶セルの関係を示している。
【図７】本発明の第４実施例の半導体記憶装置の構成説明図であり、（Ａ）はリードフレームと配線の要部を示し、（Ｂ）は樹脂封止後のリードフレームの切断方法を示している。
【図８】従来のＤＲＡＭチップの概略構成説明図である。
【図９】従来のＤＲＡＭチップの製造工程説明図（１）であり、（Ａ），（Ｂ）は各工程を示している。
【図１０】従来のＤＲＡＭチップの製造工程説明図（２）であり、（Ｃ），（Ｄ）は各工程を示している。
【符号の説明】
１ チップ
２ 入出力パッド
３ コラムデコーダ
４ コラム選択信号線
５１ ，５２ センスアンプ
６ データバス信号線
７１ ，７２ メモリセル
８ ワード線
９ ロウデコーダ
１１ 半導体基板
１２ フィールド酸化膜
１３ ソース拡散層
１４ ドレイン拡散層
１５ ゲート絶縁膜
１６ ゲート電極
１７ 蓄積電極
１８ 誘電体層
１９ 対向電極
２０ ソース拡散層
２１ ドレイン拡散層
２２ ゲート絶縁膜
２３ ゲート電極
２４ 第１のＳｉＯ２ 膜
２５ 第２のＳｉＯ２ 膜
２６ ＢＰＳＧ膜
２６１ ，２６２ スルーホール
２７ Ｔｉ膜
２８ ＴｉＮ膜
２９ Ｗ膜
２９１ ワード線
２９２ ソース配線
２９３ ドレイン配線
３０ プラズマ酸化膜
３１ ＴＥＯＳ−Ｏ３ 酸化膜
３１１ ビアホール
３２ ＴｉＮ膜
３３ Ａｌ膜
３３１ ＣＬＳ線
３４ プラズマ酸化膜
３５ ＴＥＯＳ−Ｏ３ 酸化膜
３５１ ビアホール
３６ Ａｌ膜
３６１ データバス信号線
３６２ グローバルワード線
４１ チップ
４２ 入出力パッド
４３ コラムデコーダ
４４ コラム選択信号線
４５１ ，４５２ センスアンプ
４６ データバス信号線
４７１ ，４７２ メモリセル
４８１ グローバルワード線
４８２ ローカルワード線
４９１ グローバルロウデコーダ
４９２ ローカルロウデコーダ
５１ チップ
５２ メモリセル
５３１ ，５３２ センスアンプ
５４ ワード線
５５ データバス信号線
５６１ ，５６２ コラム選択信号線
５７１１，５７１２，５７２１，５７２２ ビット線
６１１ ，６１２ ローカルデータバス信号線
６２ リードフレーム
６２１ ，６２２ メインデータバス信号線
６３ Ｓ／Ａ
６４１ ，６４２ パッド
６４１１，６４２１ ボンディングワイヤー
６５ ＣＬＳ線
６６ ワード線
６７ ロウデコーダ
６８ 封止樹脂
６９１ 第１の切断位置
６９２ 第２の切断位置
Claims (5)
- マトリクス状に配設された複数のメモリセルと、各メモリセルに接続されたワード線と、ワード線を選択するロウデコーダと、各メモリセルに接続されたビット線と、各ビット線が入力電極に接続されたセンスアンプ列と、センスアンプに接続するセンスアンプ選択トランジスタのゲート電極に接続されたコラム選択信号線と、該コラム選択信号線を選択するコラムデコーダと、各センスアンプ選択トランジスタの出力電極に接続されたデータバス信号線を有し、かつ、該ワード線と該データバス信号線が異なる金属配線層によって形成され、コラム選択信号線がセンスアンプ列を横断し、データバス信号線がセンスアンプ列を縦断していること
を特徴とする半導体記憶装置。 - ワード線が第１層目の金属配線層によって形成され、コラム選択信号線が第１層目の金属配線層の上に形成された第２層目の金属配線層によって形成され、データバス信号線が第２層目の金属配線層の上に形成された第３層目の金属配線層によって形成されていること
を特徴とする請求項１記載の半導体記憶装置。 - マトリクス状に配設された複数のメモリセルと、各メモリセルに接続されたローカルワード線と、該ローカルワード線を選択するローカルロウデコーダと、該ローカルロウデコーダに接続されたグローバルワード線と、該グローバルワード線を選択するグローバルロウデコーダと、各メモリセルに接続されたビット線と、入力電極にビット線に接続されたセンスアンプ列と、該センスアンプに接続するセンスアンプ選択トランジスタのゲート電極に接続されたコラム選択信号線と、該コラム選択信号線を選択するコラムデコーダと、各センスアンプ選択トランジスタの出力電極に接続されたデータバス信号線を有し、かつ、ローカルワード線が第１層目の金属配線層によって形成され、コラム選択信号線が第２層目の金属配線層によって形成され、グローバルワード線が第３層目の金属配線層によって形成されていること
を特徴とする半導体記憶装置。 - 第３層目の金属配線層がリードフレーム材と同一の金属薄板によって形成されていること
を特徴とする請求項２または請求項３記載の半導体記憶装置。 - マトリクス状に配設された複数のメモリセルと、各メモリセルに接続されたワード線と、ワード線を選択するロウデコーダと、各メモリセルに接続されたビット線と、各ビット線が入力電極に接続されたセンスアンプ列と、センスアンプに接続するセンスアンプ選択トランジスタのゲート電極に接続されたコラム選択信号線と、該コラム選択信号線を選択するコラムデコーダと、各センスアンプ選択トランジスタの出力電極に接続されたデータバス信号線を有し、かつ、ワード線が第１層目の金属配線層によって形成され、データバス信号線が第１層目の金属配線層の上に形成された第２層目の金属配線層によって形成され、コラム選択信号線がメモリセル領域上では該第２層目の金属配線層よって形成され、センスアンプ領域上では第１層目の金属配線層によって形成されていること
を特徴とする半導体記憶装置。
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