JPS58140151A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58140151A JPS58140151A JP57023207A JP2320782A JPS58140151A JP S58140151 A JPS58140151 A JP S58140151A JP 57023207 A JP57023207 A JP 57023207A JP 2320782 A JP2320782 A JP 2320782A JP S58140151 A JPS58140151 A JP S58140151A
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- polycrystalline silicon
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- semiconductor integrated
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Links
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- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 24
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路装置、特に記憶装置に関す
る。
る。
大容量記憶装置を実現する方式として、ダイナミ、り・
メそり・セル、特にｌトランジスタ／セル方式が一般的
であシ、２層多結晶シリコン膜構造を採用することによ
シ、一段と高い集積度が得られている。
メそり・セル、特にｌトランジスタ／セル方式が一般的
であシ、２層多結晶シリコン膜構造を採用することによ
シ、一段と高い集積度が得られている。
しかしながら、２５６にと、トリ上の記憶装置を実現す
るために娘、プロセス工程が簡略化されなければ、高い
歩留シが得らないという問題点かあシ、１層多結晶シリ
コン膜で高集積を実現する第１図に示す回路形式が提案
された。尚、ｔＪＪ１図囚は平面図、第１図（Ｂ）は回
路図である。この方式では、隣接するワード線がトラン
スファ・ゲートを形成するとともにｉＩＩ接するセルの
容量プレートを形成しておシ、ワード線に多結晶シリコ
ン膜を用いるとワード線の配線抵抗が大きいために、書
き込み読み出し時にワード線に大きな雑音が乗シ。
るために娘、プロセス工程が簡略化されなければ、高い
歩留シが得らないという問題点かあシ、１層多結晶シリ
コン膜で高集積を実現する第１図に示す回路形式が提案
された。尚、ｔＪＪ１図囚は平面図、第１図（Ｂ）は回
路図である。この方式では、隣接するワード線がトラン
スファ・ゲートを形成するとともにｉＩＩ接するセルの
容量プレートを形成しておシ、ワード線に多結晶シリコ
ン膜を用いるとワード線の配線抵抗が大きいために、書
き込み読み出し時にワード線に大きな雑音が乗シ。
セルの情報が失なわれるという欠点があった。この欠点
を解決する方式として、ゲート電極に多結晶シリコン膜
のかわシに高融点金属膜を用いる方法が提案されたが、
トランジスタおよび記憶装置の特性の経時変化勢の信頼
性が多結晶シリコンゲート方式に比較して著しく劣ると
いう問題があった。
を解決する方式として、ゲート電極に多結晶シリコン膜
のかわシに高融点金属膜を用いる方法が提案されたが、
トランジスタおよび記憶装置の特性の経時変化勢の信頼
性が多結晶シリコンゲート方式に比較して著しく劣ると
いう問題があった。
この発明の目的は、製造プロセス工程が簡略で、信頼性
の高い半導体記憶装置を提案することにある。
の高い半導体記憶装置を提案することにある。
この発明による記憶装置は、互に隣接する多結晶シリコ
ンワード線がトランスファ・ゲートを形成するとともに
隣接するセルの容量プレートを形成している１トランジ
スタ／セル型のダイナミ。
ンワード線がトランスファ・ゲートを形成するとともに
隣接するセルの容量プレートを形成している１トランジ
スタ／セル型のダイナミ。
り記憶装置において、前記多結晶シリコン・ワード線と
複数個のコンタクトを通して接続されておシ、該ワード
線低抵抗化裏打ち配線として働くアルミニウム配線を具
備していることをＩＦｊ徴としている。
複数個のコンタクトを通して接続されておシ、該ワード
線低抵抗化裏打ち配線として働くアルミニウム配線を具
備していることをＩＦｊ徴としている。
この発明によれば、Ｘ、Ｙ両方向″にアルミニウム配線
ができ、高速動作可能で、かつ工程が簡略で、かつワー
ド線の抵抗を必要な値まで下けることができるため信頼
性の高い記憶装置を実現できるＯ 次に図面を参照にしながら、この発明の一実施例につい
て説明する。第１区内は、一実施例の平面図である。同
図において、１０１は活性領域を定義し、１０２は多結
晶シリコン膜で、１個おきにトランファ・ゲートおよび
セル・プレートを形成している。ビット線１０４は、第
１アルミニウムで形成されておシ、コンタクト１０３を
通してセルに結線されている。前記１０２多結晶シリコ
ン・ワード線は、１０３を通して第１アルミニウム膜１
０５と結線されておシ、さらにスルーホール１０６を通
して第２アルミニウム配線で形成されるワード線１０７
に結線されている。
ができ、高速動作可能で、かつ工程が簡略で、かつワー
ド線の抵抗を必要な値まで下けることができるため信頼
性の高い記憶装置を実現できるＯ 次に図面を参照にしながら、この発明の一実施例につい
て説明する。第１区内は、一実施例の平面図である。同
図において、１０１は活性領域を定義し、１０２は多結
晶シリコン膜で、１個おきにトランファ・ゲートおよび
セル・プレートを形成している。ビット線１０４は、第
１アルミニウムで形成されておシ、コンタクト１０３を
通してセルに結線されている。前記１０２多結晶シリコ
ン・ワード線は、１０３を通して第１アルミニウム膜１
０５と結線されておシ、さらにスルーホール１０６を通
して第２アルミニウム配線で形成されるワード線１０７
に結線されている。
第２図は、第１図（５）のＡ−Ａ’部分の断面図である
。２０１はｐ型シリコン基板であシ、２０２はフィール
ド酸化膜である。２０３は容量部ゲート酸化膜、２０４
はトランファ・ゲート酸化膜であ、９，２０５，２０６
は多結晶シリコン膜で形成されたセル−プレートおよび
トラン７ア・ゲートｔｔｒｊＸである。ビット＃２０９
は、第１アルミニウムで形成されておシ、セル部とは拡
散Ｎｋ２０７を通して結線されている。第２アルミニウ
ム配線２１１は、セル上部を通過しておシ、層間絶縁膜
２０８゜２１０は、それぞれ多結晶シリコンと第１アル
ミニウム配置、第１アルミニウム配線と第２アルミニウ
ム配線間を分離している。
。２０１はｐ型シリコン基板であシ、２０２はフィール
ド酸化膜である。２０３は容量部ゲート酸化膜、２０４
はトランファ・ゲート酸化膜であ、９，２０５，２０６
は多結晶シリコン膜で形成されたセル−プレートおよび
トラン７ア・ゲートｔｔｒｊＸである。ビット＃２０９
は、第１アルミニウムで形成されておシ、セル部とは拡
散Ｎｋ２０７を通して結線されている。第２アルミニウ
ム配線２１１は、セル上部を通過しておシ、層間絶縁膜
２０８゜２１０は、それぞれ多結晶シリコンと第１アル
ミニウム配置、第１アルミニウム配線と第２アルミニウ
ム配線間を分離している。
との寮施例においては、ビット紛、ワード線共にアルミ
ニウム配線を使用してお夛、高速動作が実現できる。ま
たトランファ・トランジスタおよびセル・プレートは、
多結晶シリコン膜で形成されておシ、信頼性の高い装置
を実現できる。ワード線の抵抗値は、所望の値まで下げ
ることができるため、ワード線雑音を最小化でき安定な
動作ができる。
ニウム配線を使用してお夛、高速動作が実現できる。ま
たトランファ・トランジスタおよびセル・プレートは、
多結晶シリコン膜で形成されておシ、信頼性の高い装置
を実現できる。ワード線の抵抗値は、所望の値まで下げ
ることができるため、ワード線雑音を最小化でき安定な
動作ができる。
第１区内および第２図社それぞれ発明の一実施例の平面
図および断面図であシ、第１図（ロ）祉第１区内の一部
の胞路図である。 図中、１０１・・・・・・活性領域、１０２・・・・・
・多結晶シリコン拳ワード線、１０３・・・・・・コン
タクト、１０４・・・・・・第１アルミニウム配＊＜ビ
ット＆）、１０５・・・・・・第２アルミニウム配線（
ワード線裏打ち用）、１０６・・・・・・スルーホール
、１０７・・・・・・第２アルミニウム・ワード線、２
０１・・・・・・ｐ型シリ：”、ｔ［％２０２・・・・
・・フィールド酸化膜、２０３・・・・・・容量ゲート
酸化膜、２０４・・・・・・トランスファφゲート酸化
膜、２０５・・・・・・容量プレート多結晶シリコンＪ
ＩＬ２ｏｓ・・・・・・トランスファ・ケ−）多結晶シ
リコン膜、２０７・・・・・・ビット線用ｎ拡散層、２
０８・・・・・・第１の層間絶縁膜、２０９・・・・・
・第１アルミニウム配線（ビｙ）＊）、２１０・・・・
・・第２の層間絶縁膜、２１１・・・・・・第２アルミ
ニウム配紛（ワードｌ／ｉＡ）である。
図および断面図であシ、第１図（ロ）祉第１区内の一部
の胞路図である。 図中、１０１・・・・・・活性領域、１０２・・・・・
・多結晶シリコン拳ワード線、１０３・・・・・・コン
タクト、１０４・・・・・・第１アルミニウム配＊＜ビ
ット＆）、１０５・・・・・・第２アルミニウム配線（
ワード線裏打ち用）、１０６・・・・・・スルーホール
、１０７・・・・・・第２アルミニウム・ワード線、２
０１・・・・・・ｐ型シリ：”、ｔ［％２０２・・・・
・・フィールド酸化膜、２０３・・・・・・容量ゲート
酸化膜、２０４・・・・・・トランスファφゲート酸化
膜、２０５・・・・・・容量プレート多結晶シリコンＪ
ＩＬ２ｏｓ・・・・・・トランスファ・ケ−）多結晶シ
リコン膜、２０７・・・・・・ビット線用ｎ拡散層、２
０８・・・・・・第１の層間絶縁膜、２０９・・・・・
・第１アルミニウム配線（ビｙ）＊）、２１０・・・・
・・第２の層間絶縁膜、２１１・・・・・・第２アルミ
ニウム配紛（ワードｌ／ｉＡ）である。
Claims (2)
- （１）多結晶シリコン膜をゲート電極に使った絶縁ゲー
ト電界効果型トランジスタを用いた半導体集積回路装置
であって、多結晶シリコン・ワード線がトランスファ・
ゲートを形成するとともに、他のセルの容量プレートを
形成している１トランジスタ／セル型の記憶装置におい
て、罰１４多結晶ワード線と複数個のコンタクトを通し
て接続されておシ、該ワード線低抵抗化裏打ち配給とし
て働くアルミニウム配給を具備していることを％徽とす
る半導体記憶装置。 - （２）ワード紐低担抗化裏打ち配線の材料はアルミニウ
ムであり、かつビット線の配線駒料にもアルミニウムを
用い、アルミニウム２層配線構造となっていることを特
徴とする特許請求の範囲第（１）項記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023207A JPS58140151A (ja) | 1982-02-16 | 1982-02-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023207A JPS58140151A (ja) | 1982-02-16 | 1982-02-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58140151A true JPS58140151A (ja) | 1983-08-19 |
Family
ID=12104214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57023207A Pending JPS58140151A (ja) | 1982-02-16 | 1982-02-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58140151A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028261A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | 半導体記憶装置 |
| JPS60153053A (ja) * | 1984-01-21 | 1985-08-12 | Sony Corp | 光導電性トナ− |
| JPS61138255U (ja) * | 1985-02-15 | 1986-08-27 | ||
| JPH02177362A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体装置 |
| JPH06302784A (ja) * | 1993-03-15 | 1994-10-28 | Hyundai Electron Ind Co Ltd | 半導体メモリー装置のワードライン構造 |
-
1982
- 1982-02-16 JP JP57023207A patent/JPS58140151A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028261A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | 半導体記憶装置 |
| JPS60153053A (ja) * | 1984-01-21 | 1985-08-12 | Sony Corp | 光導電性トナ− |
| JPS61138255U (ja) * | 1985-02-15 | 1986-08-27 | ||
| JPH02177362A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体装置 |
| JPH06302784A (ja) * | 1993-03-15 | 1994-10-28 | Hyundai Electron Ind Co Ltd | 半導体メモリー装置のワードライン構造 |
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