JPH07226442A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07226442A JPH07226442A JP6015011A JP1501194A JPH07226442A JP H07226442 A JPH07226442 A JP H07226442A JP 6015011 A JP6015011 A JP 6015011A JP 1501194 A JP1501194 A JP 1501194A JP H07226442 A JPH07226442 A JP H07226442A
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- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
-
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Abstract
(57)【要約】
【目的】 半導体記憶装置に関し、ワード線の微細化と
データバス信号線の低抵抗化を同時に実現して、大容量
で高速動作を行う半導体記憶装置を提供する。 【構成】 マトリクス状に配設された複数のメモリセル
７1 ，７2 と、各メモリセルに接続されたワード線８
と、ワード線を選択するロウデターダ９と、各メモリセ
ルに接続されたビット線（図示されていない）と、各ビ
ット線が入力電極に接続されたセンスアンプ列５1 ，５
2 と、センスアンプのゲート電極に接続されたコラム選
択信号線４と、コラム選択信号線を選択するコラムデコ
ーダ３と、各センスアンプの出力電極に接続されたデー
タバス信号線６を有し、ワード線を１層目の配線層によ
って形成し、コラム選択信号線を２層目の配線層によっ
て形成し、データバス信号線を３層目の配線層によって
形成し、コラム選択信号線はセンスアンプ列を横断し、
データバス信号線はセンスアンプ列を縦断している。
データバス信号線の低抵抗化を同時に実現して、大容量
で高速動作を行う半導体記憶装置を提供する。 【構成】 マトリクス状に配設された複数のメモリセル
７1 ，７2 と、各メモリセルに接続されたワード線８
と、ワード線を選択するロウデターダ９と、各メモリセ
ルに接続されたビット線（図示されていない）と、各ビ
ット線が入力電極に接続されたセンスアンプ列５1 ，５
2 と、センスアンプのゲート電極に接続されたコラム選
択信号線４と、コラム選択信号線を選択するコラムデコ
ーダ３と、各センスアンプの出力電極に接続されたデー
タバス信号線６を有し、ワード線を１層目の配線層によ
って形成し、コラム選択信号線を２層目の配線層によっ
て形成し、データバス信号線を３層目の配線層によって
形成し、コラム選択信号線はセンスアンプ列を横断し、
データバス信号線はセンスアンプ列を縦断している。
Description
【０００１】
【産業上の利用分野】本発明は、配線構造に特徴を有す
る半導体記憶装置、特に高速ダイナミックランダムアク
セスメモリ（ＤＲＡＭ）に関する。
る半導体記憶装置、特に高速ダイナミックランダムアク
セスメモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】図８は、従来のＤＲＡＭチップの概略構
成説明図である。この図の７１はチップ、７２は入出力
パッド、７３はコラムデコーダ、７４はコラム選択信号
線、７５はセンスアンプ、７６はデータバス信号線、７
７はメモリセル、７８はワード線、７９はロウデコーダ
である。
成説明図である。この図の７１はチップ、７２は入出力
パッド、７３はコラムデコーダ、７４はコラム選択信号
線、７５はセンスアンプ、７６はデータバス信号線、７
７はメモリセル、７８はワード線、７９はロウデコーダ
である。
【０００３】従来技術によるＤＲＡＭチップの一例の概
略構成はこの図に示されているように、チップ７１の中
央に横方向に複数の入出力（Ｉ／Ｏ）パッド７２が一列
に配置され、チップ７１の長辺中央近傍に、コラムデコ
ーダ（ＣＯＬ−ＤＥＣ）７３が配置され、このコラムデ
コーダ７３によって選択されたコラムアドレス信号がチ
ップ７１の長辺に平行に配線されているコラム選択信号
（Ｃｏｌｕｍｎ Ｓｅｌｅｃｔ Ｌｌｎｅ ＣＬＳ）線
７４によって、各センスアンプ（Ｓ／Ａ）７５の選択側
に伝えられる。
略構成はこの図に示されているように、チップ７１の中
央に横方向に複数の入出力（Ｉ／Ｏ）パッド７２が一列
に配置され、チップ７１の長辺中央近傍に、コラムデコ
ーダ（ＣＯＬ−ＤＥＣ）７３が配置され、このコラムデ
コーダ７３によって選択されたコラムアドレス信号がチ
ップ７１の長辺に平行に配線されているコラム選択信号
（Ｃｏｌｕｍｎ Ｓｅｌｅｃｔ Ｌｌｎｅ ＣＬＳ）線
７４によって、各センスアンプ（Ｓ／Ａ）７５の選択側
に伝えられる。
【０００４】さらに、Ｓ／Ａ７５の出力側からＳ／Ａ７
５の出力を伝達するデータバス信号線７６がチップ７１
の短辺に平行に配置され、その出力回路を経てＩ／Ｏパ
ッド７２に接続されている。一方、Ｉ／Ｏパッド７２の
上下にマトリクス状に配置された各メモリセル（Ｍｅｍ
ｏｒｙ Ｃｅｌｌ）７７には、チップ７１の長辺に平行
に延びてＳ／Ａ７５の入力側に接続されるビット線（図
示されていない）がシリサイド膜によって形成され、チ
ップ７１の短辺に平行に延び、Ｉ／Ｏパッド７２の上下
に配置されたロウデコーダ（ＲＯＷ−ＤＥＣ）７９に接
続されたワード線７８が形成されている。
５の出力を伝達するデータバス信号線７６がチップ７１
の短辺に平行に配置され、その出力回路を経てＩ／Ｏパ
ッド７２に接続されている。一方、Ｉ／Ｏパッド７２の
上下にマトリクス状に配置された各メモリセル（Ｍｅｍ
ｏｒｙ Ｃｅｌｌ）７７には、チップ７１の長辺に平行
に延びてＳ／Ａ７５の入力側に接続されるビット線（図
示されていない）がシリサイド膜によって形成され、チ
ップ７１の短辺に平行に延び、Ｉ／Ｏパッド７２の上下
に配置されたロウデコーダ（ＲＯＷ−ＤＥＣ）７９に接
続されたワード線７８が形成されている。
【０００５】図９、図１０は、従来のＤＲＡＭチップの
製造工程説明図であり、（Ａ）〜（Ｄ）は各工程を示し
ている。この図の８１は半導体基板、８２はフィールド
酸化膜、８３はソース拡散層、８４はドレイン拡散層、
８５はゲート絶縁膜、８６はゲート電極、８７は蓄積電
極、８８は誘電体層、８９は対向電極、９０はソース拡
散層、９１はドレイン拡散層、９２はゲート絶縁膜、９
３はゲート電極、９４は第１のＳｉＯ2 膜、９５は第２
のＳｉＯ2 膜、９６はＢＰＳＧ膜、９６1 ，９６2 はス
ルーホール、９７はＴｉ膜、９８はＴｉＮ膜、９９はＷ
膜、９９1 はＷ、１００はＡｌ膜、１００ 1 はワード
線、１００2 はソース配線、１００3 はドレイン配線、
１１１はＴｉＮ膜、１１２はプラズマ酸化膜、１１３は
プラズマ酸化膜、１１４はＳＯＧ膜、１１５はプラズマ
酸化膜、１１５1 はビアホールである。以下、この製造
工程説明図によって従来のＤＲＡＭチップの製造方法を
説明する。
製造工程説明図であり、（Ａ）〜（Ｄ）は各工程を示し
ている。この図の８１は半導体基板、８２はフィールド
酸化膜、８３はソース拡散層、８４はドレイン拡散層、
８５はゲート絶縁膜、８６はゲート電極、８７は蓄積電
極、８８は誘電体層、８９は対向電極、９０はソース拡
散層、９１はドレイン拡散層、９２はゲート絶縁膜、９
３はゲート電極、９４は第１のＳｉＯ2 膜、９５は第２
のＳｉＯ2 膜、９６はＢＰＳＧ膜、９６1 ，９６2 はス
ルーホール、９７はＴｉ膜、９８はＴｉＮ膜、９９はＷ
膜、９９1 はＷ、１００はＡｌ膜、１００ 1 はワード
線、１００2 はソース配線、１００3 はドレイン配線、
１１１はＴｉＮ膜、１１２はプラズマ酸化膜、１１３は
プラズマ酸化膜、１１４はＳＯＧ膜、１１５はプラズマ
酸化膜、１１５1 はビアホールである。以下、この製造
工程説明図によって従来のＤＲＡＭチップの製造方法を
説明する。
【０００６】第１工程（図９（Ａ）参照） シリコン等の半導体基板８１の上に形成されたフィール
ド酸化膜８２によって素子形成領域を画定し、一つの素
子形成領域に、ソース拡散層８３、ドレイン拡散層８
４、ゲート絶縁膜８５、ゲート電極８６からなるＭＯＳ
ＦＥＴと、ドレイン拡散層８４の上に形成された蓄積電
極８７と誘電体層８８と対向電極８９からなる蓄積容量
によって構成されるメモリセルが形成され、他の素子形
成領域にソース拡散層９０、ドレイン拡散層９１、ゲー
ト絶縁膜９２、ゲート電極９３からなるＭＯＳＦＥＴを
含むＳ／Ａ等の周辺回路を形成する。
ド酸化膜８２によって素子形成領域を画定し、一つの素
子形成領域に、ソース拡散層８３、ドレイン拡散層８
４、ゲート絶縁膜８５、ゲート電極８６からなるＭＯＳ
ＦＥＴと、ドレイン拡散層８４の上に形成された蓄積電
極８７と誘電体層８８と対向電極８９からなる蓄積容量
によって構成されるメモリセルが形成され、他の素子形
成領域にソース拡散層９０、ドレイン拡散層９１、ゲー
ト絶縁膜９２、ゲート電極９３からなるＭＯＳＦＥＴを
含むＳ／Ａ等の周辺回路を形成する。
【０００７】このメモリセルとＳ／Ａ等の周辺回路の上
をＢＰＳＧ膜９６によって覆い、Ｓ／Ａ等の周辺回路の
第１のＳｉＯ2 膜９４、第２のＳｉＯ2 膜９５、ＢＰＳ
Ｇ膜９６のソース拡散層９０とドレイン拡散層９１の上
を選択的にエッチングしてスルーホール９６1 ，９６2
を形成する。
をＢＰＳＧ膜９６によって覆い、Ｓ／Ａ等の周辺回路の
第１のＳｉＯ2 膜９４、第２のＳｉＯ2 膜９５、ＢＰＳ
Ｇ膜９６のソース拡散層９０とドレイン拡散層９１の上
を選択的にエッチングしてスルーホール９６1 ，９６2
を形成する。
【０００８】第２工程（図９（Ｂ）参照） 第１工程で形成したスルーホール９６1 ，９６2 を有す
るＢＰＳＧ膜９６の上に厚さ２０ｎｍのＴｉ膜９７をス
パッタによって形成し、その上に厚さ５０ｎｍのＴｉＮ
膜９８をスパッタによって形成し、後に形成するＷ膜と
ＢＰＳＧ膜９６との間の接着層とする。次いで、後の工
程で形成するスパッタによって形成するＡｌ膜１００の
カバレッジを克服するため、ＴｉＮ膜９８の上に厚さ５
００ｎｍのＷ膜９９を成長し、このＷ膜９９をエッチバ
ックしてスルーホール９６1 ，９６2 をＷ９９1 によっ
て埋め込む。
るＢＰＳＧ膜９６の上に厚さ２０ｎｍのＴｉ膜９７をス
パッタによって形成し、その上に厚さ５０ｎｍのＴｉＮ
膜９８をスパッタによって形成し、後に形成するＷ膜と
ＢＰＳＧ膜９６との間の接着層とする。次いで、後の工
程で形成するスパッタによって形成するＡｌ膜１００の
カバレッジを克服するため、ＴｉＮ膜９８の上に厚さ５
００ｎｍのＷ膜９９を成長し、このＷ膜９９をエッチバ
ックしてスルーホール９６1 ，９６2 をＷ９９1 によっ
て埋め込む。
【０００９】第３工程（図１０（Ｃ）参照） 第２工程で形成したＴｉＮ膜９８の上に厚さ０．５μｍ
のＡｌ膜１００をスパッタによって形成し、その上に厚
さ０．１５μｍのＴｉＮ膜１１１をスパッタによって形
成し、その上に厚さ０．１μｍのプラズマ酸化膜１１２
を成長する。次いで、フォトリソグラフィーとＲＩＥに
よって、プラズマ酸化膜１１２、ＴｉＮ膜１１１、Ａｌ
膜１００、ＴｉＮ膜９８、Ｔｉ膜９７を選択的にエッチ
ングして、ワード線１００1 、ソース配線１００2 、ド
レイン配線１００3 、ワード線１００1 に直交するデー
タバス信号線（図示されていない）を形成する。
のＡｌ膜１００をスパッタによって形成し、その上に厚
さ０．１５μｍのＴｉＮ膜１１１をスパッタによって形
成し、その上に厚さ０．１μｍのプラズマ酸化膜１１２
を成長する。次いで、フォトリソグラフィーとＲＩＥに
よって、プラズマ酸化膜１１２、ＴｉＮ膜１１１、Ａｌ
膜１００、ＴｉＮ膜９８、Ｔｉ膜９７を選択的にエッチ
ングして、ワード線１００1 、ソース配線１００2 、ド
レイン配線１００3 、ワード線１００1 に直交するデー
タバス信号線（図示されていない）を形成する。
【００１０】なお、Ａｌ膜１００の上のＴｉＮ膜１１１
がないと、ビアコンタクトの構造がＡｌ膜１００、Ａｌ
膜（図示せず）となり、Ａｌがマイグレートしてコンタ
クト面にボイド（ｖｏｉｄ）が発生した場合に、コンタ
クト不良となり易いため、すなわち、微細な領域のみで
ＡｌとコンタクトするのはＡｌ空洞が生じた場合に即座
に不良となってしまい、信頼性が著しく劣化するため、
これを避けるためには、ビアホール内の微小な領域で互
いにコンタクトする材料としてＡｌ以外を使うことが必
要である。こうした理由によってＡｌ膜１００の上にＴ
ｉＮ膜１１１を形成した。
がないと、ビアコンタクトの構造がＡｌ膜１００、Ａｌ
膜（図示せず）となり、Ａｌがマイグレートしてコンタ
クト面にボイド（ｖｏｉｄ）が発生した場合に、コンタ
クト不良となり易いため、すなわち、微細な領域のみで
ＡｌとコンタクトするのはＡｌ空洞が生じた場合に即座
に不良となってしまい、信頼性が著しく劣化するため、
これを避けるためには、ビアホール内の微小な領域で互
いにコンタクトする材料としてＡｌ以外を使うことが必
要である。こうした理由によってＡｌ膜１００の上にＴ
ｉＮ膜１１１を形成した。
【００１１】また、プラズマ酸化膜１１２は、Ａｌ膜１
００が厚いためのフォトリソグラフィーのレジストだけ
ではエッチングマスクとして不足することを補う目的で
導入している。また、ＴｉＮ膜１１１、Ａｌ膜１００、
ＴｉＮ膜９８、Ｔｉ膜９７は同一のエッチング装置でエ
ッチングできるため１工程として扱った。
００が厚いためのフォトリソグラフィーのレジストだけ
ではエッチングマスクとして不足することを補う目的で
導入している。また、ＴｉＮ膜１１１、Ａｌ膜１００、
ＴｉＮ膜９８、Ｔｉ膜９７は同一のエッチング装置でエ
ッチングできるため１工程として扱った。
【００１２】第４工程（図１０（Ｄ）参照） 第３工程で形成したワード線１００1 、ソース配線１０
０2 、ドレイン配線１００3 、データバス信号線の上
に、厚さ２００ｎｍのプラズマ酸化膜（ＳｉＯ2）１１
３を形成し、その上にＳＯＧを塗布しキュアすることに
よって配線膜の間の凹部を埋めるＳＯＧ膜１１４を形成
し、その上に厚さ７００ｎｍのプラズマ酸化膜（ＳｉＯ
2 ）１１５を形成し、ビアホール１１５1 を形成する。
０2 、ドレイン配線１００3 、データバス信号線の上
に、厚さ２００ｎｍのプラズマ酸化膜（ＳｉＯ2）１１
３を形成し、その上にＳＯＧを塗布しキュアすることに
よって配線膜の間の凹部を埋めるＳＯＧ膜１１４を形成
し、その上に厚さ７００ｎｍのプラズマ酸化膜（ＳｉＯ
2 ）１１５を形成し、ビアホール１１５1 を形成する。
【００１３】この製造方法によると、前述のように、デ
ータバス信号線を低抵抗化するためにＡｌ膜１００を厚
くすると、同じＡｌ膜１００によって形成するワード線
１００1 の間隔部が狭く深い溝となり、ＴＥＯＳ−Ｏ3
酸化膜によってこれを埋め込むのは困難であるため、Ｓ
ＯＧのような液状の材料を使う必要がある。
ータバス信号線を低抵抗化するためにＡｌ膜１００を厚
くすると、同じＡｌ膜１００によって形成するワード線
１００1 の間隔部が狭く深い溝となり、ＴＥＯＳ−Ｏ3
酸化膜によってこれを埋め込むのは困難であるため、Ｓ
ＯＧのような液状の材料を使う必要がある。
【００１４】このプラズマ酸化膜１１５の上に、厚さ１
００ｎｍのＴｉＮ膜をスパッタによって形成し、その上
に厚さ８００ｎｍのＡｌ膜をスパッタによって形成し、
フォトリソグラフィーとＲＩＥを用いてパターニングす
ることによってＣＬＳ線を形成し、保護膜を形成する等
の工程を経て半導体記憶装置が完成する。
００ｎｍのＴｉＮ膜をスパッタによって形成し、その上
に厚さ８００ｎｍのＡｌ膜をスパッタによって形成し、
フォトリソグラフィーとＲＩＥを用いてパターニングす
ることによってＣＬＳ線を形成し、保護膜を形成する等
の工程を経て半導体記憶装置が完成する。
【００１５】先に、図８によって説明した従来技術によ
るＤＲＡＭにおける信号の流れは以下のようになる。 外部アドレス信号→ロウデコーダ７９→ワード線７
８を選択→ワード線７８に接続されているメモリセル７
７の情報がメモリセル７７が各々接続されているビット
線に出力→各々のビット線の出力をそれらに接続されて
いる各々のＳ／Ａ７５が検出して増幅 外部アドレス信号→コラムデコーダ７３→コラム選
択線→特定のＳ／Ａ７５を選択 選択されたセンスアンプ情報をデータバス信号線７
６に伝送して出力
るＤＲＡＭにおける信号の流れは以下のようになる。 外部アドレス信号→ロウデコーダ７９→ワード線７
８を選択→ワード線７８に接続されているメモリセル７
７の情報がメモリセル７７が各々接続されているビット
線に出力→各々のビット線の出力をそれらに接続されて
いる各々のＳ／Ａ７５が検出して増幅 外部アドレス信号→コラムデコーダ７３→コラム選
択線→特定のＳ／Ａ７５を選択 選択されたセンスアンプ情報をデータバス信号線７
６に伝送して出力
【００１６】
【発明が解決しようとする課題】さて、全ての信号を外
部クロックに同期して入出力し、超高速でデータを出力
するシンクロナスダイナミックランダムアクセスメモリ
（ＳＤＲＡＭ）等の高速ＤＲＡＭにおいては、上に説明
した信号経路のうち、特に長距離にわたって配線される
データバス信号線における信号伝達遅延を抑えることが
必要である。このデータバス信号線による信号伝達遅延
を抑えるためにはデータバス信号線のＣＲ定数を小さく
することを考えればよく、低抵抗で寄生容量が小さいデ
ータバス信号線を形成することが望まれる。
部クロックに同期して入出力し、超高速でデータを出力
するシンクロナスダイナミックランダムアクセスメモリ
（ＳＤＲＡＭ）等の高速ＤＲＡＭにおいては、上に説明
した信号経路のうち、特に長距離にわたって配線される
データバス信号線における信号伝達遅延を抑えることが
必要である。このデータバス信号線による信号伝達遅延
を抑えるためにはデータバス信号線のＣＲ定数を小さく
することを考えればよく、低抵抗で寄生容量が小さいデ
ータバス信号線を形成することが望まれる。
【００１７】上記の従来技術によるＤＲＡＭにおいて
は、基本的には、この図のチップの上下方向に配線され
るワード線とデータバス信号線、左右方向に配線される
ＣＬＳ線が必要である。そして、この上下方向に配線さ
れるワード線、データバス信号線と左右方向に配置され
るＣＬＳ線は絶縁した状態で交差させる必要があるた
め、異なる配線層によって形成することが必要である。
そのため、第１層目の配線層と第２層目の配線層からな
る２層構造を採用し、ワード線とデータバス信号線を第
１層目の配線層によって形成し、ＣＬＳ線を第２層目の
配線層によって形成していた。
は、基本的には、この図のチップの上下方向に配線され
るワード線とデータバス信号線、左右方向に配線される
ＣＬＳ線が必要である。そして、この上下方向に配線さ
れるワード線、データバス信号線と左右方向に配置され
るＣＬＳ線は絶縁した状態で交差させる必要があるた
め、異なる配線層によって形成することが必要である。
そのため、第１層目の配線層と第２層目の配線層からな
る２層構造を採用し、ワード線とデータバス信号線を第
１層目の配線層によって形成し、ＣＬＳ線を第２層目の
配線層によって形成していた。
【００１８】ところで、ワード線は、メモリセルのサイ
ズに応じて微細化することが必要であり、データバス信
号線は前記のように信号伝達遅延を抑えるために低抵抗
化することが必要である。このようにデータバス信号線
を低抵抗化するためには、アルミニウム（Ａｌ）等の低
抵抗材料を用い、かつ膜厚を厚くすることが必要であ
る。ところが、微細なＡｌ配線はエレクトロマイグレー
ションやストレスマイグレーションに弱い上、微細で厚
い配線を形成するためには、極めて高いアスペクト比を
実現するための特殊な加工が必要になる。
ズに応じて微細化することが必要であり、データバス信
号線は前記のように信号伝達遅延を抑えるために低抵抗
化することが必要である。このようにデータバス信号線
を低抵抗化するためには、アルミニウム（Ａｌ）等の低
抵抗材料を用い、かつ膜厚を厚くすることが必要であ
る。ところが、微細なＡｌ配線はエレクトロマイグレー
ションやストレスマイグレーションに弱い上、微細で厚
い配線を形成するためには、極めて高いアスペクト比を
実現するための特殊な加工が必要になる。
【００１９】さらに、微細で厚い配線を形成した場合に
は、隣接する配線の間の寄生容量も増大し、例えばワー
ド線の間の干渉によって非選択ワード線のレベル（電
位）がグランドレベル（ゼロ電位）より高くなり、結果
として非選択メモリセルの情報を破壊してしまうといっ
た不都合が生じるおそれがある。このように、ワード線
に対する微細化の要請と、データバス信号線に対する低
抵抗化の要請を両立することは極めて困難になってきて
いる。本発明は、ワード線の微細化とデータバス信号線
の低抵抗化を同時に実現して、大容量で高速動作を行う
半導体記憶層を提供することを目的とする。
は、隣接する配線の間の寄生容量も増大し、例えばワー
ド線の間の干渉によって非選択ワード線のレベル（電
位）がグランドレベル（ゼロ電位）より高くなり、結果
として非選択メモリセルの情報を破壊してしまうといっ
た不都合が生じるおそれがある。このように、ワード線
に対する微細化の要請と、データバス信号線に対する低
抵抗化の要請を両立することは極めて困難になってきて
いる。本発明は、ワード線の微細化とデータバス信号線
の低抵抗化を同時に実現して、大容量で高速動作を行う
半導体記憶層を提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明にかかる半導体記
憶装置においては、マトリクス状に配設された複数のメ
モリセルと、各メモリセルに接続されたワード線と、ワ
ード線を選択するロウデコーダと、各メモリセルに接続
されたビット線と、各ビット線が入力電極に接続された
センスアンプ列と、センスアンプに接続するセンスアン
プ選択トランジスタのゲート電極に接続されたコラム選
択信号線と、該コラム選択信号線を選択するコラムデコ
ーダと、各センスアンプ選択トランジスタの出力電極に
接続されたデータバス信号線を有し、かつ、該ワード線
と該データバス信号線が異なる配線層によって形成さ
れ、コラム選択信号線がセンスアンプ列を横断し、デー
タバス信号線がセンスアンプ列を縦断する構成を採用し
た。
憶装置においては、マトリクス状に配設された複数のメ
モリセルと、各メモリセルに接続されたワード線と、ワ
ード線を選択するロウデコーダと、各メモリセルに接続
されたビット線と、各ビット線が入力電極に接続された
センスアンプ列と、センスアンプに接続するセンスアン
プ選択トランジスタのゲート電極に接続されたコラム選
択信号線と、該コラム選択信号線を選択するコラムデコ
ーダと、各センスアンプ選択トランジスタの出力電極に
接続されたデータバス信号線を有し、かつ、該ワード線
と該データバス信号線が異なる配線層によって形成さ
れ、コラム選択信号線がセンスアンプ列を横断し、デー
タバス信号線がセンスアンプ列を縦断する構成を採用し
た。
【００２１】この場合、ワード線を第１層目の配線層に
よって形成し、コラム選択信号線を第１層目の配線層の
上に形成された第２層目の配線層によって形成し、デー
タバス信号線を第２層目の配線層の上に形成された第３
層目の配線層によって形成することができる。
よって形成し、コラム選択信号線を第１層目の配線層の
上に形成された第２層目の配線層によって形成し、デー
タバス信号線を第２層目の配線層の上に形成された第３
層目の配線層によって形成することができる。
【００２２】また、本発明にかかる他の半導体記憶装置
においては、マトリクス状に配設された複数のメモリセ
ルと、各メモリセルに接続されたローカルワード線と、
該ローカルワード線を選択するローカルロウデコーダ
と、該ローカルロウデコーダに接続されたグローバルワ
ード線と、該グローバルワード線を選択するグローバル
ロウデコーダと、各メモリセルに接続されたビット線
と、入力電極にビット線が接続されたセンスアンプ列
と、該センスアンプに接続するセンスアンプ選択トラン
ジスタのゲート電極に接続されたコラム選択信号線と、
該コラム選択信号線を選択するコラムデコーダと、各セ
ンスアンプ選択トランジスタの出力電極に接続されたデ
ータバス信号線を有し、かつ、ローカルワード線が第１
層目の配線層によって形成され、コラム選択信号線が第
２層目の配線層によって形成され、グローバルワード線
が第３層目の配線層によって形成されている構成を採用
した。
においては、マトリクス状に配設された複数のメモリセ
ルと、各メモリセルに接続されたローカルワード線と、
該ローカルワード線を選択するローカルロウデコーダ
と、該ローカルロウデコーダに接続されたグローバルワ
ード線と、該グローバルワード線を選択するグローバル
ロウデコーダと、各メモリセルに接続されたビット線
と、入力電極にビット線が接続されたセンスアンプ列
と、該センスアンプに接続するセンスアンプ選択トラン
ジスタのゲート電極に接続されたコラム選択信号線と、
該コラム選択信号線を選択するコラムデコーダと、各セ
ンスアンプ選択トランジスタの出力電極に接続されたデ
ータバス信号線を有し、かつ、ローカルワード線が第１
層目の配線層によって形成され、コラム選択信号線が第
２層目の配線層によって形成され、グローバルワード線
が第３層目の配線層によって形成されている構成を採用
した。
【００２３】これらの場合、第３層目の配線層をリード
フレーム材と同一の金属薄板によって形成することがで
きる。
フレーム材と同一の金属薄板によって形成することがで
きる。
【００２４】また、本発明にかかる他の半導体記憶装置
においては、マトリクス状に配設された複数のメモリセ
ルと、各メモリセルに接続されたワード線と、ワード線
を選択するロウデコーダと、各メモリセルに接続された
ビット線と、各ビット線が入力電極に接続されたセンス
アンプ列と、センスアンプに接続するセンスアンプ選択
トランジスタのゲート電極に接続されたコラム選択信号
線と、該コラム選択信号線を選択するコラムデコーダ
と、各センスアンプ選択トランジスタの出力電極に接続
されたデータバス信号線を有し、かつ、ワード線が第１
層目の配線層によって形成され、データバス信号線が第
１層目の配線層の上に形成された第２層目の配線層によ
って形成され、コラム選択信号線がメモリセル領域上で
は該第２層目の配線層によって形成され、センスアンプ
領域上では第１層目の配線層によって形成されている構
成を採用した。
においては、マトリクス状に配設された複数のメモリセ
ルと、各メモリセルに接続されたワード線と、ワード線
を選択するロウデコーダと、各メモリセルに接続された
ビット線と、各ビット線が入力電極に接続されたセンス
アンプ列と、センスアンプに接続するセンスアンプ選択
トランジスタのゲート電極に接続されたコラム選択信号
線と、該コラム選択信号線を選択するコラムデコーダ
と、各センスアンプ選択トランジスタの出力電極に接続
されたデータバス信号線を有し、かつ、ワード線が第１
層目の配線層によって形成され、データバス信号線が第
１層目の配線層の上に形成された第２層目の配線層によ
って形成され、コラム選択信号線がメモリセル領域上で
は該第２層目の配線層によって形成され、センスアンプ
領域上では第１層目の配線層によって形成されている構
成を採用した。
【００２５】
【作用】本発明の半導体記憶装置のように３層構造の配
線層を用い、ワード線とデータバス信号線を別々の配線
層、具体的には、ワード線を第１層目の配線層である薄
いタングステン（Ｗ）膜によって形成し、ＣＬＳ線を第
２層目の配線層であるアルミニウム（Ａｌ）膜によって
形成し、データバス信号線を第３層目の厚いアルミニウ
ム（Ａｌ）膜によって形成すると、ワード線を微細化す
るとともにデータバス信号線を低抵抗化することができ
る。
線層を用い、ワード線とデータバス信号線を別々の配線
層、具体的には、ワード線を第１層目の配線層である薄
いタングステン（Ｗ）膜によって形成し、ＣＬＳ線を第
２層目の配線層であるアルミニウム（Ａｌ）膜によって
形成し、データバス信号線を第３層目の厚いアルミニウ
ム（Ａｌ）膜によって形成すると、ワード線を微細化す
るとともにデータバス信号線を低抵抗化することができ
る。
【００２６】また、本発明の他の半導体記憶装置のよう
に２層構造の配線層を用い、ワード線を第１層目の配線
層である薄いタングステン（Ｗ）膜によって形成し、Ｃ
ＬＳ線をメモリセルの上では第２層目の配線層である厚
いアルミニウム（Ａｌ）膜によって形成し、Ｓ／Ａ上で
は第１層目の配線層である薄いＷ膜で形成し、データバ
ス信号線を第２層目の配線層であるアルミニウム膜によ
って形成すると、ワード線を微細化するとともに、デー
タバス信号線を従来技術による場合より低抵抗化するこ
とができる。
に２層構造の配線層を用い、ワード線を第１層目の配線
層である薄いタングステン（Ｗ）膜によって形成し、Ｃ
ＬＳ線をメモリセルの上では第２層目の配線層である厚
いアルミニウム（Ａｌ）膜によって形成し、Ｓ／Ａ上で
は第１層目の配線層である薄いＷ膜で形成し、データバ
ス信号線を第２層目の配線層であるアルミニウム膜によ
って形成すると、ワード線を微細化するとともに、デー
タバス信号線を従来技術による場合より低抵抗化するこ
とができる。
【００２７】すなわち、基本的にはワード線とデータバ
ス信号線を異なる配線層によって形成するため、ワード
線の微細化と、データバス信号線における信号伝達遅延
の抑制を、相互の配線の要求に拘束されることなく実現
することができる。
ス信号線を異なる配線層によって形成するため、ワード
線の微細化と、データバス信号線における信号伝達遅延
の抑制を、相互の配線の要求に拘束されることなく実現
することができる。
【００２８】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図１は、第１実施例のＤＲＡＭチップの
概略構成説明図である。この図の１はチップ、２は入出
力パッド、３はコラムデコーダ、４はコラム選択信号
線、５1 ，５2 はセンスアンプ、６はデータバス信号
線、７1 ，７2 はメモリセル、８はワード線、９はロウ
デコーダである。
概略構成説明図である。この図の１はチップ、２は入出
力パッド、３はコラムデコーダ、４はコラム選択信号
線、５1 ，５2 はセンスアンプ、６はデータバス信号
線、７1 ，７2 はメモリセル、８はワード線、９はロウ
デコーダである。
【００２９】この実施例のＤＲＡＭチップの概略構成は
この図に示されているように、チップ１の中央に横方向
に複数の入出力（Ｉ／Ｏ）パッド２が一列に配置され、
チップ１の長辺中央近傍に、コラムデコーダ（ＣＯＬ−
ＤＥＣ）３が配置され、このコラムデコーダ３によって
選択されたコラムアドレス信号がチップ１の長辺に平行
に配線されているコラム選択信号（ＣＬＳ）線４によっ
て、各センスアンプ（Ｓ／Ａ）５1 ，５2 の選択側に伝
えられる。
この図に示されているように、チップ１の中央に横方向
に複数の入出力（Ｉ／Ｏ）パッド２が一列に配置され、
チップ１の長辺中央近傍に、コラムデコーダ（ＣＯＬ−
ＤＥＣ）３が配置され、このコラムデコーダ３によって
選択されたコラムアドレス信号がチップ１の長辺に平行
に配線されているコラム選択信号（ＣＬＳ）線４によっ
て、各センスアンプ（Ｓ／Ａ）５1 ，５2 の選択側に伝
えられる。
【００３０】さらに、Ｓ／Ａ５1 ，５2 の出力側からＳ
／Ａ５1 ，５2 の出力を伝達するデータバス信号線６が
チップ１の短辺に平行に配置され、Ｓ／Ａ５1 ，５2 の
出力回路を経てＩ／Ｏパッド２に接続されている。
／Ａ５1 ，５2 の出力を伝達するデータバス信号線６が
チップ１の短辺に平行に配置され、Ｓ／Ａ５1 ，５2 の
出力回路を経てＩ／Ｏパッド２に接続されている。
【００３１】一方、Ｉ／Ｏパッド２の上下にマトリクス
状に２つに分けられて配置された各メモリセル（Ｍｅｍ
ｏｒｙ Ｃｅｌｌ）７1 ，７2 には、チップ１の長辺に
平行に延びてＳ／Ａ５1 ，５2 の入力側に接続されるビ
ット線（図示されていない）がシリサイド膜によって形
成され、チップ１の短辺に平行に延び、Ｉ／Ｏパッド２
の上下に２つに分けられて配置されたマトリクス状のメ
モリセル７1 ，７2 の間に配置されたロウデコーダ（Ｒ
ＯＷ−ＤＥＣ）９に接続されたワード線８が形成されて
いる。
状に２つに分けられて配置された各メモリセル（Ｍｅｍ
ｏｒｙ Ｃｅｌｌ）７1 ，７2 には、チップ１の長辺に
平行に延びてＳ／Ａ５1 ，５2 の入力側に接続されるビ
ット線（図示されていない）がシリサイド膜によって形
成され、チップ１の短辺に平行に延び、Ｉ／Ｏパッド２
の上下に２つに分けられて配置されたマトリクス状のメ
モリセル７1 ，７2 の間に配置されたロウデコーダ（Ｒ
ＯＷ−ＤＥＣ）９に接続されたワード線８が形成されて
いる。
【００３２】この実施例のＤＲＡＭチップにおいては、
メモリセルとして、本発明の発明者らの発明による０．
７５μｍ（ワードピッチ）×１．７μｍ（センスアンプ
ピッチ）＝１．２７５μｍ2 のフィン型スタックトキャ
パシタセルを用いている（１９９０ ＩＥＤＭ講演予稿
集ｐｐ８１７〜８２０参照）。
メモリセルとして、本発明の発明者らの発明による０．
７５μｍ（ワードピッチ）×１．７μｍ（センスアンプ
ピッチ）＝１．２７５μｍ2 のフィン型スタックトキャ
パシタセルを用いている（１９９０ ＩＥＤＭ講演予稿
集ｐｐ８１７〜８２０参照）。
【００３３】また、従来のＤＲＡＭチップのワード線が
有していた配線アスペクト比やマイグレーション等の問
題を解消するため、ワード線を形成する第１層目の配線
層（Ｍ１）として厚さが４００ｎｍのタングステン
（Ｗ）薄膜を用い、その幅を０．３５μｍとし、隣接す
るデータバス信号線との間隔を０．４０μｍとした。
有していた配線アスペクト比やマイグレーション等の問
題を解消するため、ワード線を形成する第１層目の配線
層（Ｍ１）として厚さが４００ｎｍのタングステン
（Ｗ）薄膜を用い、その幅を０．３５μｍとし、隣接す
るデータバス信号線との間隔を０．４０μｍとした。
【００３４】このタングステン薄膜からなる第１層目の
配線層（Ｍ１）のシート抵抗が、０．３Ωとアルミニウ
ム（Ａｌ）に比べて高いため、ロウデコーダ９をメモリ
セル７1 ，７2 の中央部に配置して、ワード線の信号伝
達遅延を抑えている。このようにＷ薄膜の膜厚を薄く
し、配線アスペクト比が小さくなっているためにワード
線を形成する際の微細な加工も、ワード線を形成した後
に絶縁膜を形成する際の表面平坦化も容易であり、ワー
ド線だけでなく、他のあらゆる周辺回路において用いる
ことができる。
配線層（Ｍ１）のシート抵抗が、０．３Ωとアルミニウ
ム（Ａｌ）に比べて高いため、ロウデコーダ９をメモリ
セル７1 ，７2 の中央部に配置して、ワード線の信号伝
達遅延を抑えている。このようにＷ薄膜の膜厚を薄く
し、配線アスペクト比が小さくなっているためにワード
線を形成する際の微細な加工も、ワード線を形成した後
に絶縁膜を形成する際の表面平坦化も容易であり、ワー
ド線だけでなく、他のあらゆる周辺回路において用いる
ことができる。
【００３５】主にＣＬＳ線と電源線を形成するための第
２層目の配線層（Ｍ２）として厚さ１００ｎｍのチタン
ナイトライド（ＴｉＮ）膜と５００ｎｍのアルミニウム
（Ａｌ）薄膜の積層構造を用い、その幅を１．００μｍ
とし、隣接するＣＬＳ線との間隔を１．００μｍとし
た。このように、配線幅が比較的大きいことから材料と
してＡｌを選択し、配線形成後の平坦化を容易にするた
めに厚さを５００ｎｍと幾分薄くした。配線アスペクト
比が充分に小さいため、その加工は容易であり、あらゆ
る周辺回路に使用される。
２層目の配線層（Ｍ２）として厚さ１００ｎｍのチタン
ナイトライド（ＴｉＮ）膜と５００ｎｍのアルミニウム
（Ａｌ）薄膜の積層構造を用い、その幅を１．００μｍ
とし、隣接するＣＬＳ線との間隔を１．００μｍとし
た。このように、配線幅が比較的大きいことから材料と
してＡｌを選択し、配線形成後の平坦化を容易にするた
めに厚さを５００ｎｍと幾分薄くした。配線アスペクト
比が充分に小さいため、その加工は容易であり、あらゆ
る周辺回路に使用される。
【００３６】主にデータバス信号線、あるいは、長距離
配線や電源配線を形成するための第３層目の配線層（Ｍ
３）として厚さ１μｍのアルミニウム（Ａｌ）薄膜を用
い、何れにしてもそれほど微細な配線を形成する必要が
ないため、高価なステッパーを使用しなくても済むよう
に、幅を５μｍと大きくした。
配線や電源配線を形成するための第３層目の配線層（Ｍ
３）として厚さ１μｍのアルミニウム（Ａｌ）薄膜を用
い、何れにしてもそれほど微細な配線を形成する必要が
ないため、高価なステッパーを使用しなくても済むよう
に、幅を５μｍと大きくした。
【００３７】図２、図３、図４は、第１実施例のＤＲＡ
Ｍチップの製造工程説明図であり（Ａ）〜（Ｆ）は各工
程を示している。この図の１１は半導体基板、１２はフ
ィールド酸化膜、１３はソース拡散層、１４はドレイン
拡散層、１５はゲート絶縁膜、１６はゲート電極、１７
は蓄積電極、１８は誘電体層、１９は対向電極、２０は
ソース拡散層、２１はドレイン拡散層、２２はゲート絶
縁膜、２３はゲート電極、２４は第１のＳｉＯ2 膜、２
５は第２のＳｉＯ2 膜、２６はＢＰＳＧ膜、２６1 ，２
６2 はスルーホール、２７はＴｉ膜、２８はＴｉＮ膜、
２９はＷ膜、２９1 はワード線、２９2 はソース配線、
２９3 はドレイン配線、３０はプラズマ酸化膜、３１は
ＴＥＯＳ−Ｏ3 酸化膜、３１1 はビアホール、３２はＴ
ｉＮ膜、３３はＡｌ膜、３３1 はＣＬＳ線、３４はプラ
ズマ酸化膜、３５はＴＥＯＳ−Ｏ3 酸化膜、３５1 はビ
アホール、３６はＡｌ膜、３６1 はデータバス信号線、
３６2 はグローバルワード線である。以下、この製造工
程説明図によって第１実施例のＤＲＡＭチップの製造方
法を説明する。
Ｍチップの製造工程説明図であり（Ａ）〜（Ｆ）は各工
程を示している。この図の１１は半導体基板、１２はフ
ィールド酸化膜、１３はソース拡散層、１４はドレイン
拡散層、１５はゲート絶縁膜、１６はゲート電極、１７
は蓄積電極、１８は誘電体層、１９は対向電極、２０は
ソース拡散層、２１はドレイン拡散層、２２はゲート絶
縁膜、２３はゲート電極、２４は第１のＳｉＯ2 膜、２
５は第２のＳｉＯ2 膜、２６はＢＰＳＧ膜、２６1 ，２
６2 はスルーホール、２７はＴｉ膜、２８はＴｉＮ膜、
２９はＷ膜、２９1 はワード線、２９2 はソース配線、
２９3 はドレイン配線、３０はプラズマ酸化膜、３１は
ＴＥＯＳ−Ｏ3 酸化膜、３１1 はビアホール、３２はＴ
ｉＮ膜、３３はＡｌ膜、３３1 はＣＬＳ線、３４はプラ
ズマ酸化膜、３５はＴＥＯＳ−Ｏ3 酸化膜、３５1 はビ
アホール、３６はＡｌ膜、３６1 はデータバス信号線、
３６2 はグローバルワード線である。以下、この製造工
程説明図によって第１実施例のＤＲＡＭチップの製造方
法を説明する。
【００３８】第１工程（図２（Ａ）参照） シリコン等の半導体基板１１の上に形成されたフィール
ド酸化膜１２によって素子形成領域を画定し、一つの素
子形成領域に、ソース拡散層１３、ドレイン拡散層１
４、ゲート絶縁膜１５、ゲート電極１６からなるＭＯＳ
ＦＥＴと、ドレイン拡散層１４の上に形成された蓄積電
極１７と誘電体層１８と対向電極１９からなる蓄積容量
によって構成されるメモリセルが形成され、他の素子形
成領域にソース拡散層２０、ドレイン拡散層２１、ゲー
ト絶縁膜２２、ゲート電極２３からなるＭＯＳＦＥＴを
含むＳ／Ａ等の周辺回路を形成する。
ド酸化膜１２によって素子形成領域を画定し、一つの素
子形成領域に、ソース拡散層１３、ドレイン拡散層１
４、ゲート絶縁膜１５、ゲート電極１６からなるＭＯＳ
ＦＥＴと、ドレイン拡散層１４の上に形成された蓄積電
極１７と誘電体層１８と対向電極１９からなる蓄積容量
によって構成されるメモリセルが形成され、他の素子形
成領域にソース拡散層２０、ドレイン拡散層２１、ゲー
ト絶縁膜２２、ゲート電極２３からなるＭＯＳＦＥＴを
含むＳ／Ａ等の周辺回路を形成する。
【００３９】このメモリセルとＳ／Ａ等の周辺回路の上
をＢＰＳＧ膜２６によって覆い、Ｓ／Ａ等の周辺回路の
第１のＳｉＯ2 膜２４、第２のＳｉＯ2 膜２５、ＢＰＳ
Ｇ膜２６のソース拡散層２０とドレイン拡散層２１の上
を選択的にエッチングしてスルーホール２６1 ，２６2
を形成する。
をＢＰＳＧ膜２６によって覆い、Ｓ／Ａ等の周辺回路の
第１のＳｉＯ2 膜２４、第２のＳｉＯ2 膜２５、ＢＰＳ
Ｇ膜２６のソース拡散層２０とドレイン拡散層２１の上
を選択的にエッチングしてスルーホール２６1 ，２６2
を形成する。
【００４０】第２工程（図２（Ｂ）参照） 第１工程で形成されたスルーホール２６1 ，２６2 を有
するＢＰＳＧ膜２６の上に、厚さ２０ｎｍのＴｉ膜２７
をスパッタによって形成し、その上に厚さ５０ｎｍのＴ
ｉＮ膜２８をスパッタによって形成し、その上に厚さ４
００ｎｍでシート抵抗０．３ΩのＷ膜２９をＣＶＤによ
って成長する。次いで、フォトリソグラフィーとＲＩＥ
によって、Ｗ膜２９、ＴｉＮ膜２８、Ｔｉ膜２７を選択
的にエッチングして、ワード線２９1 やソース配線２９
2 、ドレイン配線２９3 を形成する。
するＢＰＳＧ膜２６の上に、厚さ２０ｎｍのＴｉ膜２７
をスパッタによって形成し、その上に厚さ５０ｎｍのＴ
ｉＮ膜２８をスパッタによって形成し、その上に厚さ４
００ｎｍでシート抵抗０．３ΩのＷ膜２９をＣＶＤによ
って成長する。次いで、フォトリソグラフィーとＲＩＥ
によって、Ｗ膜２９、ＴｉＮ膜２８、Ｔｉ膜２７を選択
的にエッチングして、ワード線２９1 やソース配線２９
2 、ドレイン配線２９3 を形成する。
【００４１】なお、配線材料としてＷを使用する理由
は、スルーホール２６1 ，２６2 が小さく深いために、
スパッタによって形成する際の被膜のカバレッジに問題
があるが、Ｗ膜２９をＣＶＤによって成長すると容易に
良好なカバレッジを達成できること、エレクトロマイグ
レーション、ストレスマイグレーション耐性が大きく、
微細配線としての信頼性が損なわれないことである。
は、スルーホール２６1 ，２６2 が小さく深いために、
スパッタによって形成する際の被膜のカバレッジに問題
があるが、Ｗ膜２９をＣＶＤによって成長すると容易に
良好なカバレッジを達成できること、エレクトロマイグ
レーション、ストレスマイグレーション耐性が大きく、
微細配線としての信頼性が損なわれないことである。
【００４２】また、Ｔｉ膜２７とＴｉＮ膜２８を下地に
敷く理由は、ＣＶＤによるＷ膜２９はＢＰＳＧ膜２６や
ＳｉＯ2 膜との密着性が悪いこと、Ｓｉとのコンタクト
抵抗が高いことをカバーすることであり、これらの膜は
グルーレアー（ｇｌｕｅ ｌａｙｅｒ）と呼ばれてい
る。
敷く理由は、ＣＶＤによるＷ膜２９はＢＰＳＧ膜２６や
ＳｉＯ2 膜との密着性が悪いこと、Ｓｉとのコンタクト
抵抗が高いことをカバーすることであり、これらの膜は
グルーレアー（ｇｌｕｅ ｌａｙｅｒ）と呼ばれてい
る。
【００４３】第３工程（図３（Ｃ）参照） ワード線２９1 、ソース配線２９2 、ドレイン配線２９
3 の上に厚さ１００ｎｍのプラズマ酸化膜３０、厚さ８
００ｎｍのＴＥＯＳ−Ｏ3 酸化膜３１を成長し、フォト
リソグラフィーとＲＩＥによって、センスアンプ等の周
辺回路のソース配線２９2 の上にビアホール（ｖｉａ
ｈｏｌｅ）３１1 を形成する。
3 の上に厚さ１００ｎｍのプラズマ酸化膜３０、厚さ８
００ｎｍのＴＥＯＳ−Ｏ3 酸化膜３１を成長し、フォト
リソグラフィーとＲＩＥによって、センスアンプ等の周
辺回路のソース配線２９2 の上にビアホール（ｖｉａ
ｈｏｌｅ）３１1 を形成する。
【００４４】なお、ＴＥＯＳ−Ｏ3 酸化膜３１は、ＴＥ
ＯＳとＯ3 をソースガスとしてＣＶＤによって成長する
酸化膜（ＳｉＯ2 ）であり、フロー形状を示し、凹部を
平坦化することができる。また、下に敷くプラズマ酸化
膜３０は、ＴＥＯＳ−Ｏ3 酸化膜３１の成長が下地膜に
依存するため、これを均一化する目的と、ＴＥＯＳ−Ｏ
3 酸化膜３１の成長時の水素の副生成物がトランジスタ
部分にまで浸透するのを防止するブロック膜として作用
させる目的で使用される。
ＯＳとＯ3 をソースガスとしてＣＶＤによって成長する
酸化膜（ＳｉＯ2 ）であり、フロー形状を示し、凹部を
平坦化することができる。また、下に敷くプラズマ酸化
膜３０は、ＴＥＯＳ−Ｏ3 酸化膜３１の成長が下地膜に
依存するため、これを均一化する目的と、ＴＥＯＳ−Ｏ
3 酸化膜３１の成長時の水素の副生成物がトランジスタ
部分にまで浸透するのを防止するブロック膜として作用
させる目的で使用される。
【００４５】第４工程（図３（Ｄ）参照） ソース配線２９2 の上にビアホール３１1 を形成したプ
ラズマ酸化膜３０とＴＥＯＳ−Ｏ3 酸化膜３１の上に厚
さ１００ｎｍのＴｉＮ膜３２をスパッタによって形成
し、その上に厚さ５００ｎｍのＡｌ膜３３をスパッタに
よって形成し、フォトリソグラフィーとＲＩＥを用いて
パターニングすることによってＣＬＳ線３３1 を形成す
る。なお、ＴｉＮ膜３２はＡｌ膜３３のストレスマイグ
レーション耐性を向上することを目的として使用してい
る。
ラズマ酸化膜３０とＴＥＯＳ−Ｏ3 酸化膜３１の上に厚
さ１００ｎｍのＴｉＮ膜３２をスパッタによって形成
し、その上に厚さ５００ｎｍのＡｌ膜３３をスパッタに
よって形成し、フォトリソグラフィーとＲＩＥを用いて
パターニングすることによってＣＬＳ線３３1 を形成す
る。なお、ＴｉＮ膜３２はＡｌ膜３３のストレスマイグ
レーション耐性を向上することを目的として使用してい
る。
【００４６】以上の工程によって、第１層目の配線層で
あるＷ膜２９と、第２層目の配線層であるＡｌ膜３３が
形成されたことになるが、従来の半導体記憶装置におい
ては、前述のように、第１層目の配線層であるＷ膜２９
によってワード線とバスラインを形成し、第２層目の配
線層であるＡｌ膜３３によってＣＬＳ線が形成されてい
たため、バスラインの抵抗が高く、このバスラインにお
ける信号伝達遅延が大きいという問題を生じていた。こ
の実施例の半導体記憶装置においては、次の工程で説明
するように低抵抗で厚い第３層目の配線層を形成し、こ
の配線層によってバスラインを形成する。この工程の
後、保護膜を形成する工程を経て半導体記憶装置が完成
する。
あるＷ膜２９と、第２層目の配線層であるＡｌ膜３３が
形成されたことになるが、従来の半導体記憶装置におい
ては、前述のように、第１層目の配線層であるＷ膜２９
によってワード線とバスラインを形成し、第２層目の配
線層であるＡｌ膜３３によってＣＬＳ線が形成されてい
たため、バスラインの抵抗が高く、このバスラインにお
ける信号伝達遅延が大きいという問題を生じていた。こ
の実施例の半導体記憶装置においては、次の工程で説明
するように低抵抗で厚い第３層目の配線層を形成し、こ
の配線層によってバスラインを形成する。この工程の
後、保護膜を形成する工程を経て半導体記憶装置が完成
する。
【００４７】第５工程（図４（Ｅ）参照） 第４工程で形成されたＣＬＳ線３３1 の上に、厚さ１０
０ｎｍのプラズマ酸化膜３４を形成し、その上に厚さ１
０００ｎｍのＴＥＯＳ−Ｏ3 酸化膜３５を形成する。そ
の後、ＴＥＯＳ−Ｏ3 酸化膜３５とプラズマ酸化膜３４
をフォトリソグラフィーとＲＩＥを用いてパターニング
することによってビアホール３５1 を形成し、フォトリ
ソグラフィーに用いたレジスト膜を除去する。
０ｎｍのプラズマ酸化膜３４を形成し、その上に厚さ１
０００ｎｍのＴＥＯＳ−Ｏ3 酸化膜３５を形成する。そ
の後、ＴＥＯＳ−Ｏ3 酸化膜３５とプラズマ酸化膜３４
をフォトリソグラフィーとＲＩＥを用いてパターニング
することによってビアホール３５1 を形成し、フォトリ
ソグラフィーに用いたレジスト膜を除去する。
【００４８】第６工程（図４（Ｆ）参照） ビアホール３５1 を形成したＴＥＯＳ−Ｏ3 酸化膜３５
の上に厚さ１．０μｍのＡｌ膜３６をスパッタによって
形成し、フォトリソグラフィーによってＡｌ膜３６をＲ
ＩＥしてデータバス信号線３６1 を形成する。なお、こ
の図には、第２実施例の半導体記憶装置で形成されるグ
ローバルワード線３９2 も説明の便宜上示されている。
また、このＲＩＥの後、エッチングマスクとして用いら
れたレジスト膜を除去する。以下、保護膜を形成する等
の工程を経て半導体記憶装置が完成する。
の上に厚さ１．０μｍのＡｌ膜３６をスパッタによって
形成し、フォトリソグラフィーによってＡｌ膜３６をＲ
ＩＥしてデータバス信号線３６1 を形成する。なお、こ
の図には、第２実施例の半導体記憶装置で形成されるグ
ローバルワード線３９2 も説明の便宜上示されている。
また、このＲＩＥの後、エッチングマスクとして用いら
れたレジスト膜を除去する。以下、保護膜を形成する等
の工程を経て半導体記憶装置が完成する。
【００４９】さて、ＤＲＡＭチップにおいて、配線層を
１層追加するときの工程数の増加はチップのコストを上
昇させて好ましくない。しかしながら、前述のように、
著しく高いアスペクト比の配線を形成することは極めて
困難であるから何らかの工夫が必要になる。したがっ
て、工程の差によるＤＲＡＭチップのコストを比較する
場合、高アスペクト比の配線を形成するための工夫を行
った場合と配線層を１層追加した場合の比較をする必要
がある。
１層追加するときの工程数の増加はチップのコストを上
昇させて好ましくない。しかしながら、前述のように、
著しく高いアスペクト比の配線を形成することは極めて
困難であるから何らかの工夫が必要になる。したがっ
て、工程の差によるＤＲＡＭチップのコストを比較する
場合、高アスペクト比の配線を形成するための工夫を行
った場合と配線層を１層追加した場合の比較をする必要
がある。
【００５０】ワード線とバスラインを第１層目の配線層
である厚いアルミニウム膜によって形成する従来技術に
よる場合と、この実施例の発明によってワード線とバス
ラインを第１層目の配線層とは異なる第３層目の配線層
によって形成する場合とを比較すると、この実施例によ
る場合のほうが２工程程度増加してしまうが、従来の技
術による場合は配線やコンタクトホールのアスペクト比
が２以上である場合には付加的な工程が必要であると考
えられ、また、この付加的な工程を考慮しなくても、両
者の工程の差は全体工程数の２％程度であり、長距離配
線や電源配線等を第３層目の配線層によって形成する場
合に達成できるチップ面積の縮小によって、容易に回収
できる差ともいえる。なお、上記の説明では、ＣＬＳ線
を第２層目の配線層で形成し、データバス信号線を第３
層目の配線層によって形成するとして説明したが、これ
らを逆にしても大きな支障は生じない。
である厚いアルミニウム膜によって形成する従来技術に
よる場合と、この実施例の発明によってワード線とバス
ラインを第１層目の配線層とは異なる第３層目の配線層
によって形成する場合とを比較すると、この実施例によ
る場合のほうが２工程程度増加してしまうが、従来の技
術による場合は配線やコンタクトホールのアスペクト比
が２以上である場合には付加的な工程が必要であると考
えられ、また、この付加的な工程を考慮しなくても、両
者の工程の差は全体工程数の２％程度であり、長距離配
線や電源配線等を第３層目の配線層によって形成する場
合に達成できるチップ面積の縮小によって、容易に回収
できる差ともいえる。なお、上記の説明では、ＣＬＳ線
を第２層目の配線層で形成し、データバス信号線を第３
層目の配線層によって形成するとして説明したが、これ
らを逆にしても大きな支障は生じない。
【００５１】（第２実施例）図５は、本発明の第２実施
例の半導体記憶装置の構成説明図である。この図の４１
はチップ、４２は入出力パッド、４３はコラムデコー
ダ、４４はコラム選択信号線、４５1 ，４５2 はセンス
アンプ、４６はデータバス信号線、４７1 ，４７2 はメ
モリセル、４８1 はグローバルワード線、４８2 はロー
カルワード線、４９1 はグローバルロウデコーダ、４９
2 はローカルロウデコーダである。
例の半導体記憶装置の構成説明図である。この図の４１
はチップ、４２は入出力パッド、４３はコラムデコー
ダ、４４はコラム選択信号線、４５1 ，４５2 はセンス
アンプ、４６はデータバス信号線、４７1 ，４７2 はメ
モリセル、４８1 はグローバルワード線、４８2 はロー
カルワード線、４９1 はグローバルロウデコーダ、４９
2 はローカルロウデコーダである。
【００５２】この実施例のＤＲＡＭチップの概略構成は
この図に示されているように、チップ４１の中央に横方
向に複数の入出力（Ｉ／Ｏ）パッド４２が一列に配置さ
れ、チップ４１の長辺中央近傍に、コラムデコーダ（Ｃ
ＯＬ−ＤＥＣ）４３が配置され、このコラムデコーダ４
３によって選択されたコラムアドレス信号がチップ４１
の長辺に平行に配線されているコラム選択信号（ＣＬ
Ｓ）線４４によって、各センスアンプ（Ｓ／Ａ）４
５1 ，４５2 の選択側に伝えられる。
この図に示されているように、チップ４１の中央に横方
向に複数の入出力（Ｉ／Ｏ）パッド４２が一列に配置さ
れ、チップ４１の長辺中央近傍に、コラムデコーダ（Ｃ
ＯＬ−ＤＥＣ）４３が配置され、このコラムデコーダ４
３によって選択されたコラムアドレス信号がチップ４１
の長辺に平行に配線されているコラム選択信号（ＣＬ
Ｓ）線４４によって、各センスアンプ（Ｓ／Ａ）４
５1 ，４５2 の選択側に伝えられる。
【００５３】さらに、Ｓ／Ａ４５1 ，４５2 の出力側か
らＳ／Ａ４５1 ，４５2 の出力を伝達するデータバス信
号線４６がチップ４１の短辺に平行に配置され、Ｓ／Ａ
４５ 1 ，４５2 の出力回路を経てＩ／Ｏパッド４２に接
続されている。
らＳ／Ａ４５1 ，４５2 の出力を伝達するデータバス信
号線４６がチップ４１の短辺に平行に配置され、Ｓ／Ａ
４５ 1 ，４５2 の出力回路を経てＩ／Ｏパッド４２に接
続されている。
【００５４】一方、Ｉ／Ｏパッド４２の上下にマトリク
ス状に２つに分けられて配置された各メモリセル（Ｍｅ
ｍｏｒｙ Ｃｅｌｌ）４７1 ，４７2 には、チップ４１
の長辺に平行に延びてＳ／Ａ４５1 ，４５2 の入力側に
接続されるビット線（図示されていない）がシリサイド
膜によって形成され、チップ４１の短辺に平行に延び、
パッド４２の上下に２つに分けられて配置されたマトリ
クス状のメモリセル４７1 ，４７2 の間に配置されたロ
ーカルロウデコーダ（Ｌｏｃａｌ ＲＯＷ−ＤＥＣ）４
９2 に接続されたローカルワード線４８2 が形成され、
このローカルロウデコーダ４９2 は、グローバルワード
線４８1 によってパッド４２の上下に配置されたグロー
バルロウデコーダ（Ｇｌｏｂａｌ ＲＯＷ−ＤＥＣ）４
９1 に接続されている。
ス状に２つに分けられて配置された各メモリセル（Ｍｅ
ｍｏｒｙ Ｃｅｌｌ）４７1 ，４７2 には、チップ４１
の長辺に平行に延びてＳ／Ａ４５1 ，４５2 の入力側に
接続されるビット線（図示されていない）がシリサイド
膜によって形成され、チップ４１の短辺に平行に延び、
パッド４２の上下に２つに分けられて配置されたマトリ
クス状のメモリセル４７1 ，４７2 の間に配置されたロ
ーカルロウデコーダ（Ｌｏｃａｌ ＲＯＷ−ＤＥＣ）４
９2 に接続されたローカルワード線４８2 が形成され、
このローカルロウデコーダ４９2 は、グローバルワード
線４８1 によってパッド４２の上下に配置されたグロー
バルロウデコーダ（Ｇｌｏｂａｌ ＲＯＷ−ＤＥＣ）４
９1 に接続されている。
【００５５】この実施例のＤＲＡＭチップにおいては、
第１実施例のＤＲＡＭチップと比較すると、ロウデコー
ダをグローバルロウデコーダ４９1 とローカルロウデコ
ーダ４９2 に分割し、ローカルロウデコーダ４９2 をＡ
ｌからなる第３層目の配線層（Ｍ３）によって形成され
たグローバルワード線４８1 を通してグローバルロウデ
コーダ４９1 によって選択し、選択されたローカルロウ
デコーダ４９2 によってタングステン（Ｗ）からなる第
１層目の配線層（Ｍ１）によって形成されたローカルワ
ード線４８2 を選択するようになっている点が異なって
いる。
第１実施例のＤＲＡＭチップと比較すると、ロウデコー
ダをグローバルロウデコーダ４９1 とローカルロウデコ
ーダ４９2 に分割し、ローカルロウデコーダ４９2 をＡ
ｌからなる第３層目の配線層（Ｍ３）によって形成され
たグローバルワード線４８1 を通してグローバルロウデ
コーダ４９1 によって選択し、選択されたローカルロウ
デコーダ４９2 によってタングステン（Ｗ）からなる第
１層目の配線層（Ｍ１）によって形成されたローカルワ
ード線４８2 を選択するようになっている点が異なって
いる。
【００５６】このような配置とすることで、グローバル
ワード線４８1 は長距離にわたって配線しているが、こ
の実施例の場合には、実際のワード線として働くローカ
ルワード線４８2 の本数の半分であり、一般的にもロー
カルワード線４８2 より少なくて済むため、配線の幅を
広くすることができ、一方、ローカルワード線４８2を
短くできるために、金属膜を薄く形成しても全体の抵抗
は大きな問題にならず、これにより、チップ４１面積の
縮小と回路動作の高速化を実現することができる。な
お、ローカルロウデタコーダ４９2 をさらに増加するこ
とによって、第１層目の配線層（Ｍ１）の抵抗が大きく
なっても対応することができる。
ワード線４８1 は長距離にわたって配線しているが、こ
の実施例の場合には、実際のワード線として働くローカ
ルワード線４８2 の本数の半分であり、一般的にもロー
カルワード線４８2 より少なくて済むため、配線の幅を
広くすることができ、一方、ローカルワード線４８2を
短くできるために、金属膜を薄く形成しても全体の抵抗
は大きな問題にならず、これにより、チップ４１面積の
縮小と回路動作の高速化を実現することができる。な
お、ローカルロウデタコーダ４９2 をさらに増加するこ
とによって、第１層目の配線層（Ｍ１）の抵抗が大きく
なっても対応することができる。
【００５７】（第３実施例）図６は、本発明の第３実施
例の半導体記憶装置の構成説明図であり、（Ａ）は配線
の概略を示し、（Ｂ）はセンスアンプと記憶セルの関係
を示している。この図の５１はチップ、５２はメモリセ
ル、５３1 ，５３2 はセンスアンプ、５４はワード線、
５５はデータバス信号線、５６1 ，５６2 はコラム選択
信号線、５７11，５７12，５７21，５７22はビット線で
ある。
例の半導体記憶装置の構成説明図であり、（Ａ）は配線
の概略を示し、（Ｂ）はセンスアンプと記憶セルの関係
を示している。この図の５１はチップ、５２はメモリセ
ル、５３1 ，５３2 はセンスアンプ、５４はワード線、
５５はデータバス信号線、５６1 ，５６2 はコラム選択
信号線、５７11，５７12，５７21，５７22はビット線で
ある。
【００５８】第１実施例と第２実施例のＤＲＡＭチップ
においては、配線層を１層追加したが、本発明の目的は
以下に述べるような配線層を追加しない方法によっても
一部達成することができる。
においては、配線層を１層追加したが、本発明の目的は
以下に述べるような配線層を追加しない方法によっても
一部達成することができる。
【００５９】この実施例のＤＲＡＭチップの概略構成は
図６（Ａ）にその要部が示されているように、チップ５
１の上にマトリクス状に配置された各メモリセル（Ｍｅ
ｍｏｒｙ Ｃｅｌｌ）５２に、チップ５１の長辺に平行
に延びてセンスアンプ（Ｓ／Ａ）５３1 ，５３2 の入力
側に接続されるビット線（図示されていない）がシリサ
イド膜によって形成され、また、チップ５１の短辺に平
行に延び第１層目の配線層によって形成されたワード線
５４が配線され、さらに、Ｓ／Ａ５３1 ，５３ 2 の出力
側からＳ／Ａ５３1 ，５３2 の出力を伝達するためのチ
ップ５１の短辺に平行に延び第２層目の配線層によって
形成されたデータバス信号線５５が配線されている。
図６（Ａ）にその要部が示されているように、チップ５
１の上にマトリクス状に配置された各メモリセル（Ｍｅ
ｍｏｒｙ Ｃｅｌｌ）５２に、チップ５１の長辺に平行
に延びてセンスアンプ（Ｓ／Ａ）５３1 ，５３2 の入力
側に接続されるビット線（図示されていない）がシリサ
イド膜によって形成され、また、チップ５１の短辺に平
行に延び第１層目の配線層によって形成されたワード線
５４が配線され、さらに、Ｓ／Ａ５３1 ，５３ 2 の出力
側からＳ／Ａ５３1 ，５３2 の出力を伝達するためのチ
ップ５１の短辺に平行に延び第２層目の配線層によって
形成されたデータバス信号線５５が配線されている。
【００６０】そして、Ｓ／Ａ５３1 ，５３2 を選択する
ためのコラム選択信号（ＣＬＳ）線５６1 ，５６2 が、
メモリセル５２の上は厚さ１μｍのＡｌからなる第２層
目の配線層（Ｍ２）によって形成され、Ｓ／Ａ領域では
厚さ４００ｎｍのＷ膜からなる第１層目の配線層（Ｍ
１）によって形成されている。
ためのコラム選択信号（ＣＬＳ）線５６1 ，５６2 が、
メモリセル５２の上は厚さ１μｍのＡｌからなる第２層
目の配線層（Ｍ２）によって形成され、Ｓ／Ａ領域では
厚さ４００ｎｍのＷ膜からなる第１層目の配線層（Ｍ
１）によって形成されている。
【００６１】ＣＬＳ線をこのように形成すると、２層構
造の配線によって低アスペクトで高信頼性を有する微細
なワード線５４と比較的抵抗が低いデータバス信号線５
５を両立させることができる。
造の配線によって低アスペクトで高信頼性を有する微細
なワード線５４と比較的抵抗が低いデータバス信号線５
５を両立させることができる。
【００６２】しかしながら、第１層目の配線層（Ｍ１）
は、Ｓ／Ａ５３1 ，５３2 の回路内における様々な配線
または接続に用いられるため、ここにＳ／Ａ５３1 ，５
３2を横断するＣＬＳ線５６1 ，５６2 を配線すること
は容易ではない。
は、Ｓ／Ａ５３1 ，５３2 の回路内における様々な配線
または接続に用いられるため、ここにＳ／Ａ５３1 ，５
３2を横断するＣＬＳ線５６1 ，５６2 を配線すること
は容易ではない。
【００６３】図６（Ｂ）は、これを実現するために好都
合なセンスアンプと記憶セルの関係を示している。この
場合は、Ｓ／Ａ５３1 ，５３2 はビット線５７11，５７
12，５７21，５７ 22４本分の幅の中に配置すればよいた
め、ＣＬＳ線５６1 ，５６2 を第１層目の配線層（Ｍ
１）で配線する余裕がとれる。
合なセンスアンプと記憶セルの関係を示している。この
場合は、Ｓ／Ａ５３1 ，５３2 はビット線５７11，５７
12，５７21，５７ 22４本分の幅の中に配置すればよいた
め、ＣＬＳ線５６1 ，５６2 を第１層目の配線層（Ｍ
１）で配線する余裕がとれる。
【００６４】しかし、Ｓ／Ａ５３1 ，５３2 が両側に配
置されるため、その数は従来の倍になる等チップ面積の
点で不利である。この実施例のＤＲＡＭチップは工程数
を増加することなく、本発明の目的を達成することがで
きるが、チップの面積が増大してしまうことは避けられ
ない。
置されるため、その数は従来の倍になる等チップ面積の
点で不利である。この実施例のＤＲＡＭチップは工程数
を増加することなく、本発明の目的を達成することがで
きるが、チップの面積が増大してしまうことは避けられ
ない。
【００６５】また、Ｓ／Ａ５３1 ，５３2 内における第
１層目の配線層（Ｍ１）によって形成されたＣＬＳ線５
６2 の信号伝達遅延の分だけ、第１実施例や第２実施例
のＤＲＡＭより性能が劣ってしまう。こういった不利は
あるものの、従来技術に比べれば、コスト、性能ともに
改善することができる。
１層目の配線層（Ｍ１）によって形成されたＣＬＳ線５
６2 の信号伝達遅延の分だけ、第１実施例や第２実施例
のＤＲＡＭより性能が劣ってしまう。こういった不利は
あるものの、従来技術に比べれば、コスト、性能ともに
改善することができる。
【００６６】（第４実施例）図７は、本発明の第４実施
例の半導体記憶装置の構成説明図であり、（Ａ）はリー
ドフレームと配線の要部を示し、（Ｂ）は樹脂封止後の
リードフレームの切断方法を示している。
例の半導体記憶装置の構成説明図であり、（Ａ）はリー
ドフレームと配線の要部を示し、（Ｂ）は樹脂封止後の
リードフレームの切断方法を示している。
【００６７】この図の６１1 ，６１2 はローカルデータ
バス信号線、６２はリードフレーム、６２1 ，６２2 は
メインデータバス信号線、６３はＳ／Ａ、６４1 ，６４
2 はパッド、６４11，６４12はボンディングワイヤー、
６５はＣＬＳ線、６６はワード線、６７はロウデコー
ダ、６８は封止樹脂、６９1 は第１の切断位置、６９2
は第２の切断位置である。
バス信号線、６２はリードフレーム、６２1 ，６２2 は
メインデータバス信号線、６３はＳ／Ａ、６４1 ，６４
2 はパッド、６４11，６４12はボンディングワイヤー、
６５はＣＬＳ線、６６はワード線、６７はロウデコー
ダ、６８は封止樹脂、６９1 は第１の切断位置、６９2
は第２の切断位置である。
【００６８】この実施例のＤＲＡＭチップにおいては、
データを転送するデータバス信号線を、１層目の配線層
（Ｍ１）で形成されたローカルデータバス６１1 ，６１
2 とリードフレームで形成されたメインデータバス信号
線６２1 ，６２2 に分割している。具体的には、Ｓ／Ａ
６３が形成されている領域内に１層目の配線層（Ｍ１）
によって形成されたローカルデータバス信号線６１1 ，
６１2 を、Ｓ／Ａ６３内の増幅回路を含むパッド６
４1 ，６４2 を介してボンディングワイヤー６４11，６
４12によってリードフレームによって形成されたメイン
データバス信号線６２1，６２2 に接続されている。ま
た、Ｓ／Ａ６３に接続されたＣＬＳ線６５が２層目の配
線層（Ｍ２）によって形成され、ロウデコーダ６７に接
続されたワード線６６が１層目の配線層（Ｍ１）によっ
て形成されている。
データを転送するデータバス信号線を、１層目の配線層
（Ｍ１）で形成されたローカルデータバス６１1 ，６１
2 とリードフレームで形成されたメインデータバス信号
線６２1 ，６２2 に分割している。具体的には、Ｓ／Ａ
６３が形成されている領域内に１層目の配線層（Ｍ１）
によって形成されたローカルデータバス信号線６１1 ，
６１2 を、Ｓ／Ａ６３内の増幅回路を含むパッド６
４1 ，６４2 を介してボンディングワイヤー６４11，６
４12によってリードフレームによって形成されたメイン
データバス信号線６２1，６２2 に接続されている。ま
た、Ｓ／Ａ６３に接続されたＣＬＳ線６５が２層目の配
線層（Ｍ２）によって形成され、ロウデコーダ６７に接
続されたワード線６６が１層目の配線層（Ｍ１）によっ
て形成されている。
【００６９】この構成をとれば、ローカルデータバス信
号線６１1 ，６１2 はその長さが短いために配線材料の
抵抗が高くてもデータバス信号線全体の抵抗を抑えるこ
とができる。長距離のデータ転送を行うメインデータバ
ス信号線６２1 ，６２2 は、リードフレームによって構
成されているため、抵抗を小さく抑えることができる。
号線６１1 ，６１2 はその長さが短いために配線材料の
抵抗が高くてもデータバス信号線全体の抵抗を抑えるこ
とができる。長距離のデータ転送を行うメインデータバ
ス信号線６２1 ，６２2 は、リードフレームによって構
成されているため、抵抗を小さく抑えることができる。
【００７０】実際にデータバス信号線を配線する場合
は、図７（Ｂ）に概略的に示されているように、複数の
リードを１本化したリードフレーム６２をチップの表面
に接着した後、ボンディングワイヤー６５（図７（Ａ）
参照、以下も同じ）を用いてパッド６４とリードフレー
ム６２によって形成されたメインデータバス信号線６２
1 ，６２2 とを電気に接続し、次いで、チップ部分を封
止樹脂６８で覆った後、一体化されていたリードフレー
ム６２の周囲の部分を切断して集積回路の外部端子等を
形成する必要がある。
は、図７（Ｂ）に概略的に示されているように、複数の
リードを１本化したリードフレーム６２をチップの表面
に接着した後、ボンディングワイヤー６５（図７（Ａ）
参照、以下も同じ）を用いてパッド６４とリードフレー
ム６２によって形成されたメインデータバス信号線６２
1 ，６２2 とを電気に接続し、次いで、チップ部分を封
止樹脂６８で覆った後、一体化されていたリードフレー
ム６２の周囲の部分を切断して集積回路の外部端子等を
形成する必要がある。
【００７１】メインデータバス信号線６２1 ，６２2 の
端が他の外部端子６２3 同様に封止樹脂６８の外側に突
き出すと不具合が生じるため、これを封止樹脂６８ギリ
ギリで切断する必要があるが、これらを、第１の切断位
置６９1 と第２の切断位置６９2 の２回に分けて切断す
るか、第１の切断位置６９1 と第２の切断位置６９2を
同時に満足するプレス型を用いて１回のプレスで切断す
ることができる。
端が他の外部端子６２3 同様に封止樹脂６８の外側に突
き出すと不具合が生じるため、これを封止樹脂６８ギリ
ギリで切断する必要があるが、これらを、第１の切断位
置６９1 と第２の切断位置６９2 の２回に分けて切断す
るか、第１の切断位置６９1 と第２の切断位置６９2を
同時に満足するプレス型を用いて１回のプレスで切断す
ることができる。
【００７２】この実施例によるとリードフレーム６２を
封止樹脂によって封止した後にリードフレームの切断
を、外部端子用とデータバス信号線用に区別して行う必
要があるが、僅かな工程の増加で、本発明の目的を達成
することができる。
封止樹脂によって封止した後にリードフレームの切断
を、外部端子用とデータバス信号線用に区別して行う必
要があるが、僅かな工程の増加で、本発明の目的を達成
することができる。
【００７３】
【発明の効果】以上説明したように、本発明によると、
ワード線とデータバス信号線を異なる配線層によって形
成するため、ワード線の微細化と、データバス信号線の
低抵抗化を相互の配線の要求に拘束されることなく実現
することができ、ＤＲＡＭ等の半導体記憶装置の高密度
化と高速化に寄与するところが大きい。
ワード線とデータバス信号線を異なる配線層によって形
成するため、ワード線の微細化と、データバス信号線の
低抵抗化を相互の配線の要求に拘束されることなく実現
することができ、ＤＲＡＭ等の半導体記憶装置の高密度
化と高速化に寄与するところが大きい。
【図１】第１実施例のＤＲＡＭチップの概略構成説明図
である。
である。
【図２】第１実施例のＤＲＡＭチップの製造工程説明図
（１）であり（Ａ），（Ｂ）は各工程を示している。
（１）であり（Ａ），（Ｂ）は各工程を示している。
【図３】第１実施例のＤＲＡＭチップの製造工程説明図
（２）であり（Ｃ），（Ｄ）は各工程を示している。
（２）であり（Ｃ），（Ｄ）は各工程を示している。
【図４】第１実施例のＤＲＡＭチップの製造工程説明図
（３）であり（Ｅ），（Ｆ）は各工程を示している。
（３）であり（Ｅ），（Ｆ）は各工程を示している。
【図５】本発明の第２実施例の半導体記憶装置の構成説
明図である。
明図である。
【図６】本発明の第３実施例の半導体記憶装置の構成説
明図であり、（Ａ）は配線の概略を示し、（Ｂ）はセン
スアンプと記憶セルの関係を示している。
明図であり、（Ａ）は配線の概略を示し、（Ｂ）はセン
スアンプと記憶セルの関係を示している。
【図７】本発明の第４実施例の半導体記憶装置の構成説
明図であり、（Ａ）はリードフレームと配線の要部を示
し、（Ｂ）は樹脂封止後のリードフレームの切断方法を
示している。
明図であり、（Ａ）はリードフレームと配線の要部を示
し、（Ｂ）は樹脂封止後のリードフレームの切断方法を
示している。
【図８】従来のＤＲＡＭチップの概略構成説明図であ
る。
る。
【図９】従来のＤＲＡＭチップの製造工程説明図（１）
であり、（Ａ），（Ｂ）は各工程を示している。
であり、（Ａ），（Ｂ）は各工程を示している。
【図１０】従来のＤＲＡＭチップの製造工程説明図
（２）であり、（Ｃ），（Ｄ）は各工程を示している。
（２）であり、（Ｃ），（Ｄ）は各工程を示している。
１ チップ ２ 入出力パッド ３ コラムデコーダ ４ コラム選択信号線 ５1 ，５2 センスアンプ ６ データバス信号線 ７1 ，７2 メモリセル ８ ワード線 ９ ロウデコーダ １１ 半導体基板 １２ フィールド酸化膜 １３ ソース拡散層 １４ ドレイン拡散層 １５ ゲート絶縁膜 １６ ゲート電極 １７ 蓄積電極 １８ 誘電体層 １９ 対向電極 ２０ ソース拡散層 ２１ ドレイン拡散層 ２２ ゲート絶縁膜 ２３ ゲート電極 ２４ 第１のＳｉＯ2 膜 ２５ 第２のＳｉＯ2 膜 ２６ ＢＰＳＧ膜 ２６1 ，２６2 スルーホール ２７ Ｔｉ膜 ２８ ＴｉＮ膜 ２９ Ｗ膜 ２９1 ワード線 ２９2 ソース配線 ２９3 ドレイン配線 ３０ プラズマ酸化膜 ３１ ＴＥＯＳ−Ｏ3 酸化膜 ３１1 ビアホール ３２ ＴｉＮ膜 ３３ Ａｌ膜 ３３1 ＣＬＳ線 ３４ プラズマ酸化膜 ３５ ＴＥＯＳ−Ｏ3 酸化膜 ３５1 ビアホール ３６ Ａｌ膜 ３６1 データバス信号線 ３６2 グローバルワード線 ４１ チップ ４２ 入出力パッド ４３ コラムデコーダ ４４ コラム選択信号線 ４５1 ，４５2 センスアンプ ４６ データバス信号線 ４７1 ，４７2 メモリセル ４８1 グローバルワード線 ４８2 ローカルワード線 ４９1 グローバルロウデコーダ ４９2 ローカルロウデコーダ ５１ チップ ５２ メモリセル ５３1 ，５３2 センスアンプ ５４ ワード線 ５５ データバス信号線 ５６1 ，５６2 コラム選択信号線 ５７11，５７12，５７21，５７22 ビット線 ６１1 ，６１2 ローカルデータバス信号線 ６２ リードフレーム ６２1 ，６２2 メインデータバス信号線 ６３ Ｓ／Ａ ６４1 ，６４2 パッド ６４11，６４21 ボンディングワイヤー ６５ ＣＬＳ線 ６６ ワード線 ６７ ロウデコーダ ６８ 封止樹脂 ６９1 第１の切断位置 ６９2 第２の切断位置
Claims (5)
- 【請求項１】 マトリクス状に配設された複数のメモリ
セルと、各メモリセルに接続されたワード線と、ワード
線を選択するロウデコーダと、各メモリセルに接続され
たビット線と、各ビット線が入力電極に接続されたセン
スアンプ列と、センスアンプに接続するセンスアンプ選
択トランジスタのゲート電極に接続されたコラム選択信
号線と、該コラム選択信号線を選択するコラムデコーダ
と、各センスアンプ選択トランジスタの出力電極に接続
されたデータバス信号線を有し、かつ、該ワード線と該
データバス信号線が異なる配線層によって形成され、コ
ラム選択信号線がセンスアンプ列を横断し、データバス
信号線がセンスアンプ列を縦断していることを特徴とす
る半導体記憶装置。 - 【請求項２】 ワード線が第１層目の配線層によって形
成され、コラム選択信号線が第１層目の配線層の上に形
成された第２層目の配線層によって形成され、データバ
ス信号線が第２層目の配線層の上に形成された第３層目
の配線層によって形成されていることを特徴とする請求
項１に記載された半導体記憶装置。 - 【請求項３】 マトリクス状に配設された複数のメモリ
セルと、各メモリセルに接続されたローカルワード線
と、該ローカルワード線を選択するローカルロウデコー
ダと、該ローカルロウデコーダに接続されたグローバル
ワード線と、該グローバルワード線を選択するグローバ
ルロウデコーダと、各メモリセルに接続されたビット線
と、入力電極にビット線が接続されたセンスアンプ列
と、該センスアンプに接続するセンスアンプ選択トラン
ジスタのゲート電極に接続されたコラム選択信号線と、
該コラム選択信号線を選択するコラムデコーダと、各セ
ンスアンプ選択トランジスタの出力電極に接続されたデ
ータバス信号線を有し、かつ、ローカルワード線が第１
層目の配線層によって形成され、コラム選択信号線が第
２層目の配線層によって形成され、グローバルワード線
が第３層目の配線層によって形成されていることを特徴
とする半導体記憶装置。 - 【請求項４】 第３層目の配線層がリードフレーム材と
同一の金属薄板によって形成されていることを特徴とす
る請求項２または請求項３に記載された半導体記憶装
置。 - 【請求項５】 マトリクス状に配設された複数のメモリ
セルと、各メモリセルに接続されたワード線と、ワード
線を選択するロウデコーダと、各メモリセルに接続され
たビット線と、各ビット線が入力電極に接続されたセン
スアンプ列と、センスアンプに接続するセンスアンプ選
択トランジスタのゲート電極に接続されたコラム選択信
号線と、該コラム選択信号線を選択するコラムデコーダ
と、各センスアンプ選択トランジスタの出力電極に接続
されたデータバス信号線を有し、かつ、ワード線が第１
層目の配線層によって形成され、データバス信号線が第
１層目の配線層の上に形成された第２層目の配線層によ
って形成され、コラム選択信号線がメモリセル領域上で
は該第２層目の配線層によって形成され、センスアンプ
領域上では第１層目の配線層によって形成されているこ
とを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01501194A JP3603229B2 (ja) | 1994-02-09 | 1994-02-09 | 半導体記憶装置 |
| US08/384,822 US5561623A (en) | 1994-02-09 | 1995-02-07 | High speed DRAM with novel wiring structure |
| KR1019950002221A KR0182850B1 (ko) | 1994-02-09 | 1995-02-08 | 반도체 기억장치 |
| TW084105226A TW274637B (ja) | 1994-02-09 | 1995-05-24 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01501194A JP3603229B2 (ja) | 1994-02-09 | 1994-02-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226442A true JPH07226442A (ja) | 1995-08-22 |
| JP3603229B2 JP3603229B2 (ja) | 2004-12-22 |
Family
ID=11876945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01501194A Expired - Lifetime JP3603229B2 (ja) | 1994-02-09 | 1994-02-09 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5561623A (ja) |
| JP (1) | JP3603229B2 (ja) |
| KR (1) | KR0182850B1 (ja) |
| TW (1) | TW274637B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094069A (ja) * | 1999-09-21 | 2001-04-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3488735B2 (ja) | 1994-03-03 | 2004-01-19 | 三菱電機株式会社 | 半導体装置 |
| US6686288B1 (en) * | 1996-02-21 | 2004-02-03 | Micron Technology, Inc. | Integrated circuit having self-aligned CVD-tungsten/titanium contact plugs strapped with metal interconnect and method of manufacture |
| JPH10242422A (ja) * | 1997-02-28 | 1998-09-11 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP3047850B2 (ja) | 1997-03-31 | 2000-06-05 | 日本電気株式会社 | 半導体装置 |
| TW396454B (en) | 1997-06-24 | 2000-07-01 | Matsushita Electrics Corporati | Semiconductor device and method for fabricating the same |
| US6528888B2 (en) * | 1997-11-14 | 2003-03-04 | Texas Instruments Incorporated | Integrated circuit and method |
| US6066552A (en) * | 1998-08-25 | 2000-05-23 | Micron Technology, Inc. | Method and structure for improved alignment tolerance in multiple, singularized plugs |
| KR100388319B1 (ko) | 1998-12-30 | 2003-10-10 | 주식회사 하이닉스반도체 | 로우디코딩어레이의출력신호배치구조 |
| US6096649A (en) * | 1999-10-25 | 2000-08-01 | Taiwan Semiconductor Manufacturing Company | Top metal and passivation procedures for copper damascene structures |
| JP3652612B2 (ja) * | 2001-02-20 | 2005-05-25 | 松下電器産業株式会社 | 半導体記憶装置 |
| US20070132049A1 (en) * | 2005-12-12 | 2007-06-14 | Stipe Barry C | Unipolar resistance random access memory (RRAM) device and vertically stacked architecture |
| ES2519447T3 (es) | 2008-07-24 | 2014-11-07 | Sdi Corporation | Grapadora con un dispositivo de aplanado de patas |
| CN103456350A (zh) * | 2012-05-30 | 2013-12-18 | 辉达公司 | 半导体存储装置及字线译码布线方法 |
| US10472796B2 (en) * | 2016-01-21 | 2019-11-12 | William D. Woodward | Rock blade |
| KR102707746B1 (ko) | 2017-09-06 | 2024-09-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 기억 장치, 및 전자 기기 |
| WO2020170069A1 (ja) | 2019-02-22 | 2020-08-27 | 株式会社半導体エネルギー研究所 | エラー検出機能を有する記憶装置、半導体装置、および、電子機器 |
| US11113443B1 (en) * | 2020-06-12 | 2021-09-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit with thicker metal lines on lower metallization layer |
| US20220181341A1 (en) * | 2020-12-03 | 2022-06-09 | Micron Technology, Inc. | Transistors with raised extension regions and semiconductor fins |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766666B2 (ja) * | 1988-08-29 | 1995-07-19 | 三菱電機株式会社 | 半導体記憶装置 |
| US5193076A (en) * | 1988-12-22 | 1993-03-09 | Texas Instruments Incorporated | Control of sense amplifier latch timing |
| US5423730A (en) * | 1989-04-19 | 1995-06-13 | Hirsch; David E. | Physical fitness training apparatus and method of using |
| JP3533227B2 (ja) * | 1992-09-10 | 2004-05-31 | 株式会社日立製作所 | 半導体記憶装置 |
-
1994
- 1994-02-09 JP JP01501194A patent/JP3603229B2/ja not_active Expired - Lifetime
-
1995
- 1995-02-07 US US08/384,822 patent/US5561623A/en not_active Expired - Lifetime
- 1995-02-08 KR KR1019950002221A patent/KR0182850B1/ko not_active IP Right Cessation
- 1995-05-24 TW TW084105226A patent/TW274637B/zh not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094069A (ja) * | 1999-09-21 | 2001-04-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW274637B (ja) | 1996-04-21 |
| KR0182850B1 (ko) | 1999-03-20 |
| US5561623A (en) | 1996-10-01 |
| JP3603229B2 (ja) | 2004-12-22 |
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