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KR100388319B1 - 로우디코딩어레이의출력신호배치구조 - Google Patents

로우디코딩어레이의출력신호배치구조 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 포함되어 다수의 메모리 어레이의 워드선 주소를 결정하는데 사용하는 로우디코딩 어레이의 출력신호 배치 구조에 관한 것으로, 로우 디코딩 어레이(메인워드라인 및 서브워드라인 어레이 구성)에 사용되는 워드선의 인에이블(pxi)과 디스에이블(pxib) 신호의 버스 구성에 있어서, 일부는 셀어레이의 일측단부에 또다른 일부는 상기 셀어레이의 중간쯤(비트선 분할부)에 배치시킴으로써, 메모리 어레이의 배치시 면적 감소 및 워드선 제어신호의 로우드 감소에서 오는 고속동작을 실현시킬 수 있는 효과가 있다.
이를 구현하기 위한 본 발명의 로우디코딩 어레이의 출력신호 배치 구조는, 다수의 메모리 셀로 이루어진 단위 메모리 어레이에서, 적어도 로우디코딩 어레이의 출력신호를 일부는 비트선 분할부 위를 통해 상단과 하단의 단위 메모리 어레이 서브 워드라인 드라이버를 제어하고, 또 다른 일부는 일측단부 단위 비트센스앰프 위를 통해 단위 메모리 어레이 서브 워드라인 드라이버를 제어하여 최종 워드선을 선택하도록 하는 것을 특징으로 한다.

Description

로우디코딩 어레이의 출력신호 배치 구조
본 발명은 반도체 메모리 장치에 포함되어 다수의 메모리 어레이의 워드선 주소를 결정하는데 사용하는 신호 배치에 관한 기술로서, 보다 상세하게는 로우디코딩 어레이의 출력신호(버스) 배치 구조에 관한 것이다.
상기 로우디코딩 어레이의 출력신호란 워드선 인에이블(pxi),디스에이블(pxib) 신호를 말하며, 통상적으로 동작 전압은 인에이블(pxi)에는 고전압을, 디스에이블(pxib)에는 내부전압(저전압)을 사용하며 상기 두 신호를 입력받아 최종 워드선에 연결시켜 주는 기능블록을 서브 워드라인 드라이버(이하 'SWD'라 칭함)라고 한다.
종래 기술의 로우디코딩 어레이의 출력신호(버스) 배치 구성은 도 1에서와 같이, 그 기본 구조는 다수의 서브 메모리 어레이(10)와 SWD(13)로 구성된 단위 메모리 어레이(12), 그리고 그 단위 메모리 어레이(12)와 일측단부에서 공급되는 메인 로우디코더(17)로 된 셀블럭(11) 형태로 구성되며 워드선 드라이버(19)로부터 로우디코딩 어레이의 출력신호(15)의 제어를 받아 서브 워드 라인 드라이버(13)에서 최종 워드선(cw1<0>)을 선택하는 형태이다.
여기서, 로우디코딩 어레이의 출력신호(15)는 단위 메모리 어레이(12) 당 한 개가 사용되고, 동시에 로우디코딩 어레이의 출력신호(15)의 버스 밑에는 다수의 비트 센스 앰프로 구성된 단위 비트 센스앰프(16)가 있으며, 또한 워드선 드라이버(19)의 디코딩을 위하여 2 비트의 로우 어드레스가 사용되었다면 도 1에서와 같이, 4개의 단위 메모리 어레이(12), 4개의 워드선 드라이버(19) 그리고 4개의 로우디코딩 어레이의 출력신호(15)가 사용됨을 알수가 있다.
그러나, 상기와 같이 구성된 종래의 로우디코딩 어레이의 출력신호 배치 구조에 있어서는, 한 개의 워드선 드라이버(19)가 4개의 단위 메모리 어레이(12)를 제어해야 되기 때문에 그 프로파게이션 딜레이는 4Δt(단위 메모리 어레이 워드선전송속도 : Δt)로서 고속 동작에 결점이 있었고, 또한 로우디코딩 어레이의 출력신호(15)가 단위 비트 센스앰프(16)당 버스 페어가 위 영역을 차지하여 그 라인 배치에 해당하는 면적이 4배로 소모되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 발명된 것으로, 그 목적으로 하는 바는 로우 디코딩 어레이(메인워드라인 및 서브워드라인 어레이 구성)에 사용되는 워드선의 인에이블(pxi)과 디스에이블(pxib) 신호의 버스 구성에 있어서, 일부는 셀어레이의 일측단부에 또다른 일부는 상기 셀어레이의 중간쯤(비트선 분할부)에 배치시킴으로써, 메모리 어레이의 배치시 면적 감소 및 워드선 제어신호의 로우드 감소에서 오는 고속동작을 실현시킨 로우디코딩 어레이의 출력신호 배치 구조를 제공하는데 있다.
도 1은 종래의 로우디코딩 어레이의 출력신호 배치 회로도
도 2는 본 발명의 실시예에 의한 로우디코딩 어레이의 출력신호 배치 회로도
도 3은 단위 메모리 어레이의 서브 워드라인 드라이버 회로도
<도면의 주요부분에 대한 부호의 설명>
10 : 서브 메모리 어레이 11 : 셀 블럭
12,22 : 단위 메모리 어레이 13,23 : 서브 워드라인 드라이버
15,25 : 로우디코딩 어레이의 출력신호
16,27 : 단위 비트센스앰프 17,21 : 메인 로우디코더
19,29 : 워드선 드라이버 26 : 비트선 분할부
상기 목적을 달성하기 위하여, 본 발명의 로우디코딩 어레이의 출력신호 배치 구조는,
복수의 메모리 셀로 구성된 복수의 단위 메모리 어레이를 포함하는 반도체 메모리 장치에 있어서,
로우 디코딩 어레이의 출력 신호를 일부는 비트선 분할부 영역 위에 배치되고,
상기 로우 디코딩 어레이의 출력 신호의 다른 일부는 단위 비트센스앰프 영역 위에 배치되어,
상기 로우 디코딩 어레이의 출력 신호가 인접한 적어도 두개 이상의 상기 단위 메모리 어레이의 서브 워드라인 드라이버를 제어하여 최종 워드선을 선택하는 것을 특징으로 한다.
여기서, 상기 소정의 로우디코딩 어레이의 출력신호가 CMOS 셀라인구동기를 가진 서브 워드라인 드라이버의 입력으로 작용하는 것이 바람직하다.
또한, 상기 메인 로우디코더에 입력된 제 1 로우 어드레스로부터 생성되는 출력 신호와 상기 소정의 디코딩된 고전압의 선택으로 인에이블되는 셀 워드선이 단위 메모리 어레이당 8개이며, 상기 셀 어레이의 비트선 분할부에 위치하던 로컬 데이터 버스 라인을 상기 셀어레이의 일측 단부에서 공유하도록 하는 것이 바람직하다.
이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명의 실시예에 의한 로우디코딩 어레이의 출력신호 배치 회로도로서, 상단에서부터 단위 비트센스앰프(27), 단위 메모리 어레이(22), 비트선 분할부(26), 단위 메모리 어레이(22), 단위 비트센스앰프(27) 형태를 가지며, 일측단부에 상단에서부터 메인 로우디코더(21)와 워드선 드라이버(29)를 가진 반복된 구조를 가진다.
다수의 메모리셀로 이루어진 단위 메모리 어레이(22)의 일측단부에 설치되어 로우어드레스를 디코딩하는 로우디코더(21)와, 상기 로우디코더의출력신호(mwlb<0>)에 응답하여 소정의 디코딩된 고전압(pxi<0>)을 최종 워드선(cwl<0>)에 공급하는 서브 워드라인 드라이버(23)를 포함하여 구성된다.
도 3은 도 2에 도시된 로우딩코딩 어레이의 출력신호 배치 회로에서 서브 워드라인 드라이버의 상세 회로도이다.
각 서브 워드라인 드라인버(23)는, 상기 로우디코더의 출력신호에 응답하여 상기 최종 워드선에 실린 전압을 소정의 디코딩된 고전압(pxi)으로 풀업 시키는 PMOS 트랜지스터(Q1/Q4)와, 상기 로우디코더의 출력신호에 응답하여 상기 최종 워드선에 실린 전압을 풀다운 시키는 제 1 NMOS 트랜지스터(Q2/Q5)와, 또한 병렬로 상기 최종 워드선에 실린 전압을 풀다운 시키는 제 2 NMOS 트랜지스터(Q3/Q6)를 구비하고, 상기 각 메모리셀에 분산 배치되어 각기 메모리셀의 최종 워드선을 구동하는 다수의 CMOS 셀라인구동기를 가진다. 상기 다수의 CMOS 셀 라인 구동기 중에서 서로 이웃하는 구동기는 서로 다른 소정의 디코딩된 고전압을 최종 워드선으로 입력하여 구비된다.
상기 로우디코더의 출력신호(mwlb<0>)에 응답하여 워드선 드라이버(29)에서 소정의 디코딩된 고전압(pxi)은 비트선 분할부(26), 또는 단위 비트 센스 앰프(27) 위를 통해 서브 워드라인 드라이버(23)에 입력으로 작용하여 최종 워드선을 구동한다.
또한, 상기 메모리 셀의 최종 워드선(cwl<0>)을 구동하기 위하여, 상기 서브 워드라인 드라이버(23)의 CMOS 셀라인 구동기 일측부(Q1∼Q6)중 최종 워드선(cwl<0>) 인에이블시에는 상기 로우디코더의 출력신호(mwlb<0>)가 로직로우로, 소정의 디코딩된 고전압(pxi<0>)은 로직하이로, 소정의 디코딩된 내부전압(pxib<0>)은 로직로우가 되어 최종 워드선(cwl<0>) 디스에이블시에는 상기 로우디코더의 출력신호(mwlb<0>)가 로직하이로, 소정의 디코딩된 고전압(pxi<0>)은 로직로우로, 소정의 디코딩된 내부전압(pxib<0>)은 로직하이가 되어 최종 워드선(cwl<0>)을 로직로우로 클리어 한다.
특히, 본 발명의 실시예에서 상기 서브 워드라인 드라이버(23)의 CMOS 셀라인 구동기 일부로 제공되는 로우디코딩 어레이의 출력 신호(25)중 소정의 디코딩된 고전압이 2개의 단위 메모리 어레이(22)를 제어하여 부하를 반으로 줄여 딜레이를 감소시키고, 일부는 셀어레이의 일측단부에 또다른 일부는 상기 셀어레이의 중간쯤(비트선 분할부(26))에 배치하여 로우디코딩 어레이의 출력신호(25)중 비트선 분할부(26) 위에 놓인 라인 피치에 해당하는 면적 감소의 효과가 있다. 여기서 디바이스(Device) 내에 단위 메모리 어레이(22), 비트선 분할부(26), 단위 메모리 어레이(22), 단위 비트센스앰프(27)가 반복적으로 어레이 되므로 메모리의 대용량화됨에 따라 상기 면적 감소의 효과는 증식적으로 더욱 극대화 될 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 로우디코딩 어레이의 출력신호 배치 구조에 의하면, 로우 디코딩 어레이(메인워드라인 및 서브워드라인 어레이 구성)에 사용되는 워드선의 인에이블(pxi)과 디스에이블(pxib) 신호의 버스 구성에 있어서, 일부는 셀어레이의 일측단부에 또다른 일부는 상기 셀어레이의 중간쯤(비트선 분할부)에 배치시킴으로써, 메모리 어레이의 배치시 면적 감소 및 워드선 제어신호의 로우드 감소에서 오는 고속동작을 실현시킬 수 있는 효과가 있다.
즉, 한 개의 워드선 드라이버(29)가 2개의 단위 메모리 어레이(22)를 제어하여 딜레이를 2Δt(단위 메모리 어레이 워드선 전송속도 : Δt)로 감소시켜 고속으로 동작시킬 수 있으며, 로우디코딩 어레이의 출력 신호(25)중 일부는 셀 어레이의 일측 단부에 또 다른 일부는 상기 셀어레이의 중간쯤(비트선 분할부(26))에 배치하여 로우디코딩 어레이의 출력 신호(25)중 비트선 분할부(26) 위에 놓인 라인 피치에 해당하는 면적을 감소시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 복수의 메모리 셀로 구성된 복수의 단위 메모리 어레이를 포함하는 반도체 메모리 장치에 있어서,
    로우 디코딩 어레이의 출력 신호의 일부는 비트선 분할부 영역 위에 배치되고,
    상기 로우 디코딩 어레이의 출력 신호의 다른 일부는 단위 비트센스앰프 영역 위에 배치되어,
    상기 로우 디코딩 어레이의 출력 신호가 인접한 적어도 두개 이상의 상기 단위 메모리 어레이의 서브 워드라인 드라이버를 제어하여 최종 워드선을 선택하는 것을 특징으로 하는 로우 디코딩 어레이의 출력신호 배치 구조.
  2. 제 1 항에 있어서,
    상기 소정의 로우디코딩 어레이의 출력신호가 CMOS 셀라인구동기를 가진 서브 워드라인 드라이버의 입력으로 작용하는 것을 특징으로 하는 로우디코딩 어레이의 출력신호 배치 구조.
  3. 제 1 항에 있어서,
    상기 메인 로우디코더에 입력된 제 1 로우 어드레스로부터 생성되는 출력 신호와 상기 소정의 디코딩된 고전압의 선택으로 인에이블되는 셀 워드선이 단위 메모리 어레이당 8개인 것을 특징으로 하는 로우디코딩 어레이의 출력신호 배치 구조.
  4. 제 1 항에 있어서,
    상기 셀 어레이의 비트선 분할부에 위치하던 로컬 데이터 버스 라인을 상기 셀어레이의 일측 단부에서 공유하도록 하는 특징으로 하는 로우디코딩 어레이의 출력신호 배치 구조.
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