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CN103456350A - 半导体存储装置及字线译码布线方法 - Google Patents

半导体存储装置及字线译码布线方法 Download PDF

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CN103456350A CN2012101738038A CN201210173803A CN103456350A CN 103456350 A CN103456350 A CN 103456350A CN 2012101738038 A CN2012101738038 A CN 2012101738038A CN 201210173803 A CN201210173803 A CN 201210173803A CN 103456350 A CN103456350 A CN 103456350A
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郭靖
陈华
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Abstract

本发明公开了一种半导体存储装置及字线译码布线方法。本发明涉及半导体存储领域，解决了现有技术中为改善字线信号质量而导致布线拥塞等问题。本发明实施例提供的方案为：一种半导体存储装置及字线译码布线方法，将半导体存储装置的存储阵列划分成多个较小存储阵列，在所述第一金属层对第一次译码的行地址进行布线，在所述第一金属层下方的第二金属层对第二次译码的行地址进行布线，译码输出字线驱动所述多个较小的存储阵列。本发明实施例适用于多种半导体存储芯片设计，包括：片上缓存、旁路转换缓冲、内容可寻址存储器、ROM、EEPROM及SRAM等。

Description

半导体存储装置及字线译码布线方法
技术领域
本发明涉及半导体存储领域，具体涉及一种半导体存储装置及字线译码布线方法。
背景技术
在当今的芯片中，内存经常需要消耗大量的芯片面积，并且，内存也是经常成为限制芯片在较低运行电压和较高速度上运行的一个瓶颈。例如，静态随机存取存储器（static random access memory，SRAM）经常占据较大的金属布线资源，在布局布线(P&R)设计中，容易产生严重的金属层布线拥塞的问题。
对于SRAM而言，设计的重点是字线（word line，WL），而不是时钟。如果字线的寄生电阻电容（RC）过大，会造成字线的信号不是理想的方波，而有很大的斜率，斜率和走线的长度成平方关系，这样，就会显著影响目标频率和Vcc_min。早期地，每进行一次代线升级，字线上的RC就会增加两倍多，而从40nm（纳米）开始，则会增加到4-10倍。因此需要尽量减少寄生RC延迟，从而提高字线的质量。
业界SRAM的物理实现最通常采用单边驱动方式（single-driven方式），即地址译码及驱动逻辑被布置在整个存储阵列的一侧，字线自译码输出贯穿整个存储单元阵列。在进入65nm以下工艺后，存储阵列字线自身的RC延迟已严重影响SRAM性能及良率。由于RC延迟与走线长度成平方关系，电路设计中需要通过将长距离走线的字线分割成较短字线来改善字线斜率及延迟。
现有技术中经常考虑采用中间驱动（center-driven）的方式缩短字线的长度，例如，可将整个存储阵列划分成两个较小的存储阵列，在两个存储阵列的中间进行布线。但是，这种中间驱动的方式，中间的走线非常密集，布线设计复杂，并且不能充分利用共同的控制逻辑和芯片面积。现有技术的另一种实现中，如图1所示，采用一种全局驱动(global-driven)方式,其以中间驱动方式为基础。在SRAM100中，在上金属层（如M5层）完成字线的译码布线，包括通过预译码器110的预译码和通过终译码器120的终译码，然后在M5层下面的金属层（如M3层）与存储阵列141和存储阵列142连接。虽然全局性驱动方式解决了上述中间驱动方式的一些问题，但是，上金属层的布线变得非常拥挤，而且，由于电源和接地信号也位于上金属层，所以需要进行字线的屏蔽。
在上述过程中，发明人发现现有技术中至少存在如下问题：
为改善字线信号质量而导致布线拥塞。
发明内容
针对现有技术的不足，本发明提供了一种半导体存储装置及字线译码布线方法，能够在缩短走线长度的基础上，实现简单布线，从而节约了芯片面积，减小了寄生RC。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明提供了一种半导体存储装置，包括：
存储阵列，所述存储阵列划分为多个较小的存储阵列；
预译码器，用于接收行地址并进行所述行地址的第一次译码，所述预译码器在第一金属层与所述第一次译码输出的行地址线连接；
终译码器，用于接收经第一次译码的行地址并进行所述行地址的第二次译码，所述终译码器位于所述多个较小的存储阵列之间，所述终译码器在所述第一金属层下方的第二金属层经字线与所述存储阵列连接，所述字线为所述第二次译码输出的行地址线。
优选的，经所述预译码器第一次译码的行地址为独热码。
优选的，所述预译码器为多个。
优选的，所述终译码器为多个，所述多个终译码器通过所述字线驱动对应的所述多个较小的存储阵列。
本发明提供了一种字线译码布线方法，所述字线用于驱动半导体装置的存储阵列，所述存储阵列划分为多个较小的存储阵列，所述半导体存储装置包括第一金属层和所述第一金属层的下方的第二金属层，所述方法包括：
接收行地址并在所述第一金属层对第一次译码的行地址进行布线；
接收所述第一次译码的行地址并在所述第二金属层对第二次译码的行地址进行布线。
优选的，经所述第一次译码的行地址为独热码。
优选的，多个预译码器进行所述第一次译码。
优选的，所述半导体存储装置为多端口半导体存储器。
优选的，多个终译码器进行所述行地址的第二次译码，所述多个译码器通过所述字线驱动对应所述的多个较小的存储阵列。
本发明实施例提供的半导体存储装置及字线译码布线方法，将预译码和终译码的布线分别在不同的金属层实现，布线较为简单，同时，节约了走线长度，减少寄生RC。另外，由于预译码的地址可为独热码，预译码后的地址线不需要进行遮蔽处理。
以上对本发明示例性实施例的简要概括用于提供对这类实施例的基本理解。此概括并不是本发明设想的所有方面的宽泛概述，并且既不意图确定所有实施例的关键或决定性要素也不意图限制任何或所有实施例的范围。其唯一目的在于简要地提出一个或多个方面的一些构思，作为下面更为详细的描述的前序。为了实现前述的以及相关的目的，一个或多个实施例包括将在下面充分描述且在权利要求书中特别指出的特征。下面的描述和附图详细地阐述了一个或多个实施例的某些示例性特征。不过，这些特征仅通过可以采用各方面原理的各种方式中的一些来加以说明，但此描述意图包括所有这样的方面及其等同物。
附图说明
附图包含于说明书中并构成说明书的一部分，示出了本发明的一个或多个示例性实施例，与详细描述一起用于解释本发明实施例的原理和实施方式。
附图中：
图1示出了现有技术中一种半导体存储装置的示意图；
图2示出了根据本发明实施例的一种半导体存储装置的示意图；
图3示出了根据本发明实施例的一种字线译码布线方法的流程示意图。
具体实施方式
现在，将更为详细地描述本发明的优选实施方式，其示例在附图中示出。本领域普通技术人员应认识到，下面的描述仅仅是示例性的而并非意图进行任何方式的限定。
本发明实施例中的存储器包括但不限于下面的类型：静态随机存储（static random access memory，SRAM）、动态随机存储（dynamic randomaccess memory，DRAM）、同步动态随机存储（synchronous static randomaccess memory，SDRAM）、可擦除可编程只读存储（erasable programmableread-only memory，EPROM）、电子可擦除可编程只读存储（electricallyerasable programmable read-only memory，EPROM）或者闪存（Flash memory）。
本发明的实施例以SRAM为例，但是，同样适用于上述的存储器。
为了方便说明，仅将SRAM中用于解释本发明实施例的单元示出。如图2所示，SRAM200包括两个金属层，例如，分别为M3和M5，M5位于M3的上方。其他的金属层未示出。应注意，本发明的示例性的附图，只是为了方便表示M3层和M5层之间的位置关系，图示中SRAM其中的部件之间的位置关系并不是实际的物理位置关系，除非在本发明中做出明确的限定。在SRAM200中，包括存储阵列、预译码器210、终译码器220。其中存储阵列以一个256*256存储单元组成的存储阵列为例。存储阵列划分为两个较小的存储阵列区域，分别为存储阵列241（0-127）和存储阵列242（128-255）。预译码器210用于接收行地址并用于行地址的第一次译码。终译码器220用于接收第一次译码后的行地址并进行行地址的第二次译码。在M3中，对第一次译码的行地址进行布线，在M5中，对第二次译码的行地址进行布线。终译码器220经第一次译码的行地址线与预译码器210连接，终译码器220位于两个存储阵列的中间，并通过字线与两个较小的存储阵列连接，字线为终译码器220第二次译码的行地址线。这样，不同于全局驱动方式中将全部译码后的地址通过字线传送到M5层，仅是预译码的地址传送到M5层中的终译码器。
在另一个本发明实施例中，首先，8位地址通过预译码器进行预译码，预译码器有三个预译码器组成，分别为2个3-8的预译码器和1个2-4的预译码器。这样，8条地址线在M5层经过预译码器预译码后，变为20条地址线。每个预译码器的预译码地址都是独热码（one-hot），因此，预译码地址可以不用相邻遮蔽的方式加以布线，这就最小化了M5层中布线的使用率。然后，20条地址线在M3层经过的终译码器译码后，就变为256条字线。字线的长度也就短于全局驱动方式的字线长度。另外，在进入终译码器前，预译码后的20条地址线通过一个与非门，再与终译码器连接。
本发明实施例中的终译码器可以为多个，多个终译码器分别进行局部译码，用于通过字线分别驱动每个终译码器各自对应的存储阵列。
另外，本发明实施例可适用于多端口（multi-port）SRAM。在多端口SRAM中，由于需要对应的多组字线，字线布线更加密集，所以本发明实施例的字线布线方式对于多端口SRAM更为适用。
本发明实施例还提供了一种字线译码布线方法，所述字线用于驱动半导体装置的存储阵列，所述存储阵列划分为多个较小的存储阵列，所述半导体存储装置包括第一金属层和所述第一金属层的下方的第二金属层，所述方法包括：
步骤302，接收行地址并在所述第一金属层对第一次译码的行地址进行布线；
步骤304，接收经第一次译码的行地址并在所述第二金属层对第二次译码的行地址进行布线。
本发明实施例提供的半导体存储装置及字线译码布线方法，将预译码和终译码的布线分别在不同的金属层实现，布线较为简单，同时，节约了走线长度，减少寄生RC。另外，由于预译码的地址可为独热码，译码后的地址线不需要进行遮蔽处理。
应理解，本发明实施例中字线译码布线方法的具体实现方案可以参照半导体存储装置中的方案实现，此处不再赘述。
本发明实施例适用于多种半导体存储芯片设计，包括：片上缓存、旁路转换缓冲(Translation Look-aside Buffer,TLB)、内容可寻址存储器（Content Addressable Memory,CAM）、ROM、EEPROM及SRAM等。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等同范围所界定。

Claims (10)

1.一种半导体存储装置，包括：
存储阵列，所述存储阵列划分为多个较小的存储阵列；
预译码器，用于接收行地址并进行所述行地址的第一次译码，所述预译码器在第一金属层与所述第一次译码输出的行地址线连接；
终译码器，用于接收经第一次译码的行地址并进行所述行地址的第二次译码，所述终译码器位于所述多个较小的存储阵列之间，所述终译码器在所述第一金属层下方的第二金属层经字线与所述存储阵列连接，所述字线为所述第二次译码输出的行地址线。
2.根据权利要求1所述的半导体存储装置，其特征在于，经所述预译码器第一次译码的行地址为独热码。
3.根据权利要求1或2所述的半导体存储装置，其特征在于，所述预译码器为多个。
4.根据权利要求1或2所述的半导体存储装置，其特征在于，所述终译码器为多个，所述多个终译码器通过所述字线驱动对应的所述多个较小的存储阵列。
5.根据权利要求1所述的半导体存储装置，其特征在于，所述半导体存储装置为多端口半导体存储器。
6.根据权利要求1所述的半导体存储装置，其特征在于，所述半导体装置为SRAM、DRAM或ROM。
7.一种字线译码布线方法，所述字线用于驱动半导体装置的存储阵列，所述存储阵列划分为多个较小的存储阵列，所述半导体存储装置包括第一金属层和所述第一金属层的下方的第二金属层，所述方法包括：
接收行地址并在所述第一金属层对第一次译码的行地址进行布线；
接收所述第一次译码的行地址并在所述第二金属层对第二次译码的行地址进行布线。
8.根据权利要求7所述的字线译码布线方法，其特征在于，经所述第一次译码的行地址为独热码。
9.根据权利要求7或8所述的字线译码布线方法，其特征在于，多个预译码器进行所述第一次译码。
10.根据权利要求7或8所述的字线译码布线方法，其特征在于，多个终译码器进行所述行地址的第二次译码，所述多个译码器通过所述字线驱动对应所述的多个较小的存储阵列。
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