[go: up one dir, main page]

CN101185141B - 半导体存储装置及搭载它的半导体集成电路 - Google Patents

半导体存储装置及搭载它的半导体集成电路 Download PDF

Info

Publication number
CN101185141B
CN101185141B CN2006800187878A CN200680018787A CN101185141B CN 101185141 B CN101185141 B CN 101185141B CN 2006800187878 A CN2006800187878 A CN 2006800187878A CN 200680018787 A CN200680018787 A CN 200680018787A CN 101185141 B CN101185141 B CN 101185141B
Authority
CN
China
Prior art keywords
memory
capacitor
transistor
selection signal
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006800187878A
Other languages
English (en)
Other versions
CN101185141A (zh
Inventor
高桥英治
齐藤义行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN101185141A publication Critical patent/CN101185141A/zh
Application granted granted Critical
Publication of CN101185141B publication Critical patent/CN101185141B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

一种半导体存储装置，在各存储器模块中选择信号线与字线一一对应并列设置。相邻字线与选择信号线的对中各状态维持成相互相反。在存储器模块内，电源线的分枝与各位线一一对应并列设置。各存储单元中第1晶体管根据字线的状态将电容器与位线连接。并且，第2晶体管根据选择信号线的状态将相同电容器连接到电源线的分枝。在行方向排列的存储单元中，第1晶体管的栅极与相同的字线连接，第2晶体管的栅极与相同的选择信号线连接。可以将被作为旁路电容器使用的存储单元的数量动态地变更。

Description

半导体存储装置及搭载它的半导体集成电路
技术领域
本发明涉及半导体存储装置，特别涉及半导体集成电路搭载的半导体存储装置。
背景技术
动态型半导体存储装置(DRAM)，容易高集成化及大容量化。近几年来，被与逻辑电路集成到同一芯片的DRAM(混载DRAM)，得到广泛的利用。因为混载DRAM的数据传输速度特别高，所以适合于进行大量数据的高速运算及通信的系统LSI(例如图形LSI)。另一方面，与普通的DRAM相比，混载DRAM的制造工艺复杂。作为使混载DRAM的制造工艺简单化的现有技术，例如下述技术已经广为人知(例如参照专利文献1)。在采用该现有技术的DRAM中，存储单元阵列的一部分——存储单元的电容器，如下所述，被转用作旁路电容器(平滑电容)(参照图2)。多个位线206、207、208的连接端子Bi+1、Bi、Bi-1，与电源线VDD连接。另一方面，字线203、204的连接端子Wi、Wi+1被维持成规定的电位VWL。该电位VWL，将各存储单元包含的传输门201维持成接通状态。其结果，各存储单元的电容器202，通过传输门201和位线206、207或208做媒介，与电源线VDD连接。这样，各存储单元的电容器201就作为附加在电源线VDD和接地之间的旁路电容器发挥作用，抑制电源线VDD的电位变化。作为旁路电容器，与通常利用的MOS晶体管的层间电容及布线间电容相比，存储单元的电容器对于一般的元件面积而言的电容比高。因此，能够在确保小面积而且大规模的平滑电容的情况下，从DRAM混载制造工艺中省略旁路电容器的制造工艺。
专利文献1：JP特开2003-332532号公报
在上述的那种现有技术的DRAM中，与被作为旁路电容器使用的存储单元连接的位线和字线的各电位被固定，所以这些存储单元完全丧失原来的存储功能(存储比特信息的能力)。就是说，被作为旁路电容器使用的存储单元的总数一定，而且不变。另一方面，DRAM包含的存储单元中，被实际用来存储比特信息的单元的数量，通常随着应用程序、环境及动作状态而变动。这样，为了进一步提高存储单元的利用效率，实现DRAM的更有效的小面积化，需要按照应用所要求的性能、环境及使用状况动态地变更被作为旁路电容器利用的存储单元的数量。
发明内容
本发明旨在提供可以将被作为旁路电容器使用的存储单元的数量动态地变更的半导体存储装置。
采用本发明的半导体存储装置，能够将存储单元的旁路电容器与电源线连接，而且能够该连接断开。因此，可以变更与电源线连接、被作为旁路电容器利用的电容器的数量。理想的半导体存储装置，具有：并列配置的多个位线；
在与位线相交的方向并列配置的多个字线；
被一个字线控制，将所述电容器中的一个与位线中的一个连接的第1晶体管；
将该电容器与电源线连接的第2晶体管；
控制第2晶体管的选择信号线。更理想的方式是，规定数量的第2晶体管，被相同的选择信号线控制。选择信号线最好与规定数量的字线一一对应地设置。此外，与第2晶体管连接的电源线，可以随着与规定数量的位线或字线连接的存储单元组的不同而不同。
采用本发明的半导体存储装置，可以取代第2晶体管，具有将位线中的一个与电源线连接的第3晶体管。这时，选择信号线控制第3晶体管。更理想的方式是，规定数量的第3晶体管，被相同的选择信号线控制。第3晶体管还可以将多个位线与相同的电源线连接。
在采用本发明的所述半导体存储装置中，各存储单元的电容器，在第2或第3晶体管的接通期间，作为旁路电容器发挥作用，在第2或第3晶体管的断开期间，作为存储器发挥作用。这样，该半导体存储装置，可以使没有被用于存储比特信息的存储单元的电容器作为旁路电容器发挥作用，抑制电源线的电位变动。进而，由于能够用选择信号线控制第2或第3晶体管的各通断状态，所以能够用单元单位、字码单位或块单位，动态变更作为旁路电容器利用的存储单元的电容器的数量。
采用本发明的半导体集成电路，具有采用本发明的上述半导体存储装置，按照处理，变更其存储单元中与电源线连接的电容器的数量。该半导体集成电路最好还具有：执行规定的应用程序的逻辑电路部(最好是CPU)，及
存储器控制部，该存储器控制部按照来自逻辑电路部的命令，控制所述半导体存储装置，特别是按照处理，变更与电源线连接的电容器的数量。存储器控制部，最好按照处理，控制选择信号线。此外，该半导体存储装置，可以进而包含控制选择信号线的寄存器；存储器控制部，按照处理，控制所述寄存器。
采用本发明的上述半导体集成电路，将上述半导体存储装置的存储单元包含的电容器中没有被用于存储比特信息的电容器与电源线连接，使其作为旁路电容器发挥作用，控制电源线的电位变动。该半导体存储装置特别可以直接或用上述寄存器控制选择信号线。这样，可以最好按照应用要求的性能、环境及存储器的使用状况，以任意的单位，动态变更作为旁路电容器利用的存储单元的电容器的数量。
采用本发明的上述半导体集成电路，如上所述，可以动态变更搭载的半导体存储装置的存储单元包含的电容器中作为旁路电容器利用的电容器的数量。这样，在该半导体存储装置中，与现有技术的被半导体集成电路搭载的半导体存储装置相比，容易进一步提高存储单元的利用效率，所以能够实现更实效的小面积化。而且，因为应用及环境对于半导体存储装置的制约比较宽松，所以采用本发明的上述半导体集成电路的设计的柔软性高。这样，采用本发明的半导体集成电路，由于能够有效地抑制电源的电位变动，所以作为需要高速动作的数字TV用系统LSI特别有用。另外，采用本发明的半导体存储装置，在可以高速存取的DRAM中应用非常有利。
附图说明
图1是表示采用本发明的第1实施方式的半导体存储装置的方框图。
图2是表示现有技术的半导体存储装置的方框图。
图3是表示采用本发明的第2实施方式的半导体存储装置的方框图。
图4是表示采用本发明的第1实施方式的半导体集成电路的硬件结构的方框图。
图5是表示采用本发明的第1实施方式的半导体集成电路的软件结构的方框图。
图6是表示采用本发明的第3实施方式的半导体集成电路的硬件结构的方框图。
具体实施方式
下面，参照附图，讲述本发明的最佳的实施方式。
(第1实施方式)
采用本发明的第1实施方式的半导体集成电路100，优选的是LSI系统，具有电源线120、逻辑电路部401、存储器控制部402及半导体存储装置(以下称作“存储器磁芯部”)410(参照图4)。电源线120，被维持成一定的电源电位VDD，向半导体集成电路100内的各部供给电力。逻辑电路部401，优选的是CPU系统，用内部总线与半导体集成电路100内的各部连接。逻辑电路部401，执行各种程序(参照图5)，控制半导体集成电路100内的各部的动作。
存储器控制部402，用内部总线特别与存储器磁芯部410连接，用外部总线与在半导体集成电路100之外配置的外部存储器M连接(参照图4)。外部存储器M，优选的是DDR-SDRAM或SRAM。存储器控制部402，根据来自逻辑电路部401的命令，直接控制外部存储器M及存储器磁芯部410。存储器控制部402，将规定的信号组(地址ADR、低位地址选通RAS、列地址选通CAS及容许写入WE)给予存储器磁芯部410，控制在存储器控制部402和存储器磁芯部410之间交换的数据DATA。在存储器控制部402和存储器磁芯部410之间，进而连接多个选择信号线421、422、423、424。
存储器磁芯部410，优选的是DRAM，由多个(在图4中是4个)存储器块411、412、413、414构成(参照图4)。各存储器块411～414，与电源线120和选择信号线421～424连接。在存储器控制部402的作用下，选择信号线421～424中的某一个是有效时，在与该选择信号线连接的存储块中，规定数量的存储单元的电容器与电源线120连接，被作为旁路电容器利用。另一方面，在与非有效的选择信号线421～424连接的存储块中，各存储单元的电容器与电源线120分离，被作为存储器存储比特信息。
采用本发明的第1实施方式的存储块，最好具有存储单元104、字线110、112、…、位线114、115、116、…及选择信号线111、113、…(参照图1)。存储单元104，最好晶格状地排列，构成存储单元阵列。字线110、112、…，在存储单元104之间横向(存储单元阵列的行方向)延伸；位线114、115、…，在存储单元104之间纵向(存储单元阵列的列方向)延伸。选择信号线111、113、…，与各字线110、112、…一个一个地并列设置，在存储单元104之间横向延伸。特别是邻接的字线110和选择信号线111的一对中，各状态被互相相反地维持。就是说，某一个是有效时，另一个通常是非有效。在存储块内，电源线120进而分岔成多个支线。各支线与各位线114、115、…并列设置，在存储单元104之间，朝着列方向延伸。
各存储单元104，包含第1晶体管101、电容器102及第2晶体管103(参照图1)。第1晶体管101，最好是MOSFET，其栅极与最近的字线110连接，源极与最近的位线114连接，漏极与电容器102的一端连接。电容器102的另一端被接地。第2晶体管103，最好是MOSFET，其栅极与最近的选择信号线111连接，源极与最近的电源线120的支线连接，漏极与电容器102的一端连接。就是说，在朝着行方向排列的存储单元104中，第1晶体管101的栅极与相同的字线110连接，第2晶体管103的栅极与相同的选择信号线111连接。另一方面，在朝着列方向排列的存储单元104中，第1晶体管101的源极与相同的位线114连接，第2晶体管103的源极与电源线120的相同的支线连接。
选择信号线的一个111不是有效时，与该选择信号线111连接的第2晶体管103(即被存储单元阵列的一行包含的存储单元104的第2晶体管103)被维持成断开状态。这样，在被存储单元阵列的该行包含的存储单元104中，在使用对应的字线110的第1晶体管101的通断控制下，电容器102作为存储器发挥作用。就是说，该字线110是有效时，位线114和电容器102导通。在电容器102存储的电荷的作用下，位线114的电压电平变化时，可以根据该变化，读出电容器102存储的比特信息。另一方面，位线114被预充电时，电容器102被充电，与位线114的电压电平对应的比特信息，被电容器102存储。
上述选择信号线的一个111是有效时，与该选择信号线111连接的第2晶体管103被维持成接通状态。这样，在被存储单元阵列的一行包含的存储单元104中，电容器102与电源线120接通，与第1晶体管101的通断状态及位线114的状态无关，作为旁路电容器发挥作用。因此，电源线120的电位变动就受到抑制。
这样，在采用本发明的第1实施方式的存储块中，各存储单元的电容器102，与各选择信号线111、113、…的状态对应，既可以作为存储器发挥作用，也可以作为旁路电容器发挥作用。特别是被作为旁路电容器利用的电容器的数量，可以以存储单元阵列的行单位进行变更。
选择信号线，还可以在图1所示的部件之外，按照多个字线的每一个一个一个地设置。这时，被作为旁路电容器利用的电容器的数量，可以将存储单元阵列的多行作为一个单位变更。此外，在存储单元阵列的相同的行中，包含第2晶体管103的存储单元和不包含的存储单元也可以混在一起。这样，被作为旁路电容器利用的电容器的数量，可以将比存储单元阵列的一行包含的存储单元的数量少的数量，作为一个单位变更。进而，还可以与图1所示的一个系统的电源线120不同，设置多个系统的电源线，按照存储单元阵列的规定数量的列或行，使其它系统的电源线与第2晶体管103连接。就是说，与第2晶体管103连接的电源线，在每个与规定数量的位线或字线连接的存储单元的小组(即单元、字码或块)中不同。
采用本发明的第1实施方式的半导体集成电路，采用下述方式，调节上述存储块包含的存储单元的电容器中被作为旁路电容器利用的电容器的数量。
逻辑电路部401，执行各种程序(参照图5)。在程序中，包含各种应用程序1、2、3，操作系统(OS)4及装置驱动器5。应用程序1、2、3，要求OS4利用系统的资源(逻辑电路部401、存储器磁芯部410、外部存储器M等)。OS4管理系统的资源，按照来自各应用程序1、2、3的要求，分配需要实际利用的装置及存储器区域。装置驱动器5，按照来自OS4的指令，实际控制各装置(存储器控制部402、存储器磁芯部410、外部存储器M等)。
系统的存储器空间，被OS4包含的存储器管理机构4A管理(参照图5)。存储器管理机构4A，特别将逻辑性的存储器空间的一部分，分配给存储器磁芯部410和外部存储器M各自的物理性的存储器空间，管理各自的对应关系。这样，各应用程序1、2、3，(在原则上)能够与存储器磁芯部410和外部存储器M之间的硬件上的不同无关，同等地利用系统的存储器空间各区域。在本发明的第1实施方式中，存储器管理机构4A对于存储器磁芯部410，和其存储器区域一起，管理需要被作为旁路电容器利用的存储单元的区域(以下称作“总线控制区域”)。就是说，存储器管理机构4A按照来自各应用程序1、2、3的要求，再配置存储器区域及存储的数据，同时还再设定总线控制区域。因此，从存储器区域中分开的存储单元，被作为旁路电容器得到有效的应用。
这样，在采用本发明的第1实施方式的半导体集成电路中，因为存储器磁芯部410包含的存储单元的利用效率高，所以能够使存储器磁芯部410的实效性的面积比较小。
(第2实施方式)
采用本发明的第2实施方式的半导体集成电路，除了被存储器磁芯部410包含的存储器块的内部外，都和采用本发明的第1实施方式的半导体集成电路100的结构相同。这些相同的构成要素的详细内容，援引第1实施方式的有关叙述及图4。
存储块320，最好具有存储单元301、字线110、112、…、位线114、115、116、…、选择信号线310及第3晶体管302、303、304、…(参照图3)。存储单元301，最好晶格状地排列，构成存储单元阵列。字线110、112、…，在存储单元301之间横向(存储单元阵列的行方向)延伸；位线114、115、…，在存储单元301之间纵向(存储单元阵列的列方向)延伸。选择信号线310，最好被各存储块320包含一个，与电源线120并列设置。第3晶体管302、303、304、…，，最好是MOSFET，其栅极与相同的选择信号线310连接，源极与相同的电源线120连接，漏极与位线114、115、116、…中的一个连接。就是说，存储块320包含的所有的位线114、115、116、…，通过第3晶体管302、303、304、…中的某一个，与相同的电源线120连接。各存储单元301，包含第1晶体管101和电容器102。第1晶体管101，最好是MOSFET，其栅极与最近的字线110连接，源极与最近的位线114连接，漏极与电容器102的一端连接。电容器102的另一端被接地。
选择信号线310不是有效时，第3晶体管302、303、304、…全部被维持成断开状态。这样，在存储块320包含的所有的存储单元301中，在使用对应的字线110、112、…的第1晶体管101的通断控制下，电容器102作为存储器发挥作用。另一方面，选择信号线310是有效时，第3晶体管302、303、304、…全部被维持成接通状态。这样，字线110、112、…中，在与有效的选择信号线连接的第1晶体管101的作用下，相同的存储单元的电容器102，通过位线114、115、116、…，与电源线120接通。因此，该电容器102作为旁路电容器发挥作用，电源线120的电位变动受到抑制。
这样，在采用本发明的第2实施方式的存储块320中，和采用本发明的第1实施方式的存储块同样，各存储单元的电容器102，与各选择信号线310和字线110、112、…的各状态对应，既可以作为存储器发挥作用，也可以作为旁路电容器发挥作用。特别是被作为旁路电容器利用的电容器的数量，可以以存储单元阵列的行单位或存储块单位进行变更。在采用本发明的第2实施方式的存储块320中，进而和采用第1实施方式的存储块不同，取代第2晶体管103，第3晶体管302、303、304、…与各字线110、112、…一一连接。这样，在第2实施方式中，与第1实施方式相比，一个存储块应该包含的晶体管的总数和选择信号线的根数都少。进而，一个个存储单元的结构，也可以不变更现有技术的结构。在这里，对于各存储块320设定总线控制区域时，存储器控制部402最好在使选择信号线310的各状态变化的同时，对存储器磁芯部410指定应该有效的字线。此外，选择信号线310有效时，最好自动地使所有的字线110、112、…有效。
第3晶体管可以和图3所示的元件不同，给多个位线的每一个各设置一个。这时，可以将比存储单元阵列的一行包含的电容器总数少的数量，作为一个单位，变更被作为旁路电容器使用的电容器的数量。此外，还可以与图3所示的一个系统的电源线120不同，设置多个系统的电源线，按照存储单元阵列的规定的数量的列，将其它系统的电源线与第3晶体管连接。
(第3实施方式)
采用本发明的第3实施方式的半导体集成电路，除了选择信号线和存储器磁芯部410外，都和采用本发明的第1实施方式的半导体集成电路100的结构相同。这些相同的构成要素的详细内容，援引第1实施方式的有关叙述及图1、图4。
在采用本发明的第3实施方式的半导体集成电路中，和采用第1实施方式的半导体集成电路不同，在存储器磁芯部410的内部设置寄存器415(参照图6)。进而，取代在存储器控制部402和存储器磁芯部410的各存储块之间连接的选择信号线421、422、423、424(参照图4)，在寄存器415和各存储块之间连接的选择信号线431、432、433、434。存储器控制部402，对于寄存器415，按照存储块，指定应该作为旁路电容器利用的存储单元的电容器的数量。在这里，被寄存器415设定的值，可以表示存储区域和总线控制区域之间的存储单元的数量的比率。存储器磁芯部410根据寄存器415设定的值，控制选择信号线431、432、433、434的各状态。因此，能够按照处理及状况，动态变更应该与电源线连接的存储单元的电容器的数量。
本发明涉及半导体存储装置，特别涉及被它搭载的半导体存储装置。如上所述，能够动态变更应该作为旁路电容器利用的存储单元的电容器的数量。这样，本发明显然是产业上可以利用的发明。

Claims (9)

1.一种半导体存储装置，其特征在于，具有：
并列配置的多个位线；
在与所述位线相交的方向并列配置的多个字线；
至少一个选择信号线；
至少一个电源线；以及
多个存储单元，
所述存储单元的每一个包括：
电容器；
受所述字线中的一个控制，并将所述电容器与所述位线中的一个连接的第1晶体管；以及
受所述选择信号线控制，并将所述电容器与所述电源线直接连接的第2晶体管。
2.如权利要求1所述的半导体存储装置，其特征在于：规定数量的所述第2晶体管，受相同的所述选择信号线控制。
3.如权利要求1所述的半导体存储装置，其特征在于：所述选择信号线，与规定数量的所述字线一一对应地设置。
4.如权利要求2所述的半导体存储装置，其特征在于：设有多个系统的电源线，
按照所述存储单元阵列的规定数量的列或行，将其他系统的电源线连接到所述第2晶体管。
5.一种半导体集成电路，其特征在于：具有通过选择信号线控制第2晶体管，从而能够将存储单元的电容器与电源线连接而且能够断开该连接的权利要求1～4任一项记载的半导体存储装置，
所述半导体集成电路通过相应的处理，变更与所述电源线连接的所述电容器的数量。
6.如权利要求5所述的半导体集成电路，其特征在于，还具有：
执行规定的应用程序的逻辑电路部；和
存储器控制部，该存储器控制部按照来自所述逻辑电路部的命令，控制所述半导体存储装置，通过相应的处理变更与所述电源线连接的所述电容器的数量。
7.如权利要求6所述的半导体集成电路，其特征在于，所述半导体存储装置包含：
并列配置的多个位线；
在与所述位线相交的方向并列配置的多个字线；
受所述字线中的一个控制，并将所述电容器中的一个与所述位线中的一个连接的第1晶体管；
将所述电容器中的一个或所述位线中的一个与所述电源线连接的第2晶体管；以及
控制所述第2晶体管的选择信号线。
8.如权利要求7所述的半导体集成电路，其特征在于：所述存储器控制部，通过相应的处理，控制所述选择信号线。
9.如权利要求7所述的半导体集成电路，其特征在于：所述半导体存储装置，进而包含控制所述选择信号线的寄存器；
所述存储器控制部，通过相应的处理，控制所述寄存器。
CN2006800187878A 2005-06-01 2006-05-18 半导体存储装置及搭载它的半导体集成电路 Expired - Fee Related CN101185141B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP160965/2005 2005-06-01
JP2005160965 2005-06-01
PCT/JP2006/309912 WO2006129488A1 (ja) 2005-06-01 2006-05-18 半導体記憶装置、及びそれを搭載した半導体集積回路

Publications (2)

Publication Number Publication Date
CN101185141A CN101185141A (zh) 2008-05-21
CN101185141B true CN101185141B (zh) 2010-04-21

Family

ID=37481418

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800187878A Expired - Fee Related CN101185141B (zh) 2005-06-01 2006-05-18 半导体存储装置及搭载它的半导体集成电路

Country Status (5)

Country Link
US (1) US20090097301A1 (zh)
JP (1) JP4879172B2 (zh)
KR (1) KR101218860B1 (zh)
CN (1) CN101185141B (zh)
WO (1) WO2006129488A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102024491B (zh) * 2009-09-22 2013-07-24 无锡华润上华半导体有限公司 随机读写存储器及其控制方法
WO2011055492A1 (ja) 2009-11-09 2011-05-12 パナソニック株式会社 半導体記憶装置
US8780629B2 (en) * 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1163462A (zh) * 1996-01-26 1997-10-29 三菱电机株式会社 具有能克服负载波动保持稳定输出电平的内电源电路的半导体集成电路器件

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3082983B2 (ja) * 1991-11-06 2000-09-04 住友金属鉱山株式会社 ニッケル溶液中の銅イオンの除去方法
JP3255947B2 (ja) * 1991-11-12 2002-02-12 株式会社日立製作所 半導体装置
JPH06290582A (ja) * 1993-04-02 1994-10-18 Nec Corp 半導体記憶装置
US5414656A (en) * 1994-03-23 1995-05-09 Kenney; Donald M. Low charge consumption memory
JP3315293B2 (ja) * 1995-01-05 2002-08-19 株式会社東芝 半導体記憶装置
US5640030A (en) * 1995-05-05 1997-06-17 International Business Machines Corporation Double dense ferroelectric capacitor cell memory
US5923593A (en) * 1996-12-17 1999-07-13 Monolithic Systems, Inc. Multi-port DRAM cell and memory system using same
US6111802A (en) * 1997-05-19 2000-08-29 Fujitsu Limited Semiconductor memory device
JPH1139872A (ja) * 1997-05-19 1999-02-12 Fujitsu Ltd ダイナミックｒａｍ
US6028783A (en) * 1997-11-14 2000-02-22 Ramtron International Corporation Memory cell configuration for a 1T/1C ferroelectric memory
JP3169920B2 (ja) * 1998-12-22 2001-05-28 日本電気アイシーマイコンシステム株式会社 半導体記憶装置、その装置製造方法
US6418044B1 (en) * 2000-12-28 2002-07-09 Stmicroelectronics, Inc. Method and circuit for determining sense amplifier sensitivity
US6510093B1 (en) * 2001-10-18 2003-01-21 International Business Machines Corporation Method and apparatus for cycle time reduction in a memory system using alternating reference cells and isolated sense lines
JP2003197769A (ja) * 2001-12-21 2003-07-11 Mitsubishi Electric Corp 半導体記憶装置
JP2003257178A (ja) * 2002-03-06 2003-09-12 Matsushita Electric Ind Co Ltd 半導体メモリ装置
JP2003317469A (ja) * 2002-04-19 2003-11-07 Mitsubishi Electric Corp マルチポートメモリ回路
JP4125540B2 (ja) * 2002-05-17 2008-07-30 松下電器産業株式会社 半導体装置
JP4770103B2 (ja) * 2002-08-06 2011-09-14 ソニー株式会社 半導体装置
US6750497B2 (en) * 2002-08-22 2004-06-15 Micron Technology, Inc. High-speed transparent refresh DRAM-based memory cell
JP4236901B2 (ja) * 2002-10-23 2009-03-11 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法
JP2004265533A (ja) * 2003-03-03 2004-09-24 Matsushita Electric Ind Co Ltd 半導体記憶回路
JP4439838B2 (ja) * 2003-05-26 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法
JP3898152B2 (ja) * 2003-05-27 2007-03-28 ローム株式会社 演算機能付き記憶装置および演算記憶方法
KR100518581B1 (ko) * 2003-06-11 2005-10-04 삼성전자주식회사 별도의 기준 전압 발생기 없이 비트 셀 데이터를 출력하는반도체 메모리 장치, 및 그 방법
US7209399B2 (en) * 2004-07-13 2007-04-24 Samsung Electronics Co., Ltd. Circuit and method of driving bitlines of integrated circuit memory using improved precharge scheme and sense-amplification scheme
US7082073B2 (en) * 2004-12-03 2006-07-25 Micron Technology, Inc. System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices
JP2008004199A (ja) * 2006-06-23 2008-01-10 Toshiba Corp 半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1163462A (zh) * 1996-01-26 1997-10-29 三菱电机株式会社 具有能克服负载波动保持稳定输出电平的内电源电路的半导体集成电路器件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2004-69993A 2004.03.04

Also Published As

Publication number Publication date
US20090097301A1 (en) 2009-04-16
KR20080012302A (ko) 2008-02-11
WO2006129488A1 (ja) 2006-12-07
JP4879172B2 (ja) 2012-02-22
KR101218860B1 (ko) 2013-01-07
JPWO2006129488A1 (ja) 2008-12-25
CN101185141A (zh) 2008-05-21

Similar Documents

Publication Publication Date Title
US11675500B2 (en) High capacity memory circuit with low effective latency
US11687454B2 (en) Memory circuit and cache circuit configuration
US6064585A (en) Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip
US11789644B2 (en) Memory centric system incorporating computational memory
US10734049B2 (en) Apparatuses and methods involving accessing distributed sub-blocks of memory cells
JPH08167703A (ja) 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ
US20110060868A1 (en) Multi-bank flash memory architecture with assignable resources
US20240251566A1 (en) Processing and memory device and system
CN101185141B (zh) 半导体存储装置及搭载它的半导体集成电路
US9997223B2 (en) Semiconductor device including metal-oxide-semiconductor disposed in a column decoder region
US20160267946A1 (en) Stack memory device and method for operating same
US20200349985A1 (en) Page buffer and memory device including the same
US10839918B1 (en) Boost converter in memory chip
US20220108743A1 (en) Per bank refresh hazard avoidance for large scale memory
KR102631380B1 (ko) 데이터 연산을 수행할 수 있는 다양한 메모리 장치를 포함하는 반도체 시스템
US6021064A (en) Layout for data storage circuit using shared bit line and method therefor
JP2003282813A (ja) 半導体装置、メモリコア部チップ、メモリ周辺回路部チップおよび半導体メモリ装置
CN118540933A (zh) 一种半导体器件和存储器系统
CN117389459A (zh) 存储器、芯片堆叠结构、芯片封装结构及电子设备
US20050162960A1 (en) Semiconductor integrated circuit device
JPH02156666A (ja) 半導体装置
JP2006294244A (ja) 半導体装置、メモリコア部チップ、メモリ周辺回路部チップおよび半導体メモリ装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100421

Termination date: 20140518