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CN117389459A - 存储器、芯片堆叠结构、芯片封装结构及电子设备 - Google Patents

存储器、芯片堆叠结构、芯片封装结构及电子设备 Download PDF

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CN117389459A
CN117389459A CN202210753276.1A CN202210753276A CN117389459A CN 117389459 A CN117389459 A CN 117389459A CN 202210753276 A CN202210753276 A CN 202210753276A CN 117389459 A CN117389459 A CN 117389459A
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汪浩
王腾
王永森
刘宇
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Huawei Technologies Co Ltd
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Abstract

本申请提供了一种存储器、芯片堆叠结构、芯片封装结构及电子设备，涉及存储器技术领域，能够在同一个存储器上提供不同带宽的存储空间，满足带宽、功耗及容量的需求；存储器包括第一存储区域与第二存储区域；第一存储区域与第二存储区域包括多个存储库bank，每个bank包括一个或多个阵列array，每一个阵列具有相同数量的输入输出端口；位于第一存储区域的bank的阵列数量与位于第二存储区域的bank的阵列数量不同，如第一存储区域的bank的阵列数量大于第二存储区域的，第一存储区域的bank数量小于第二存储区域的，这样第一存储区域可以具备更大的带宽；可以避免功耗过高；第二存储区域的容量更大，从而存储器可以同时满足带宽、功耗及容量的需求。

Description

存储器、芯片堆叠结构、芯片封装结构及电子设备
技术领域
本申请涉及存储器技术领域，尤其涉及一种存储器、芯片堆叠结构、芯片封装结构及电子设备。
背景技术
手机、平板电脑等电子设备对主存(main memory)有三方面的需求：大容量、低功耗以及高带宽，但现有的解决方案往往只能满足其中一个方面的需求，无法同时做到三者兼顾。提高存储密度，增大容量的方案经常导致读写带宽的降低和功耗的增加；而增加带宽的设计往往不利于存储容量的增加和功耗的降低。
通过将多个存储芯片进行堆叠，通过“互联端子”和“互联网络”连接数据信号、控制信号和地址信号，可以将多个分离的、低容量的芯片实现为高容量的单芯片，通过在单个封装中堆叠多个相同的存储芯片实现更高存储密度的封装，可以增大存储容量，但这样仅仅能够解决存储容量不足的问题，无法提高存储芯片的带宽。
或者还可以通过将存储芯片的粒度划分为更细，这样来得到更多的数据传输通道，以此来增加带宽，但这样的方式无法解决容量不足的问题，还会增加功耗。
发明内容
本申请的实施例提供了一种存储器、芯片堆叠结构、芯片封装结构及电子设备，以改善现有的主存无法满足带宽、容量与功耗的需求的问题。
第一方面，提供一种存储器，包括：第一存储区域与第二存储区域，第一存储区域与第二存储区域包括多个存储库bank，每个存储库包括一个或多个阵列，每一个阵列具有相同数量的输入输出端口；其中，位于第一存储区域的bank的阵列数量与位于第二存储区域的bank的阵列数量不同，从而第一存储区域的bank与第二存储区域的bank具有不同的输入输出端口数量，在单位时间内能够读写的数据量不同，因此第一存储区域的带宽与第二存储区域的带宽不同，第一存储区域与第二存储区域可以适用于不同带宽需求的应用场景。传统的提升带宽的方案大多是提升存储器的整体带宽，这样会导致存储器的整体功耗增大，本申请的实施例提供的存储器，第一存储区域与第二存储区域的带宽大小不同，能够满足不同的带宽需求，同时仅提升一部分存储区域的带宽，可以避免因为带宽增加而导致存储器整体功耗增大；在扩展存储器容量时，也能按照带宽需求或者容量需求扩展存储器的容量，例如若存储器需要满足较小带宽、较大存储容量的需求，那么可以提高第一存储区域与第二存储区域中带宽较小的存储区域的面积，这样也能够避免存储器在扩展存储器容量因为整体带宽较大而导致存储器整体的功耗增加。
在一种可能的实现方式中，位于第一存储区域的bank的阵列数量与大于第二存储区域的bank的阵列数量，而每一个阵列具有的输入输出端口的数量是相同的，第一存储区域的bank的阵列数量大于第二存储区域的bank的阵列数量，位于第一存储区域的bank相比位于第二存储区域的bank而言，具有更多的输入输出端口，单位时间内能够读写的数据更多，因此第一存储区域的带宽大于第二存储区域的带宽，第一存储区域可以适用于大带宽的存储需求，第二存储区域可以适用于低带宽的存储需求。
在一种可能的实现方式中，位于第一存储区域的bank的阵列数量为位于第二存储区域的bank的阵列的数量2n倍，n为正整数，例如第一存储区域的bank的阵列数量为第二存储区域的bank的阵列数量的2倍，这样第一存储区域的带宽也可以达到第二存储区域的带宽的2倍。
在一种可能的实现方式中，第一存储区域的bank数量小于第二存储区域的bank数量，而任意两个bank的容量大小相同，这样第一存储区域的存储容量小于第二存储区域的存储容量，由于带宽增加，会导致功耗增大，本申请实施例提供的存储器中第一存储区域的带宽大于第二存储区域，而第一存储区域的bank数量少于第二存储区域的bank数量，即第一存储区域的容量小于第二存储区域的容量，这样可以避免功耗过大，相比于第一存储区域与第二存储区域即存储器整体提高带宽的方式而言，本申请实施例提供的存储器功耗更低。
在一种可能的实现方式中，存储器包括第一数据总线与第二数据总线；第一数据总线用于向第一存储区域读写数据，第二数据总线用于向第二存储区域读写数据，第一存储区域与第二存储区域可以独立运行，在第一存储区域工作时，第二存储区域可以不工作，在第二存储区域工作时，第一存储区域可以不工作，这样可以降低存储器的功耗。
第二方面，本申请的实施例提供了一种芯片堆叠结构，芯片堆叠结构包括系统及芯片SoC与一个或多个存储器，SoC与一个或多个存储器依次堆叠设置；一个或多个存储器中的至少一个为第一方面任一种实现方式提供的存储器。
在一种可能的实现方式中，堆叠的方式包括以下各种方式中的一种或多种：硅通孔TSV连接，芯片上芯片Chip on Chip，晶元上芯片Chip on Wafer，晶元上晶元wafer onwafer。
第三方面，本申请的实施例提供了一种芯片封装结构，包括封装基板以及如第二方面任一种实现方式提供的芯片堆叠结构，芯片堆叠结构设置在封装基板上。
第四方面，本申请的实施例提供了一种芯片封装结构，包括封装基板、系统级芯片SoC以及如第一方面任一种实现方式提供的存储器；封装基板包括第一平面，第一平面包括第一区域与第二区域，SoC设置于第一区域，存储器设置于第二区域，存储器通过连接线与SoC电连接。
第五方面，本申请的实施例提供了一种芯片封装结构，包括封装基板、系统级芯片以及多个存储器；封装基板包括第一平面，第一平面包括不想交的第一区域与第二区域，SoC设置于第一区域；多个存储器堆叠设置于第二区域形成芯片堆叠结构，多个存储器中的至少一个为如第一方面任一种实现方式提供的存储器；芯片堆叠结构通过连接线与SoC电连接。
第六方面，本申请的实施例提供了一种电子设备，包括印制电路板以及如第二方面至第五方面任一种提供的芯片封装结构；芯片封装结构中的封装基板与印刷电路板电连接。
附图说明
图1为各类传感器与处理器的数据交换示意图；
图2为多级存储的金字塔结构示意图；
图3为本申请实施例提供的计算机系统的示意图；
图4为本申请实施例提供的存储单元的示意图；
图5为本申请实施例提供的一种存储器的示意图；
图6为本申请实施例提供的阵列的示意图；
图7为本申请实施例提供的存储器的结构示意图；
图8示出了移动端设备中主存功耗占比示意图；
图9、图10示出了移动端设备主存的主要参数的示意图；
图11示出了一种存储器的封装示意图；
图12示出了一种改善主存频率的方案示意图；
图13示出了本申请实施例提供的一种存储器的结构示意图；
图14示出了存储库划分多个阵列的示意图；
图15示出了第一存储区域与第二存储区域的分布示意图；
图16为本申请的实施例提供的一种芯片堆叠结构的示意图；
图17为本申请的实施例提供的一种芯片封装结构的示意图；
图18为本申请的实施例提供的另一种芯片封装结构的示意图；
图19为本申请的实施例提供的另一种芯片封装结构的示意图；
图20示出了本申请实施例提供的另一种芯片堆叠结构的示意图；
图21为本申请的实施例提供的另一种芯片封装结构的示意图；
图22为本申请的实施例提供的另一种芯片封装结构的示意图；
图23为本申请的实施例提供的另一种芯片封装结构的示意图；
图24为本申请的实施例提供的一种SoC与存储器的布局示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，术语“第一”、“第二”等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。例如，多个处理单元是指两个或两个以上的处理单元。
此外，本申请实施例中，“上”、“下”、“左”以及“右”不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。在附图中，为了清楚起见，夸大了层和区域的厚度，图示中的各部分之间的尺寸比例关系并不反映实际的尺寸比例关系。
本申请实施例中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。此外，术语“电连接”可以是直接的电性连接，也可以通过中间媒介间接的电性连接。
本申请实施例中，术语“模块”通常是按照逻辑划分的功能性结构，该“模块”可以由纯硬件实现，或者，软硬件结合实现。本申请实施例中，“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B可以表示：单独存在A，单独存在B，同时存在A和B这三种情况。
本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或“例如”等词旨在以具体方式呈现相关概念。
计算机系统由硬件系统和软件系统两部分组成。例如硬件系统包括中央处理器、主板、存储器、输入输出设备、电源设备等等，软件系统包括系统软件和应用软件。
1945年冯·诺依曼提出的“存储程序”的概念，以此概念为基础的各类计算机统称为冯·诺依曼计算机。冯·诺依曼计算机由输入设备、输出设备、存储器、运算器和控制器五大部件组成。运算器用来完成算数运算和逻辑运算，并将运算的中间结果暂时存储在运算器内；控制器用来控制、指挥程序和数据的输入、运行以及处理运算结果；存储器用来存放数据和程序；输入设备用来将人们熟悉的信息形式转换为计算机能识别的信息形式，常见的有键盘、鼠标、麦克风、扫描仪等；输出设备可将计算机的运算结果转换为人们熟悉的信息形式，如显示器、打印机、音响等。现阶段计算机的控制器和运算器合二为一，统称为中央处理器(central processing unit，CPU)，而输入设备与输出设备简称为I/O设备(input/output equipment)。
而随着计算机的发展，CPU的速度变得很高，而存储器的存取速度很难和它匹配，这就使得计算机的运行速度很大程度上受存储器的制约，即所谓的“内存墙问题”，这也使得存储器的地位更为突出。
存储器是用来存储程序和各种数据信息的记忆部件，从不同的维度，计算机系统中的存储器可以分为不同的种类。
例如，根据工作原理的不同可以将存储器分为只读存储器(read-only-memory)和随机存取存储器(random-access memory，RAM)。ROM以非破坏性读出方式工作，只能读出无法写入信息，信息一旦写入后就固定下来，即使切断电源，信息也不会丢失，所以又称固定存储器。RAM是一种可读/可写的存储器，读写速度快，通常作为操作系统或其他正在运行中的程序的临时数据存储介质，RAM工作时可以随时从任何一个指定的地址写入或读出数据，它与ROM最大的区别是数据的易失性，即一旦断电所存储的数据将随之丢失。RAM在计算机或数字系统中用来暂时存储程序、数据和中间结果。RAM又可以分为动态随机存取存储器(dynamic random access memory，DRAM)和静态随机存取存储器(static random accessmemory，SRAM)等。
根据用途的不同，存储器可以分为主存、辅存和缓存。图1示出了主存、辅存和缓存与CPU的数据交换示意图。
主存，即主存储器(main memory)，也被称为内存，主存可以和CPU直接交换数据或信息，用于暂时存放CPU的运算数据、与辅存交换的数据等。主存是CPU与辅存沟通的桥梁，计算机所有的程序都在主存中运行，主存性能的强弱会影响计算机整体性能的水平。计算机运行过程中，操作系统会将需要处理的数据由主存调到CPU进行计算，计算机无法在失去主存的情况下正常运行。
辅存，即辅助存储器，也被称为外存，指计算机内存与CPU缓存以外的存储器，相对内存而言读写速度较慢，这一类存储器在断电后仍然能够保存数据，一般用来存放使用频率较低的程序和数据，辅存不能直接与CPU交换数据，需要通过主存与CPU交换数据，常见的辅存有硬盘、软盘、光盘、U盘、闪存等。
缓存，即缓冲存储器(cache)，是为了解决CPU与主存之间的速度不匹配而采用的一项技术，缓存是介于CPU与主存之间的小容量存储器，读取速度较快。
存储器有三个主要的指标：速度、容量与成本。一般而言，速度越高，成本越大；容量越大，速度便会降低。对于计算机系统而言，一般采用多级存储系统，将各种不同存储容量、读写速度和成本的存储器按照层次结构组成多级存储器，并通过管理软件和辅助硬件有机的组合成为一个整体，使所存放的程序和数据按照层次分布在各种存储器中。
图2为计算机系统的存储层次金字塔结构，从上到下依次为：寄存器堆(registerfile，RF)、缓存(cache)、主存(main memory)和辅存(storage)，从上到下存储容量越来越大，但是访问速度越来越慢。
寄存器堆(register file)是处理器中多个寄存器组成的阵列，通常由几十个32/64bits的寄存器组成，可以用来暂存指令、数据和地址等，寄存器一般集成在CPU中，对于移动端设备而言，通常集成在系统级芯片(system on chip，SoC)上，寄存器具有与处理器接近的读写速度，但成本较高，因此一般容量比较小。
缓存(cache)，也被称为高速缓冲存储器，是位于CPU与主存间的一种容量较小但速度很高的存储器，容量通常为MB量级，缓存一般不使用DRAM技术，而使用昂贵但较快速的SRAM技术。由于CPU的速度远高于主存，CPU直接从主存中存取数据要等待一定时间周期，因此设置缓存来解决CPU与主存的速度不匹配的问题，缓存中保存着CPU刚用过或循环使用的一部分数据，当CPU再次使用该部分数据时可从缓存中直接调用，这样就减少了CPU的等待时间，提高了系统的效率，缓存的设置是所有现代计算机系统发挥高性能的重要因素之一。
主存主要用于存放要参与运行的程序和数据，主存的速度与CPU的速度差距较大，为了使主存与CPU的速度匹配，因此在主存与CPU之间插入了比主存速度更快容量更小的高速缓冲存储器。主存一般采用DRAM技术，其容量的大小制约了设备可以同时运行的程序的数量，直接影响设备的性能，是计算机中较为重要的存储器件，主存的存储容量可以达到GB量级，对于移动端设备而言，主存通常和SoC不属于同一个芯片(die)。
最后一级的大容量的辅存用来储存资料，例如图像、视频等。这一级存储器的读写速度较慢，但容量可以做到很大，例如容量可以达到GB甚至TB量级，设备运行时由将储存器中存储的数据加载至主存进行处理。
存储系统的多级结构主要体现在主存-缓存与主存-辅存这两个存储层次上，主存-缓存层次主要用于解决存储系统的速度问题，主存与CPU的速度不匹配，由于主存的速度较低，而缓存的速度比主存的速度高，因此只需要将CPU要使用的数据调入缓存，CPU即可直接从缓存中获取数据，从而提高访问速度；主存-辅存层次主要解决存储系统的容量问题，辅存的速度低于主存，并且不能直接与CPU交换数据，但容量远大与主存的容量，当CPU需要辅存中的数据时，将这些数据调入主存后供CPU使用。
主存能够与CPU、缓存与辅存之间交换数据，是存储系统中较为重要的一环，主存的各项参数：例如容量、带宽、成本等制约这计算机系统的发展。本申请实施例所指的计算机系统，可以是电脑，当然也可以指移动端设备，例如手机，平板等设备。图3示出了本申请的实施例提供的计算机系统的架构示意图，如图3所示，计算机系统100至少可以包括处理器(processor)101、存储器控制器(memory controller)102以及存储器103。通常，存储器控制器102可以集成在处理器101中，存储器103可以为主存。需要说明的是，本申请的实施例提供的计算机系统中，除了图3所示的器件外，计算机系统100还可以包括通信接口以及作为辅存的磁盘等其他器件，在此不做限制。
处理器101是计算机系统100的运算核心和控制单元(control unit)。处理器101可以包括多个核(core)104。在处理器101中安装有操作系统和其他软件程序，从而处理器101能够实现对存储器103、缓存及磁盘的访问。在本申请的实施例中，处理器101中的core104可以是中央处理器(central processing unit，CPU)、人工智能(artificialintelligence，AI)处理器、数字信号处理器(digital signal processor)和神经网络处理器，还可以是其他特定集成电路(application specific integrated circuit，ASIC)等。存储器控制器102是计算机系统100内部控制存储器103并用于管理与规划从存储器103到core 104间的数据传输的总线电路控制器。通过存储器控制器102，存储器103与core 104之间可以进行数据交换。存储器控制器102可以是一个单独的芯片,并通过系统总线与core104连接。存储器控制器102也可以被集成到处理器101中，或者被内置于北桥中。本申请的实施例不对存储器控制器102的具体位置进行限定。实际应用中，存储器控制器102可以控制必要的逻辑以将数据写入存储器103或从存储器103中读取数据。
存储器103是计算机系统100的主存，通常用来存放操作系统中各种正在运行的软件、输入和输出数据以及与外存交换的信息等。通常采用动态随机存取存储器(dynamicrandom access memory,DRAM)作为存储器103。处理器101能够通过存储器控制器102高速访问存储器103，对存储器103中的任意一个存储单元进行读操作和写操作。在本申请的实施例中，以存储器103为DRAM为例进行描述，除特殊说明外，本申请实施例所称的主存，也被称为DRAM。
DRAM中用于存储数据的最小单元称为存储单元(memory cell，MC)，通常，一个存储单元可以存储1位(bit)数据。DRAM的存储单元通常由晶体管与电容构成，如果含有两个晶体管(transistor)与两个电容(capacitor)则称为2T2C；如果含有两个晶体管与一个电容则称为2T1C；如果含有一个晶体管与一个电容则称为1T1C。晶体管可以采用金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field effect transistor，MOSFET)，晶体管分为N(negative，负)型晶体管和P(positive，正)型晶体管两种类型。晶体管包括源极(source)、漏极(drain)以及栅极(gate)，通过控制输入晶体管栅极的电平可以控制晶体管的导通或关断。晶体管在导通时，源极和漏极导通，产生导通电流，并且，在晶体管的栅极电平不同时，源极与漏极之间产生的导通电流的大小也不同；晶体管在关断时，源极和漏极不会导通，不会产生电流。在本申请的实施例中，晶体管的栅极也被称为控制端，源极被称为第一端，漏极被称为第二端；或者，栅极被称为控制端，漏极被称为第一端，源极被称为第二端。
以1T1C的结构为例，图4示出了DRAM的一个存储单元的结构示意图，包括晶体管T与电容C，晶体管T的第一端连接位线(bit line，BL)，晶体管T的第二端连接至电容C的第一端，晶体管T的控制端连接字线(word line，WL)，电容C的第二端连接到源极线(sourceline，SL)，可以通过源极线SL连接到特定的电压(例如地电压)。电容C用于存储数据，例如电容C的第一端的电压为高电平、第二端的电压为低电平时储存1，第一端的电压为低电平、第二端的电压为高点平时储存0；或者，电容C的第一端的电压为高电平、第二端的电压为低电平时储存0，第一端的电压为低电平、第二端的电压为高点平时储存1。
存储器103中的存储单元被排列分布成一个矩阵，这个矩阵我们称之为子阵列(sub-array)，参照图5所示，存储器103可以包括命令解码器110、控制逻辑电路120，子阵列130、输入/输出电路140，具体的实施例中不限于此并且可以包含更少或更大数量的构成组件。命令解码器110可以从存储器控制器102接收命令CMD(command，CMD)并且可以解码接收的命令CMD。例如写入命令(write，WR)、读取命令(read，RD)等，存储器控制器102通过相应的行列译码器可以定位到bank中的任意一个存储单元，即定位任意一个bit的数据。
一个或多个子阵列形成一个阵列核块(array core tile)，简称为阵列(array)。如图6所示，array可以包括多个sub-array。在一些实现方式中，同一个array内的存储单元共用行译码器、列译码器以及接口(例如输入输出(input output，IO)端口)，例如，图6所示的array具有64个并行的IO端口。IO端口的数量关系着整个存储器的带宽，因此生产厂商一般会在工艺允许范围内最大限度地增加array的IO端口数量，可以理解的是，不同的生产厂商可能具有不同的工艺水平，因此不同的生产厂商生产的array的IO端口数量可能会不同；但对于同一个生产厂商而言，工艺水平是稳定的，也就是说，生产的array的IO端口数量基本是相同的。
DRAM利用电容存储电量的多少来代表数据0和1。由于电容存在漏电现象，如果电容中的电荷不足，会导致存储的数据出错。因此，每隔一段时间，存储器控制器102会刷新DRAM103中的数据，以防止DRAM丢失数据。并且，DRAM是易失性的，当计算机系统100关闭电源后，DRAM中的信息将不再保存。
由于DRAM与处理器通常处于不同的芯片(die)，存储单元需要进行封装和组合之后才可以与处理器连结，从处理器到DRAM的存储单元之间依据层级从大到小为：通道(channel)、存储列(rank)、存储库(bank)、存储阵列(array)、行或者列(row/column)。
如图7所示，示出了一种DRAM的示意图，通道(channel)是一个独立的可访问的存储空间，该存储空间中可以包括一个或者存储列(rank)。通常，一个通道包括一定容量的存储空间、以及用于访问该存储空间的硬件电路，该硬件电路可以包括控制逻辑和接口等相关的电路。
通道可以由存储列(rank)组成。存储列(rank)指的是连接到同一个片选(chipselect)信号的内存颗粒(chip)，内存颗粒也被称为芯片；由于这些芯片连接同一个片选信号，因此存储器控制器102能够对同一个存储列中的芯片进行写操作，而在同一个存储列的芯片也共享同样的控制信号。
每个存储列可以包括一个或多个存储库(bank)，例如一个存储列可以包括4个bank，或者还可以包括8个bank。DRAM的bank包括一个或多个存储阵列(array)，每一个存储阵列包括呈行(row)列(column)分布的多个存储单元(memory cell)，或者每一个存储阵列还可以包括多个子阵列(sub-array)，子阵列包括呈行(row)列(column)分布的多个存储单元。
随着手机、平板电脑等移动端的SoC的发展，其对主存有三方面的需求：大容量、低功耗以及高带宽。首先随着移动端的软件规模越来越大、用户数据越来越多，移动端设备需要更大容量的主存来保存程序和数据，如图8所示，主存在移动端设备中的功耗占比较大；此外移动端设备对续航、发热等性能有较高的要求，因此要求主存具有低的读写功耗；最后对于视频图像处理、人工智能(artificial intelligence，AI)等场景，主存需要能提供足够高的带宽来满足其巨大的算力需求。因此需要找到一种既能满足移动端SoC对大容量主存的需求，又可以实现较低的读写功耗，还能提供足够带宽来支撑算力需求的解决方案。
然而，现有的解决方案往往只能满足其中一个方面的需求，无法同时做到大容量、低功耗和高带宽。如图9所示，提高存储密度，增大存储容量的方案经常导致读写带宽的降低和功耗的增加；如图10所示，增加带宽的设计往往不利于存储容量的增加和功耗的降低，例如通过增大读写频率来增加带宽，这样会导致功耗的增加。
图11示出了一种存储器，在一个封装中，通过将多个主存芯片(例如，存储器1与存储器2)堆叠在封装基板上，通过互联端子和互联网络连接数据信号、控制信号与地址信号，将多个分离的、低容量的主存芯片实现为高容量的单芯片，通过在单个封装中堆叠多个相同的存储芯片实现更高存储密度的封装。
但通过堆叠多个相同的主存芯片实现更高存储密度仅仅能够解决存储容量不足的问题，对于提高传输带宽并无帮助，再考虑到堆叠多个主存芯片，部分主存芯片的读写线路长度会增加，还会导致读写功耗增大。
读取数据的速度是影响处理器计算能力原因之一，处理器从主存读取数据进行处理，提高主存的传输带宽就变得尤为重要。带宽是指单位时间内能够读取或写入的数据的多少，为了提高主存的带宽，一种可能的实现方式是通过扩充主存通道数或者扩充各个通道的数据位宽来提高主存的带宽。
然而，扩充整体主存带宽能满足视频图像处理、AI等场景大带宽需求，但移动终端90％的场景带宽需求较小，该方案存在带宽浪费；并且提高整个主存带宽会导致更高功耗，由于移动应用的散热设计功耗(thermal design power，TDP)约束，会使得在高带宽下的运行时长受限。
另一种可能的方式是通过调节主存的读写频率来调节主存的读写带宽，例如，参阅图12，提供了一种利用软件和硬件结合的方式来解决对主存的带宽、功耗等的需求。为了降低功耗，提高传输带宽，软件根据数据流量实时调节读写频率，存储控制器包括流量统计单元与时钟控制器，而在软件层面，存储控制模块内设置有频率函数，根据流量统计单元统计到的流量需求，利用频率函数根据流量需求确定目标频率，通过存储驱动对时钟控制器输出的频率进行调节。在数据流量要求小，带宽需求低时，控制时钟控制器输出低频率的时钟信号，以此来降低主存芯片的读写频率，降低读写带宽，同时也能够降低功耗；而在高带宽需求时，控制时钟控制器输出高频率的时钟信号，以此来提高主存芯片的读写频率，提高读写带宽。然而，主存颗粒的高能效区位于高频处，运行在低频会造成主存能效差，并且增加SoC的访问延迟和功耗。
移动端设备的应用场景复杂，因此对主存有着大容量、高带宽和低功耗三个方面的需求，而现有的主存解决方案往往只能解决上述一个方面的需求，无法同时兼顾上述三个方面。基于此，本申请的实施例提供了一种存储器，以同时满足移动端设备对主存的功耗、带宽及容量这三个方面的需求。
参阅图13，本申请的实施例提供了一种存储器，包括：第一存储区域与第二存储区域；第一存储区域与第二存储区域可以分别设置一个或多个通道(channel)，这样第一存储区域与第二存储区域可以独立的被访问或者读写数据。例如，第一存储区域设置通道1(channel1，简写为ch1)、ch2；第二存储区域设置ch3～ch8。每一个通道包括一个或多个存储库(bank)，例如，对于第一存区域而言，以ch1为例，ch1包括b1、b2、b3、b4等4个bank，对于第二存储区域而言，以ch4为例，ch4包括b5、b6、b7、b8等4个bank。每个bank均包括一个或多个阵列(array)，其中，每一个array具有相同数量的输入输出端口(IO)，位于第一存储区域的bank的阵列数量与位于第二存储区域的阵列数量不同，这样第一存储区域的bank的IO端口数量与第二存储区域的bank的IO端口数量不同，也即是说，第一存储区域的bank与第二存储区域的bank在单位时间内可以读写的数据量不同，因此第一存储区域与第二存储区域可以具有不同的读写带宽。由于移动端设备的工作场景复杂，存在不同的带宽需求，例如在运行高算力程序时，对主存的带宽需求大；运行普通程序时对存主存的带宽需求小，本申请实施例提供的存储器可以适应于不同带宽需求的使用场景，例如第一存储区域的读写带宽大于第二存储区域的读写带宽，第一存储区域可以服务于大带宽需求的使用场景，例如神经网络、人工智能、图形处理等；第二存储区域可以服务于低带宽需求的使用场景，例如普通的程序运行等等。第一存储区域与第二存储区域可以被独立访问，这样可以满足SoC不同的运行状态下对带宽的多样化需求。
例如，以图13示出的存储器103为例，第一存储区域包括2个通道：ch1、ch2；第二存储区域包括6个通道：ch3、ch4、ch5、ch6、ch7、ch8。每一个通道包括多个bank，例如以ch1为例，ch1包括b1、b2、b3、b4等4个bank，对于第二存储区域而言，以ch4为例，ch4包括b5、b6、b7、b8等4个bank，而位于第一存储区域的bank的阵列数量大于位于第二存储区域的bank的阵列数量。例如，第一存储区域的b1包括2个阵列，第二存储区域的b5包括1个阵列，这样第一存储区域的bank被划分的粒度更细，可以用有更多的IO端口数量，第一存储区域的bank的IO端口数量大于第二存储区域的bank的IO端口数量，在单位时间内，第一存储区域的bank能够读写的数据量大于第二存储区域的bank可以读写的数据量，第一存储区域的读写带宽大于第二存储区域的读写带宽。
一般而言，每一个array的IO端口数量一般为2n个，示例性的，最常用的配置为每一个array具有64个IO端口。每一个bank的阵列数量可以为1个、2个、4个或者8个等，即每一个bank的阵列数量可以为20个、21个、22个、23个等，基于此，本申请的实施例中，位于第一存储区域的bank的阵列数量为位于第二存储区域的bank的阵列数量的2n倍。
以图13示出的存储器为例，第二存储区域的每个bank(以b5为例)包括1个阵列，每个阵列包括64个IO端口，这样第二存储区域的每个bank具有64个IO端口；第一存储区域的每个bank(以b1为例)的阵列数量为第二存储区域的bank的阵列数量的21倍，每个阵列包括64个IO端口，这样第一存储区域的每个bank具备128个IO端口，数量为第一存储区域的每个bank的IO端口数量的21倍，在读写频率相同的情况下，第一存储区域的各个通道的带宽为第二存储区域的各个通道的带宽的21倍。
上述示例并非是对各个bank的限制，每一个bank的阵列数量可以根据实际的需求以及工艺水平确定，例如，如图14所示，图14中a、b、c、d分别示出了一个bank分别划分为20个、21个、22个、23个阵列的示意图。由于每一个bank的容量是相同的，bank包括的阵列数量越多，每一个阵列的容量越小，bank具有的IO端口数目越多。以一个256Mb的bank为例，划分为1个阵列时，该阵列的容量为256Mb，具有64个IO端口，bank具有的IO端口数量为64；划分为2个阵列时，每个阵列的容量为128Mb，bank具有的IO端口数量为128；划分为4个阵列时，每个阵列的容量为64Mb，bank具有的IO端口数量为256；划分为8个阵列时，每个阵列的容量为32Mb，bank具有的IO端口数量为512。由此可见，当bank的阵列数量越多时，IO端口数量也越多，存储器的带宽也更大。
第一存储区域与第二存储区域的形状可以是多样的，例如，如图13所示，第一存储区域的各个通道可以在存储器芯片面内水平分布，或者如图15所示，也可以竖直分布。
移动端设备仅仅在部分场景下有大带宽需求，例如视频图像处理、人工智能等场景，在其他的应用场景，移动终端的带宽需求较小，而增大带宽，单位时间内读写的数据增多，势必会增加读写功耗，采用存储器整体扩充带宽的方案存在带宽浪费。由于大带宽的需求较小，对大带宽存储区域的容量要求较低；低带宽的需求较多，对低带宽的存储区域的容量要求较高，本申请实施例提供的存储器，第一存储区域的bank数量小于第二存储区域的bank数量，例如图13所示的存储器103第一存储区域包括两个通道ch1、ch2，每个通道包括4个bank，第一存储区域共8个bank；若每一个bank的容量为256Mb，那么第一存储区域的容量为2048Mb。第二存储区域包括6个通道：ch3～ch8，每个通道包括4个bank，第二存储区域共24个bank，若每一个bank的容量为256Mb，第二存储区域的容量为6114Mb，是第一存储区域的容量的3倍。由于每一个bank的容量是基本相同的，这样第一存储区域的bank数量小于第二存储区域的bank数量，第一存储区域的容量小于第二存储区域的容量；第一存储区域适用于大带宽、低存储容量的使用需求，同时避免功耗过大；第二存储区域适用于低带宽、大存储容量的使用需求，这样既可以保障大容量存储(第二存储区域)，也能够保障存储器具有较大的读写带宽(第一存储区域)。
第一存储区域与第二存储区域可以独立的进行数据的读写，例如第一存储区域可以仅在大带宽使用场景下工作，在低带宽需求的使用场景下，第一存储区域可以被配置为关闭状态，可以降低存储器的功耗；此外，第一存储区域的bank数量小于第二存储区域的bank数量，第一存储区域的规模较小，与提高存储器整体的带宽方案相比，本申请实施例提供的存储器可以实现更低的读写功耗。
本申请实施例提供的存储器包括第一存储区域与第二存储区域，第一存储区域与第二存储区域可以独立的进行读写，第一存储区域与第二存储区域包括多个容量大小相同的bank，其中第一存储区域的bank的数量小于第二存储区域的bank的数量，而位于第一存储区域的bank划分的粒度更细，具有更多的阵列数量；位于第二存储区域的bank具有更少的阵列数量，这样在同一个存储器芯片中同时提供了大带宽、小容量的第一存储区域和小带宽大容量的第二存储区域，兼顾了移动端设备SoC对主存的带宽、容量的需求，并且第一存储区域和第二存储区域可以独立进行读写，相比与提高整个存储器的带宽而言，本申请实施例提供的存储器仅提高了第一存储区域的读写带宽，而第一存储区域在整个存储器中仅仅占用了较小的部分面积，因此能够实现更低的读写功耗。
在移动端设备中，主存和SoC通常处于不同的die，但为了减少设备内部空间的占用，简化连线等，SoC与主存通常被封装在同一个封装内。
示例性的，参阅图16，图16示出了本申请实施例提供的一种芯片堆叠结构，包括SoC与存储器103，SoC与存储器103堆叠设置，SoC与103通过触点(bump)和硅通孔技术(through-silicon-via，TSV)实现数据信号、控制信号与地址信号的传输，从而SoC可以从存储器103读出数据或者向存储器103写入数据。
其中，存储器103包括第一存储区域与第二存储区域，第一存储区域与第二存储区域可以独立的进行读写，第一存储区域与第二存储区域包括多个容量大小相同的bank，其中第一存储区域的bank的数量小于第二存储区域的bank的数量，而位于第一存储区域的bank划分的粒度更细，具有更多的阵列数量，更多的IO端口，因此第一存储区域与SoC之间需要触点的密度更高；位于第二存储区域的bank具有更少的阵列数量，更少的IO端口，因此第二存储区域与SoC之间需要触点的密度更少。这样在同一个存储器103芯片中同时提供了大带宽、小容量的第一存储区域和小带宽大容量的第二存储区域，兼顾了移动端设备SoC对主存的带宽、容量的需求。
第一存储区域与第二存储区域可以分别设置一个或多个通道，这样第一存储区域与第二存储区域可以独立的被访问或者读写数据，例如，存储器103设置有第一数据总线、第一地址总线、第一控制总线；存储器103还设置有第二数据总线、第二地址总线与第二控制总线，其中第一数据总线、第一控制总线与第一地址总线用于实现第一存储区域的数据读写；第二数据总线、第二控制总线与第二地址总线用于实现第二存储区域的数据读写。
SoC中对应存储器103的第一存储区域与第二存储区域分别设置有第一内存控制器与第二内存控制器，其中第一内存控制器通过上述的第一数据总线、第一控制总线与第一地址总线与第一存储区域连接，用于实现存储器103的第一存储区域的读写控制，第二内存控制器通过第二数据总线、第二控制总线与第二地址总线与第二存储区域连接，用于实现存储器103的第二存储区域的读写控制。
SoC与主存可以采用多种封装形式，例如2.5D封装、3D封装、多芯片模块(multichip module，MCM)封装、封装体层叠(package on package，PoP)形式的封装。示例性的，在图16的基础上，参阅图17，本申请实施例提供的一种芯片封装结构。芯片封装结构包括封装基板以及上述的芯片堆叠结构，芯片堆叠结构设置在封装基板上，这种所有的芯片全部堆叠在一起的封装形式被称为3D封装。
这里的芯片堆叠结构包括SoC与存储器103，在芯片封装结构中，如图17所示，可以是SoC靠近封装基板、存储器103远离封装基板；如图18所示，也可以是存储器103靠近封装基板，SoC远离封装基板。
结合图19，图19示出了本申请实施例提供的另一种芯片封装结构，包括封装基板、SoC以及存储器103，其中封装基板包括第一平面，第一平面包括不想交的第一区域与第二区域，SoC设置于第一区域，存储器103设置于第二区域，存储器103通过连接线与SoC电连接。这类将多个芯片组装在同一块封装基板上的封装形式称为多芯片模块(multichipmodule，MCM)封装。
存储器103同时提供了大带宽、小容量的第一存储区域和小带宽大容量的第二存储区域，兼顾了移动端设备SoC对主存的带宽、容量的需求，但在一些情况下，存储器103的容量有限，无法满足SoC对主存容量的需求，这样还可以通过堆叠多个存储器芯片来扩大容量。
示例性的，参阅图20，图20示出了本申请实施例提供的另一种芯片堆叠结构，包括SoC与多个存储器，这里的多个存储器中的至少一个存储器为本申请前述实施例提供的存储器103，即包括大带宽、小容量的第一存储区域和小带宽大容量的第二存储区域。
例如，芯片堆叠结构包括SoC、存储器103与存储器105，其中存储器103包括第一存储区域与第二存储区域，第一存储区域与第二存储区域可以独立的进行读写，第一存储区域与第二存储区域包括多个容量大小相同的bank，其中第一存储区域的bank的数量小于第二存储区域的bank的数量，而位于第一存储区域的bank划分的粒度更细，具有更多的阵列数量；位于第二存储区域的bank具有更少的阵列数量，这样在同一个存储器103芯片中同时提供了大带宽、小容量的第一存储区域和小带宽大容量的第二存储区域，兼顾了移动端设备SoC对主存的带宽、容量的需求。存储器105的存储区域中各个bank的阵列数量是相同的，提供的带宽也是相同的，例如存储器105的存储区域中各个bank的阵列数量与存储器103中第二存储区域的各个bank具有相同的阵列数量，这样存储器105的可以与存储器103的第二存储区域具有相同的读写带宽。
基于图20所示的芯片堆叠结构，本申请实施例提供了另一种芯片封装结构，包括封装基板、SoC以及多个存储器，这里的多个存储器中，至少一个存储器为本申请前述实施例提供的存储器103，即包括大带宽、小容量的第一存储区域和小带宽大容量的第二存储区域。
示例性的，参阅图21，芯片封装结构包括封装基板、SoC、存储器103与存储器105，其中存储器103包括大带宽、小容量的第一存储区域和小带宽大容量的第二存储区域，其中第一存储区域的bank的数量小于第二存储区域的bank的数量，位于第一存储区域的bank划分的粒度更细，具有更多的阵列数量；位于第二存储区域的bank具有更少的阵列数量，兼顾了移动端设备SoC对主存的带宽、容量的需求。存储器105与存储器103的结构不同，存储器105的存储区域中各个bank的阵列数量是相同的，例如存储器105的存储区域中各个bank的阵列数量与存储器103中第二存储区域的各个bank具有相同的阵列数量，这样存储器105的可以与存储器103的第二存储区域具有相同的读写带宽。
示例性的，参阅图22，本申请实施例还提供了另一种芯片封装结构，芯片封装结构包括封装基板、SoC、存储器103与存储器105，其中存储器103包括大带宽、小容量的第一存储区域和小带宽大容量的第二存储区域，其中第一存储区域的bank的数量小于第二存储区域的bank的数量，位于第一存储区域的bank划分的粒度更细，具有更多的阵列数量；位于第二存储区域的bank具有更少的阵列数量，兼顾了移动端设备SoC对主存的带宽、容量的需求。存储器105的结构与存储器103的结构相同，这样相当于同时将存储器103提供的大带宽存储区域与低带宽存储区域的存储容量翻倍。
上述仅仅是对本申请实施例提供的以堆叠的方式扩充主存容量的方案进行说明，在任意一种封装形式中，都可以堆叠多个存储器芯片以扩展主存的容量。堆叠的多个存储器芯片中，可以包括至少一个本申请前述实施例提供的存储器103，即包括大带宽、低容量的第一存储区域与低带宽、大容量的第二存储区域的存储器，当然堆叠的多个存储器芯片中也可以全部为本申请前述实施例提供的存储器103。
本申请实施例提供的各个芯片堆叠结构，其堆叠的方式包括以下各种方式中的一种或多种，例如：硅通孔(through-silicon-via，TSV)连接、芯片上芯片(Chip on Chip)、晶元上芯片(Chip on Wafer)、晶元上晶元(wafer on wafer)，当然也还可以是其他的堆叠方式。
MCM封装将多个芯片封装在同一块封装基板上，在此基础上，同样可以对存储器芯片进行堆叠，以扩大主存的容量。例如，在图19的基础上，参阅图23，本申请实施例提供了另外一种芯片封装结构，包括封装基板、SoC以及多个存储器；封装基板包括第一平面，第一平面包括不想交的第一区域与第二区域，SoC设置于第一区域；多个存储器堆叠设置于第二区域形成芯片堆叠结构，多个存储器中的至少一个为本申请前述实施例提供的存储器，即包括大带宽、低容量的第一存储区域与低带宽、大容量的第二存储区域的存储器103，当然堆叠的多个存储器芯片中也可以全部为本申请前述实施例提供的存储器103。
此外，由于SoC可以独立访问第一存储区域与第二存储区域，也就是说，以存储器103与存储器105为例，存储器103包括第一存储区域与第二存储区域，第一存储区域的bank的阵列数量与第二存储区域的bank的阵列数量不同，例如第一存储区域的bank的阵列数量大于第二存储区域的bank的阵列数量，SoC设置有第一内存控制器与第二内存控制器，利用第一内存控制器对第一存储区域进行读写控制，利用第二内存控制器对第二存储区域进行读写控制；存储器103的存储区域中各个bank的阵列的数量是相同的，例如，存储器103的存储区域中各个bank的阵列数量与存储器103的第二存储区域的bank的数量相同，这样存储器105与存储器103的第二存储区域的带宽可以相同，SoC可以利用第二内存控制器对存储器105进行读写控制。
由于存储器103具有两个独立的存储区域，第一存储区域与第二存储区域需要分别设置地址总线、控制总线与数据总线；而存储器105仅具有一个整体的存储区域，因此存储器103与SoC之间用于读写控制的互联线更多更复杂，存储器105与SoC之间用于读写控制的互联线更少更简单，并且在堆叠设置的情况下，可以沿用一部分存储器103与SoC之间的互联线，因此在具备多个存储器堆叠的情况下，具有第一存储区域与第二存储区域的存储器处于多个堆叠的存储器中更靠近SoC的一侧，以减少互联线长度，减小连线电容，降低地址解码器等读写控制电路的复杂程度，进一步可以降低读写功耗。
此外，存储器103包括第一存储区域与第二存储区域，第一存储区域具有更大的读写带宽，可以满足SoC中的高算力模块的高带宽需求，这里的高算力模块一般包括图形处理器(graphic processing unit，GPU)或者网络处理器(neural-network processing unit，NPU)等，那么在SoC于存储器堆叠的情况下，例如，参阅图24，可以将SoC的高算力模块与第一存储区域在堆叠方向上对齐，例如SoC的高算力模块在封装基板上的投影与第一存储区域在封装基板上的投影位于同一区域，这样同样可以减少二者之间的互联线长度，减小连线电容，有利于降低读写功耗。
本申请实施例还提供一种存储装置，该存储设备包括印制电路板(printedcircuit board，PCB)、以及与印制电路板连接的存储器，该存储器可以为上文所提供的任一种存储器。其中，该印制电路板用于为该存储器中所包括的电子元器件提供电气连接。可选的，该存储设备可以为计算机、手机、平板电脑、可穿戴设备和车载设备等不同类型的用户设备或者终端设备。
可选的，该存储设备还可以包括封装基板，该封装基板通过焊球固定于印制电路板PCB上，该存储器通过焊球固定于封装基板上，该封装基板用于封装该存储器。
在本申请的另一方面，还提供一种存储装置，该存储装置包括第一控制器、第二控制器和存储器，第一控制器、第二控制器用于控制该存储器中的读写，该存储器可以为本申请实施例提供的存储器103。示例性的，存储装置可以应用于移动端设备，例如手机、平板电脑等，第一控制器可以为第一内存控制器，第二控制器可以为第二内存控制器，存储器包括大带宽、低容量的第一存储区域和低带宽、大容量的第二存储区域，第一内存控制器用于控制第一存储区域的读写，第二内存控制器用于控制第二存储区域的读写。
在本申请的另一方面，还提供一种电子设备，该电子设备包括印制电路板(printcircuit board，PCB)以及如上述实施例中图17～图23提供的芯片封装结构，芯片封装结构包括存储器、SoC与封装基板，芯片封装结构与印制电路板连接，例如可以是封装基板与印刷电路板电连接。
可选的，该电子设备为计算机系统、手机、平板电脑、可穿戴设备和车载设备等不同类型的用户设备或者终端设备。需要说明的是，需要说明的是，上述关于该存储器的相关描述，均可对应援引到本申请所提供的存储装置和电子设备中，本申请实施例在此不再赘述。
最后应说明的是：以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种存储器，其特征在于，包括：第一存储区域与第二存储区域；
所述第一存储区域与所述第二存储区域均包括多个存储库bank，每个bank包括一个或多个阵列array，每一个所述阵列具有相同数量的输入输出端口；
其中，位于所述第一存储区域的bank的阵列的数量与位于所述第二存储区域的bank的阵列的数量不同。
2.根据权利要求1所述的存储器，其特征在于，位于所述第一存储区域的bank的阵列的数量大于所述第二存储区域的bank的阵列的数量。
3.根据权利要求1所述的存储器，其特征在于，所述位于所述第一存储区域的bank的阵列的数量为位于所述第二存储区域的bank的阵列的数量2n倍，n为正整数。
4.根据权利要求2所述的存储器，其特征在于，所述第一存储区域的bank的数量小于所述第二存储区域的bank的数量。
5.根据权利要求1～4任一项所述的存储器，其特征在于，任意两个bank的容量大小相同。
6.根据权利要求1～5任一项所述的存储器，其特征在于，所述存储器包括连接所述第一存储区域的第一数据总线与连接所述第二存储区域的第二数据总线；
所述第一数据总线用于向所述第一存储区域读写数据，所述第二数据总线用于向所述第二存储区域读写数据。
7.一种芯片堆叠结构，其特征在于，所述芯片堆叠结构包括系统及芯片SoC与一个或多个存储器，所述SoC与所述一个或多个存储器依次堆叠设置；
所述一个或多个存储器中的至少一个为如权利要求1～6任一项所述的存储器。
8.根据权利要求7所述的芯片堆叠结构，其特征在于，所述堆叠的方式包括以下各种方式中的一种或多种：硅通孔TSV连接、芯片上芯片、晶元上芯片、晶元上晶元。
9.一种芯片封装结构，其特征在于，包括封装基板以及如权利要求7～8任一项所述的芯片堆叠结构，所述芯片堆叠结构设置在所述封装基板上。
10.一种芯片封装结构，其特征在于，包括封装基板、系统级芯片SoC以及如权利要求1～6任一项所述的存储器；
所述封装基板包括第一平面，所述第一平面包括第一区域与第二区域，所述SoC设置于所述第一区域，所述存储器设置于所述第二区域，所述存储器通过连接线与所述SoC电连接。
11.一种芯片封装结构，其特征在于，包括封装基板、系统级芯片以及多个存储器；
所述封装基板包括第一平面，所述第一平面包括第一区域与第二区域，所述SoC设置于所述第一区域；
多个所述存储器堆叠设置于所述第二区域形成芯片堆叠结构，多个所述存储器中的至少一个为如权利要求1～6任一项所述的存储器；
所述芯片堆叠结构通过连接线与所述SoC电连接。
12.一种电子设备，其特征在于，包括印制电路板以及如权利要求9～11任一项所述的芯片封装结构；
所述芯片封装结构中的封装基板与所述印刷电路板电连接。
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