[go: up one dir, main page]

KR101218860B1 - 반도체 기억장치, 및 그것을 탑재한 반도체 집적회로 - Google Patents

반도체 기억장치, 및 그것을 탑재한 반도체 집적회로 Download PDF

Info

Publication number
KR101218860B1
KR101218860B1 KR1020077026995A KR20077026995A KR101218860B1 KR 101218860 B1 KR101218860 B1 KR 101218860B1 KR 1020077026995 A KR1020077026995 A KR 1020077026995A KR 20077026995 A KR20077026995 A KR 20077026995A KR 101218860 B1 KR101218860 B1 KR 101218860B1
Authority
KR
South Korea
Prior art keywords
memory
transistor
power supply
selector signal
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020077026995A
Other languages
English (en)
Other versions
KR20080012302A (ko
Inventor
에이지 다카하시
요시유키 사이토
Original Assignee
파나소닉 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 파나소닉 주식회사 filed Critical 파나소닉 주식회사
Publication of KR20080012302A publication Critical patent/KR20080012302A/ko
Application granted granted Critical
Publication of KR101218860B1 publication Critical patent/KR101218860B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

바이패스 콘덴서로서 사용되는 메모리 셀의 수를 동적으로 변경 가능한 반도체 기억 장치의 제공을 목적으로 한다. 각 메모리 블록에서는 셀렉터 신호선이 각 워드선에 하나씩 병설되어 있다. 인접하는 워드선과 셀렉터 신호선과의 쌍에서는 각 상태가 서로 역으로 유지된다. 메모리 블록 내에서는 또한, 전원 라인의 가지가 각 비트선에 하나씩 병설되어 있다. 각 메모리 셀에서는, 제1 트랜지스터가 워드선의 상태에 따라 커패시터를 비트선에 접속한다. 또한, 제2 트랜지스터가 셀렉터의 신호선 상태에 따라 같은 커패시터를 전원 라인의 가지에 접속한다. 행방향으로 늘어선 메모리 셀에서는, 제1 트랜지스터의 게이트가 같은 워드선에 접속되고, 제2 트랜지스터의 게이트가 같은 셀렉터 신호선에 접속되어 있다.

Description

반도체 기억장치, 및 그것을 탑재한 반도체 집적회로{SEMICONDUCTOR STORAGE APPARATUS AND SEMICONDUCTOR INTEGRATED CIRCUIT INCORPORATING THE SAME}
본 발명은, 반도체 기억장치에 관한 것으로서, 특히 반도체 집적회로에 탑재 된 반도체 기억장치에 관한 것이다.
다이나믹형 반도체 기억장치(DRAM)는 고집적화나 대용량화가 용이하다. 근래에는, 로직 회로와 같은 칩에 집적화된 DRAM(혼재 DRAM)의 이용이 일반화되고 있다. 혼재 DRAM은 특히 데이터 전송 속도가 높기 때문에, 대량 데이터의 고속연산이나 통신을 행하는 시스템 LSI(예를 들면, 그래픽스 LSI)에 적절하다. 한편, 혼재 DRAM은 통상의 DRAM보다 프로세스가 복잡하다. DRAM 혼재 프로세스를 간소화하기 위한 종래의 기술로서는, 예를 들면 다음과 같은 것이 알려져 있다(예를 들면, 특허 문헌 1 참조). 이 종래의 기술에 의한 DRAM에서는, 메모리 셀 어레이의 일부에서 메모리 셀의 커패시터가 이하와 같이 바이패스 콘덴서(평활 용량)에 전용된다(도 2 참조). 복수의 비트선(206, 207, 208)의 접속 단자(Bi +1, Bi, Bi -1)가 전원 라인(VDD)에 접속된다. 한편, 워드선(203, 204)의 접속 단자(Wi, Wi +1)가 소정의 전위(VWL)에 유지된다. 그 전위(VWL)는, 각 메모리 셀에 포함되어 있는 트랜스퍼 게 이트(201)를 온 상태로 유지한다. 그 결과, 각 메모리 셀의 커패시터(202)가 트랜스퍼 게이트(201)와 비트선(206, 207, 또는 208)을 통해 전원 라인(VDD)에 접속된다. 이렇게 하여, 각 메모리 셀의 커패시터(201)가, 전원 라인(VDD)과 그랜드와의 사이에 부가된 바이패스 콘덴서로서 작용하고, 전원 라인(VDD)의 전위 변화를 억제한다. 바이패스 콘덴서로서 통상 이용되는 M0S 트랜지스터의 층간 용량이나 배선간 용량과 비교해서, 메모리 셀의 커패시터는 일반적으로 소자 면적에 대한 용량의 비가 높다. 그러므로, 소면적이면서 대규모인 평활 용량을 확보한 채로, DRAM 혼재 프로세스로부터 바이패스 콘덴서의 프로세스를 생략 가능하다.
특허 문헌 1：일본국 특허공개 2003-332532호 공보
상기와 같은 종래의 DRAM에서는, 바이패스 콘덴서로서 사용되는 메모리 셀에 접속된 비트선과 워드선과의 각 전위가 고정되어 있으므로, 그들 메모리 셀이 원래의 메모리 기능(비트 정보를 기억하는 능력)을 완전히 잃는다. 즉, 바이패스 콘덴서로서 사용되는 메모리 셀의 총수가 일정하고, 또한 불변이다. 한편, DRAM에 포함되어 있는 메모리 셀 중, 비트 정보의 기억에 실제로 이용되는 것의 수는 일반적으로, 어플리케이션, 환경, 및 동작 상태에 따라 변동한다. 따라서, 메모리 셀의 이용 효율을 더 상승시키고, DRAM의 더 실효적인 소면적화를 달성하려면, 바이패스 콘덴서로서 이용되는 메모리 셀의 수를, 어플리케이션으로부터 요구되는 성능, 환경, 및 메모리의 사용 상황에 따라 동적으로 변경해야 한다.
본 발명은, 바이패스 콘덴서로서 사용되는 메모리 셀의 수를 동적으로 변경 가능한 반도체 기억장치의 제공을 목적으로 한다.
본 발명에 의한 반도체 기억장치는 메모리 셀의 커패시터를 전원 라인에 접속할 수 있고, 또한 차단할 수 있다. 그로 인해, 전원 라인에 접속되어 바이패스 콘덴서로서 이용되는 커패시터의 수가 변경 가능하다. 바람직하게는, 그 반도체 기억장치는,
병설된 복수의 비트선,
비트선과 교차하는 방향으로 병설된 복수의 워드선,
워드선의 하나에 의해 제어되고, 상기의 커패시터의 하나를 비트선의 하나에 접속하는 제1 트랜지스터,
그 커패시터를 전원 라인에 접속하는 제2 트랜지스터, 및
제2 트랜지스터를 제어하는 셀렉터 신호선을 갖는다. 더 바람직하게는, 소정 수의 제2 트랜지스터가 같은 셀렉터 신호선에 의해서 제어된다. 셀렉터 신호선은, 바람직하게는 소정 수의 워드선에 대해서 하나씩 설치되어 있다. 그 외에, 제2 트랜지스터에 접속된 전원 라인이, 소정 수의 비트선 또는 워드선에 접속된 메모리 셀의 그룹마다 달라도 된다.
본 발명에 의한 반도체 기억장치는 제2 트랜지스터 대신에, 비트선의 하나를 전원 라인에 접속하는 제3 트랜지스터를 가져도 된다. 그 경우, 셀렉터 신호선이 제3 트랜지스터를 제어한다. 바람직하게는, 소정 수의 제3 트랜지스터가 같은 셀렉터 신호선에 의해서 제어된다. 제3 트랜지스터가 복수의 비트선을 같은 전원 라인에 접속해도 된다.
본 발명에 의한 상기의 반도체 기억장치에서는 각 메모리 셀의 커패시터가, 제2 또는 제3 트랜지스터의 온 기간에서는 바이패스 콘덴서로서 기능하고, 제2 또는 제3 트랜지스터의 오프 기간에서는 메모리로서 기능한다. 따라서, 그 반도체 기억장치는, 비트 정보의 기억에는 사용되고 있지 않은 메모리 셀의 커패시터를 바이패스 콘덴서로서 기능시키고, 전원 라인의 전위 변동을 억제할 수 있다. 또한, 제2 또는 제3 트랜지스터의 각 온 오프 상태가 셀렉터 신호선으로 제어 가능하므로, 바이패스 콘덴서로서 이용되는 메모리 셀의 커패시터의 수가, 셀 단위, 워드 단위, 또는 블록 단위로, 동적으로 변경 가능하다.
본 발명에 의한 반도체 집적회로는 본 발명에 의한 상기의 반도체 기억장치를 가지며, 그 메모리 셀의 커패시터 중, 전원 라인에 접속되는 것의 수를, 처리에 따라 변경한다. 바람직하게는, 그 반도체 집적회로가,
소정의 어플리케이션을 실행하는 로직 회로부(바람직하게는 CPU), 및
로직 회로부로부터의 명령에 따라서 상기의 반도체 기억장치를 제어하고, 특히 전원 라인에 접속되는 커패시터의 수를 처리에 따라 변경하는 메모리 제어부를 더 갖는다.
바람직하게는, 메모리 제어부가 셀렉터 신호선을 처리에 따라 제어한다. 그 외에, 그 반도체 기억장치가, 셀렉터 신호선을 제어하는 레지스터를 더 포함하고, 메모리 제어부가 그 레지스터를 처리에 따라 제어해도 된다.
본 발명에 의한 상기의 반도체 집적회로는, 상기의 반도체 기억장치의 메모리 셀에 포함되어 있는 커패시터 중, 비트 정보의 기억에 사용되고 있지 않은 것을 전원 라인에 접속하여 바이패스 콘덴서로서 기능시키고, 전원 라인의 전위 변동을 억제한다. 그 반도체 집적회로는 특히, 셀렉터 신호선을 직접, 또는 상기의 레지스터로 제어 가능하다. 따라서, 바이패스 콘덴서로서 이용되는 메모리 셀의 커패시터의 수가 바람직하게는, 어플리케이션으로부터 요구되는 성능, 환경, 및 메모리의 사용 상황에 따라 임의의 단위로 동적으로 변경 가능하다.
(발명의 효과)
본 발명에 의한 반도체 집적회로는 상기한 대로, 탑재된 반도체 기억장치의 메모리 셀에 포함되어 있는 커패시터 중, 바이패스 콘덴서로서 이용되는 것의 수를 동적으로 변경 가능하다. 따라서, 그 반도체 기억장치에서는, 종래의 반도체 집적회로에 탑재되는 반도체 기억장치와 비교해서, 메모리 셀의 이용 효율을 한층 더 향상시키는 것이 용이하므로, 한층 더 실효적인 소면적화를 달성할 수 있다. 또한, 어플리케이션이나 환경이 반도체 기억장치에 대해서 주는 제약이 비교적 느슨하기 때문에, 본 발명에 의한 상기의 반도체 집적회로는 설계의 유연성이 높다. 이렇게 하여, 본 발명에 의한 반도체 집적회로는, 전원의 전위 변동을 효과적으로 억제할 수 있으므로, 특히 고속 동작이 필요한 디지털 TV용 시스템 LSI로서 유용하다. 또, 본 발명에 의한 반도체 기억장치는, 고속 액세스가 가능한 DRAM에의 응용에 유리하다.
도 1은 본 발명의 실시 형태 1에 의한 반도체 기억장치를 나타내는 블록도.
도 2는 종래의 반도체 기억장치를 나타내는 블록도.
도 3은 본 발명의 실시 형태 2에 의한 반도체 기억장치를 나타내는 블록도.
도 4는 본 발명의 실시 형태 1에 의한 반도체 집적회로의 하드웨어 구성을 나타내는 블록도.
도 5는 본 발명의 실시 형태 1에 의한 반도체 집적회로의 소프트웨어 구성을 나타내는 블록도.
도 6은 본 발명의 실시 형태 3에 의한 반도체 집적회로의 하드웨어 구성을 나타내는 블록도.
이하, 본 발명의 실시예에 대해서, 도면을 참조하면서 설명한다.
(실시 형태 1)
본 발명의 실시 형태 1에 의한 반도체 집적회로(100)는 바람직하게는 시스템 LSI이며, 전원 라인(120), 로직 회로부(401), 메모리 제어부(402), 및 반도체 기억장치(이하, 메모리 코어부라고 한다)(410)를 갖는다(도 4 참조). 전원 라인(120)은 일정한 전원 전위(VDD)로 유지되고, 반도체 집적회로(100) 내의 각부에 전력을 공급한다. 로직 회로부(401)는 바람직하게는 CPU이며, 내부 버스에서 반도체 집적회로(100) 내의 각부와 접속되어 있다. 로직 회로부(401)는 여러가지 프로그램(도 5 참조)을 실행하고, 반도체 집적회로(100) 내의 각부의 동작을 제어한다.
메모리 제어부(402)는, 내부 버스에서는 특히 메모리 코어부(410)에 접속되고, 외부 버스에서는 반도체 집적회로(100)의 밖에 배치된 외부 메모리(M)에 접속되어 있다(도 4 참조). 외부 메모리(M)는 바람직하게는 DDR-SDRAM 또는 SRAM이다. 메모리 제어부(402)는 로직 회로부(401)로부터의 명령에 따라, 외부 메모리(M)나 메모리 코어부(410)를 직접 제어한다. 메모리 제어부(402)는 특히 메모리 코어부(410)에 대해서 소정의 신호군(어드레스(ADR), 로우어드레스 스트로브(RAS), 컬럼 어드레스 스트로브(CAS), 및 라이트 인에이블(WE))을 주고, 메모리 제어부(402)와 메모리 코어부(410) 사이에서 교환되는 데이터(DATA)를 제어한다. 메모리 제어부(402)와 메모리 코어부(410) 사이에는 또한, 복수의 셀렉터 신호선(421, 422, 423, 424)이 접속되어 있다.
메모리 코어부(410)는 바람직하게는 DRAM이며, 복수(도 4에서는 네 개)의 메모리 블록(411, 412, 413, 414)으로 구성된다(도 4 참조). 각 메모리 블록(411~414)은 전원 라인(120)과 셀렉터 신호선(421~424)에 접속되어 있다. 메모리 제어부(402)에 의해 셀렉터 신호선(421~424) 중 어느 하나가 액티브일 때, 그 셀렉터 신호선에 접속된 메모리 블록에서는 소정 수의 메모리 셀의 커패시터가 전원 라인(120)에 접속되고, 바이패스 콘덴서로서 이용된다. 한편, 액티브가 아닌 셀렉터 신호선(421~424)에 접속된 메모리 블록에서는 각 메모리 셀의 커패시터가 전원 라인(120)으로부터 분리되고, 메모리로서 비트 정보를 기억한다.
본 발명의 실시 형태 1에 의한 메모리 블록은 바람직하게는, 메모리 셀(104), 워드선(110, 112, …), 비트선(114, 115, 116, …), 및 셀렉터 신호선(111, 113, …)을 갖는다(도 1 참조). 메모리 셀(104)은 바람직하게는 격자모양으로 배열되고, 메모리 셀 어레이를 구성하고 있다. 워드선(110, 112, …)은 메모리 셀(104)의 사이에서 횡방향(메모리 셀 어레이의 행방향)으로 연장되고, 비트 선(114, 115, …)은 메모리 셀(104)의 사이에서 종방향(메모리 셀 어레이의 열방향)으로 연장되어 있다. 셀렉터 신호선(111, 113, …)은 각 워드선(110, 112, …)에 하나씩 병설되고, 메모리 셀(104)의 사이를 행방향으로 연장되어 있다. 특히, 서로 인접한 워드선(110)과 셀렉터 신호선(111)의 쌍에서는 각 상태가 서로 반대로 유지된다. 즉, 어느 한쪽이 액티브일 때는 항상, 다른 쪽이 액티브가 아니다. 메모리 블록 내에서는 또한, 전원 라인(120)이 복수의 가지로 분기하고, 각 가지가 각 비트선(110, 112, …)에 병설되고, 메모리 셀(104)의 사이를 열방향으로 연장하고 있다.
각 메모리 셀(104)은, 제1 트랜지스터(101), 커패시터(102), 및 제2 트랜지스터(103)를 포함한다(도 1 참조). 제1 트랜지스터(101)는 바람직하게는 MOSFET이며, 게이트가 가장 가까운 워드선(110)에 접속되고, 소스가 가장 가까운 비트선(114)에 접속되고, 드레인이 커패시터(102)의 일단에 접속되어 있다. 커패시터(102)의 타단은 접지되어 있다. 제2 트랜지스터(103)는 바람직하게는 MOSFET이며, 게이트가 가장 가까운 셀렉터 신호선(111)에 접속되고, 소스가 가장 가까운 전원 라인(120)의 가지에 접속되고, 드레인이 커패시터(102)의 일단에 접속되어 있다. 즉, 행방향으로 늘어선 메모리 셀(104)에서는, 제1 트랜지스터(101)의 게이트가 같은 워드선(110)에 접속되고, 제2 트랜지스터(103)의 게이트가 같은 셀렉터 신호선(111)에 접속되어 있다. 한편, 열방향으로 늘어선 메모리 셀(104)에서는, 제1 트랜지스터(101)의 소스가 같은 비트선(114)에 접속되고, 제2 트랜지스터(103)의 소스가 전원 라인(120)의 같은 가지에 접속되어 있다.
셀렉터 신호선의 하나(111)가 액티브가 아닐 때, 그 셀렉터 신호선(111)에 접속된 제2 트랜지스터(103)(즉, 메모리 셀 어레이의 1행에 포함되어 있는 메모리 셀(104)의 제2 트랜지스터(103))가 오프 상태로 유지된다. 따라서, 메모리 셀 어레이의 그 1행에 포함되어 있는 메모리 셀(104)에서는, 대응하는 워드선(110)을 이용한 제1 트랜지스터(101)의 온 오프 제어에 의해, 커패시터(102)가 메모리로서 기능한다. 즉, 그 워드선(110)이 액티브일 때, 비트선(114)과 커패시터(102)가 도통한다. 커패시터(102)에 축적된 전하에 의해 비트선(114)의 전압 레벨이 변화할 때는, 그 변화로부터 커패시터(102)에 기억된 비트 정보가 판독된다. 한편, 비트선(114)이 프리챠지되어 있을 때는 커패시터(102)가 충전되고, 비트선(114)의 전압 레벨에 따른 비트 정보가 커패시터(102)에 기억된다.
상기의 셀렉터 신호선(111)이 액티브일 때, 그 셀렉터 신호선(111)에 접속된 제2 트랜지스터(103)가 온 상태로 유지된다. 따라서, 메모리 셀 어레이의 1행에 포함되어 있는 메모리 셀(104)에서는 커패시터(102)가 전원 라인(120)에 접속되고, 제1 트랜지스터(101)의 온 오프 상태나 비트선(114)의 상태에 상관없이, 바이패스 콘덴서로서 기능한다. 그로 인해, 전원 라인(120)의 전위 변동이 억제된다.
이렇게 하여, 본 발명의 실시 형태 1에 의한 메모리 블록에서는, 각 메모리 셀의 커패시터(102)가 각 셀렉터 신호선(111, 113, …)의 상태에 따라, 메모리로서도 바이패스 콘덴서로서도 기능한다. 특히, 바이패스 콘덴서로서 이용되는 커패시터의 수가 메모리 셀 어레이의 행 단위로 변경 가능하다.
셀렉터 신호선이, 도 1에 나타나 있는 것과는 별도로, 복수의 워드선마다 하 나씩 설치되어도 된다. 그 경우, 바이패스 콘덴서로서 이용되는 커패시터의 수가, 메모리 셀 어레이의 복수의 행을 1단위로하여 변경된다. 그 외에, 메모리 셀 어레이의 같은 행 중에, 제2 트랜지스터(103)를 포함하는 메모리 셀과 포함하지 않는 메모리 셀이 혼재해도 된다. 그로 인해, 바이패스 콘덴서로서 이용되는 커패시터의 수가, 메모리 셀 어레이의 1행에 포함되어 있는 메모리 셀의 수보다 적은 수를 1단위로서 변경 가능하다. 또한, 도 1에 나타나 있는 일계통의 전원 라인(120)과는 달리, 복수 계통의 전원 라인이 설치되고, 메모리 셀 어레이의 소정 수의 열 또는 행마다 별도의 계통의 전원 라인이 제2 트랜지스터(103)에 접속되어도 된다. 즉, 제2 트랜지스터(103)에 접속된 전원 라인이, 소정 수의 비트선 또는 워드선에 접속된 메모리 셀의 그룹(즉, 셀, 워드, 또는 블록)마다 다르다.
본 발명의 실시 형태 1에 의한 반도체 집적회로는 상기의 메모리 블록에 포함되어 있는 메모리 셀의 커패시터 중, 바이패스 콘덴서로서 이용되는 것의 수를 이하와 같이 조절한다.
로직 회로부(401)가 여러 가지 프로그램을 실행한다(도 5 참조). 프로그램에는, 여러 가지의 어플리케이션(1, 2, 3), 오퍼레이팅 시스템(OS)(4), 및 디바이스 드라이버(5)가 포함된다. 어플리케이션(1, 2, 3)은 OS(4)에 대해, 시스템의 자원(로직 회로부(401), 메모리 코어부(410), 외부 메모리(M) 등)의 이용을 요구한다. 0S(4)는 시스템의 자원을 관리하고, 각 어플리케이션(1, 2, 3)으로부터의 요구에 따라 실제로 이용되어야 할 디바이스나 메모리 영역을 할당한다. 디바이스 드라이버(5)는 OS(4)로부터의 지시에 따라서 각 디바이스(메모리 제어부(402), 메 모리 코어부(410), 외부 메모리(M) 등)를 실제로 제어한다.
시스템의 메모리 공간은 OS(4)에 포함되어 있는 메모리 관리 기구(4A)에 의해서 관리된다(도 5 참조). 메모리 관리 기구(4A)는 특히, 논리적인 메모리 공간의 일부를 메모리 코어부(410)와 외부 메모리(M) 각각의 물리적인 메모리 영역에 대해서 할당하고, 각각의 대응 관계를 관리한다. 따라서, 각 어플리케이션(1, 2, 3)은(원칙적으로는), 메모리 코어부(410)와 외부 메모리(M)와의 사이의 하드웨어적 차이에 상관없이, 시스템의 메모리 공간의 각 영역을 동등하게 이용할 수 있다. 본 발명의 실시 형태 1에서는 바람직하게는, 메모리 관리 기구(4A)가 메모리 코어부(410)에 대해서, 그 메모리 영역과 함께, 바이패스 콘덴서로서 이용되어야 할 메모리 셀의 영역(이하, 패스콘 영역이라고 한다)을 관리한다. 즉, 메모리 관리 기구(4A)가 각 어플리케이션(1, 2, 3)으로부터의 요구에 따라 메모리 영역 및 기억된 데이터를 재배치함과 동시에, 패스콘 영역을 재설정한다. 그로 인해, 메모리 영역으로부터 떨어진 메모리 셀이 바이패스 콘덴서로서 유효하게 활용된다.
이렇게 하여, 본 발명의 실시 형태 1에 의한 반도체 집적회로에서는, 메모리 코어부(410)에 포함되어 있는 메모리 셀의 이용 효율이 높기 때문에, 메모리 코어부(410)의 실효적 면적을 비교적 작게 할 수 있다.
(실시 형태 2)
본 발명의 실시 형태 2에 의한 반도체 집적회로는, 메모리 코어부(410)에 포함되어 있는 메모리 블록의 내부를 제외하고, 본 발명의 실시 형태 1에 의한 반도체 집적회로(100)와 같이 구성되어 있다. 그들 동일 구성요소의 자세한 것은 실시 형태 1에 관한 설명 및 도 4를 원용한다.
메모리 블록(320)은 바람직하게는, 메모리 셀(301), 워드선(110, 112, …), 비트선(114, 115, 116, …), 셀렉터 신호선(310), 및 제3 트랜지스터(302, 303, 304, …)를 갖는다(도 3 참조). 메모리 셀(301)은 바람직하게는 격자모양으로 배열되어, 메모리 셀 어레이를 구성하고 있다. 워드선(110, 112, …)은 메모리 셀(301) 사이에서 횡방향(메모리 셀 어레이의 행방향)으로 연장되고, 비트선(114, 115, …)은 메모리 셀(301) 사이에서 종방향(메모리 셀 어레이의 열방향)으로 연장되어 있다. 셀렉터 신호선(310)은 바람직하게는 각 메모리 블록(320)에 하나씩 포함되고, 전원 라인(120)에 병설되어 있다. 제3 트랜지스터(302, 303, 304, …)는 바람직하게는 MOSFET이며, 게이트가 동일 셀렉터 신호선(310)에 접속되고, 소스가 동일 전원 라인(120)에 접속되고, 드레인이 비트선(114, 115, 116, …)의 하나에 접속되어 있다. 즉, 메모리 블록(320)에 포함되어 있는 모든 비트선(114, 115, 116, …)이 제3 트랜지스터(302, 303, 304, …) 중 어느 하나를 통해 같은 전원 라인(120)에 접속되어 있다. 각 메모리 셀(301)은 제1 트랜지스터(101)와 커패시터(102)를 포함한다. 제1 트랜지스터(101)는 바람직하게는 MOSFET이며, 게이트가 가장 가까운 워드선(110)에 접속되고, 소스가 가장 가까운 비트선(114)에 접속되고, 드레인이 커패시터(102)의 일단에 접속되어 있다. 커패시터(102)의 타단은 접지 되어 있다.
셀렉터 신호선(310)이 액티브가 아닐 때, 제3 트랜지스터(302, 303, 304, …)가 모두 오프 상태로 유지된다. 따라서, 메모리 블록(320)에 포함되어 있는 모 든 메모리 셀(301)에서는, 대응하는 워드선(110, 112, …)을 이용한 제1 트랜지스터(101)의 온 오프 제어에 의해, 커패시터(102)가 메모리로서 기능한다. 한편, 셀렉터 신호선(310)이 액티브일 때, 제3 트랜지스터(302, 303, 304)가 모두 온 상태로 유지된다. 따라서, 워드선(110, 112, …) 중, 액티브한 것에 접속된 제1 트랜지스터(101)에 의해, 같은 메모리 셀의 커패시터(102)가 비트선(114, 115, 116, …)을 통해 전원 라인(120)에 접속된다. 그로 인해, 그 커패시터(102)가 바이패스 콘덴서로서 기능하고, 전원 라인(120)의 전위 변동을 억제한다.
이렇게 하여, 본 발명의 실시 형태 2에 의한 메모리 블록(320)에서는 실시 형태 1에 의한 메모리 블록과 같이, 각 메모리 셀의 커패시터(102)가 셀렉터 신호선(310)과 워드선(110, 112, …)의 각 상태에 따라, 메모리로서도 바이패스 콘덴서로서도 기능한다. 특히, 바이패스 콘덴서로서 이용되는 커패시터의 수가 메모리 셀 어레이의 행 단위 또는 메모리 블록 단위로 변경 가능하다. 본 발명의 실시 형태 2에 의한 메모리 블록(320)에서는 또한, 실시 형태 1에 의한 메모리 블록과는 달리, 제2 트랜지스터(103) 대신에 제3 트랜지스터(302, 303, 304, …)가 각 비트선(114, U5, 116, …)에 하나씩 접속되어 있다. 따라서, 실시 형태 2에서는 실시 형태 1보다, 하나의 메모리 블록에 포함되어야 할 트랜지스터의 총수와 셀렉터 신호선의 개수가 모두 적다. 또한, 개개의 메모리 셀의 구성이 종래의 구성으로부터 변경되지 않아도 된다. 여기서, 각 메모리 블록(320)에 대해서 패스콘 영역이 설정될 때, 바람직하게는, 메모리 제어부(402)가 셀렉터 신호선(310)의 각 상태를 변화시킴과 동시에, 액티브하게 되어야 할 워드선를 메모리 코어부(410)에 대해서 지 정한다. 그 외에, 셀렉터 신호선(310)이 액티브하게 될 때는 자동적으로, 바람직하게는 모든 워드선(110, 112, …)이 액티브하게 되어도 된다.
제3 트랜지스터가, 도 3에 나타나 있는 것과는 별도로, 복수의 비트선마다 하나씩 설치되어도 된다. 그 경우, 바이패스 콘덴서로서 이용되는 커패시터의 수가, 메모리 셀 어레이의 1행에 포함되어 있는 커패시터의 총수보다 적은 수를 1단위로 하여 변경된다. 그 외에, 도 3에 나타나 있는 일계통의 전원 라인(120)과는 달리, 복수 계통의 전원 라인이 설치되고, 메모리 셀 어레이의 소정 수의 열마다 별도의 계통의 전원 라인이 제3 트랜지스터에 접속되어도 된다.
(실시 형태 3)
본 발명의 실시 형태 3에 의한 반도체 집적회로는, 셀렉터 신호선과 메모리 코어부(410)를 제외하고, 본 발명의 실시 형태 1에 의한 반도체 집적회로(100)와 같이 구성되어 있다. 그것들과 같은 구성요소의 상세한 것은 실시 형태 1에 관한 설명 및 도 1, 4를 원용한다.
본 발명의 실시 형태 3에 의한 반도체 집적회로에서는 실시 형태 1에 의한 반도체 집적회로와는 달리, 메모리 코어부(410)의 내부에 레지스터(415)가 설치되어 있다(도 6 참조). 또한 , 메모리 제어부(402)와 메모리 코어부(410)의 각 메모리 블록 사이에 접속된 셀렉터 신호선(421, 422, 423, 424)(도 4 참조) 대신에 레지스터(415)와 각 메모리 블록 사이에 셀렉터 신호선(431, 432, 433, 434)이 접속되어 있다. 메모리 제어부(402)는 레지스터(415)에 대해, 바이패스 콘덴서로서 이용되어야 할 메모리 셀의 커패시터의 수를 메모리 블록마다 지정한다. 여기에서, 레지스터(415)에 설정되는 값이, 메모리 영역과 바이패스 콘덴서 영역 사이의 메모리 셀 수의 비를 나타내도 된다. 메모리 코어부(410)는 레지스터(415)에 설정된 값에 기초하여, 셀렉터 신호선(431, 432, 433, 434)의 각 상태를 제어한다. 그로 인해, 전원 라인에 접속되어야 할 메모리 셀의 커패시터의 수가, 처리나 상황에 따라 동적으로 변경된다.
본 발명은 반도체 집적회로, 특히 거기에 탑재되는 반도체 기억장치에 관한 것이며, 상기한 대로, 바이패스 콘덴서로서 이용되어야 할 메모리 셀의 커패시터의 수를 동적으로 변경 가능하다. 이와 같이 본 발명은 명확히, 산업상 이용 가능한 발명이다.

Claims (13)

  1. 삭제
  2. 병설된 복수의 비트선, 상기 비트선과 교차하는 방향으로 병설된 복수의 워드선, 적어도 하나의 셀렉터 신호선, 적어도 하나의 전원 라인, 및 복수의 메모리 셀을 갖는 반도체 기억 장치로서,
    상기 메모리 셀의 각각이,
    커패시터,
    상기 워드선의 하나에 의해 제어되고, 상기 커패시터를 상기 비트선의 하나에 접속하여 메모리로서 이용하는 제1 트랜지스터, 및
    상기 셀렉터 신호선에 의해 제어되고, 상기 커패시터를 상기 전원 라인에 접속하여 바이패스 콘덴서로서 이용하는 제2 트랜지스터를 포함하는, 반도체 기억 장치.
  3. 청구항 2에 있어서,
    소정 수의 상기 제2 트랜지스터가 같은 상기 셀렉터 신호선에 의해서 제어되는 반도체 기억장치.
  4. 청구항 2에 있어서,
    상기 셀렉터 신호선이 소정 수의 상기 워드선에 대해서 하나씩 설치되어 있는, 반도체 기억장치.
  5. 청구항 2에 있어서,
    상기 제2 트랜지스터에 접속된 상기 전원 라인이, 소정 수의 상기 비트선 또는 상기 워드선에 접속된 상기 메모리 셀의 그룹마다 다른, 반도체 기억장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 메모리 셀의 커패시터를 전원 라인에 접속하여 바이패스 콘덴서로서 이용할 수 있고, 또한 상기 메모리 셀의 상기 커패시터를 상기 전원 라인으로부터 차단하여 메모리로서 이용할 수 있는 반도체 기억장치를 갖는 반도체 집적회로로서, 상기 전원 라인에 접속되는 상기 커패시터의 수를 처리에 따라 변경하는 반도체 집적회로.
  10. 청구항 9에 있어서,
    소정의 어플리케이션을 실행하는 로직 회로부, 및
    상기 로직 회로부로부터의 명령에 따라서 상기 반도체 기억장치를 제어하고, 특히 상기 전원 라인에 접속되는 상기 커패시터의 수를 처리에 따라 변경하는 메모리 제어부를 더 갖는, 반도체 집적회로.
  11. 청구항 10에 있어서,
    상기 반도체 기억장치가,
    병설된 복수의 비트선,
    상기 비트선과 교차하는 방향으로 병설된 복수의 워드선,
    상기 워드선의 하나에 의해서 제어되고, 상기 커패시터의 하나를 상기 비트선의 하나에 접속하는 제1 트랜지스터,
    상기 커패시터의 하나 또는 상기 비트선의 하나를 상기 전원 라인에 접속하는 제2 트랜지스터, 및
    상기 제2 트랜지스터를 제어하는 셀렉터 신호선을 포함하는 반도체 집적회로.
  12. 청구항 11에 있어서,
    상기 메모리 제어부가 상기 셀렉터 신호선을 처리에 따라 제어하는, 반도체 집적회로.
  13. 청구항 11에 있어서,
    상기 반도체 기억장치가, 상기 셀렉터 신호선을 제어하는 레지스터를 더 포함하고,
    상기 메모리 제어부가 상기 레지스터를 처리에 따라 제어하는, 반도체 집적회로.
KR1020077026995A 2005-06-01 2006-05-18 반도체 기억장치, 및 그것을 탑재한 반도체 집적회로 Expired - Fee Related KR101218860B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005160965 2005-06-01
JPJP-P-2005-00160965 2005-06-01

Publications (2)

Publication Number Publication Date
KR20080012302A KR20080012302A (ko) 2008-02-11
KR101218860B1 true KR101218860B1 (ko) 2013-01-07

Family

ID=37481418

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077026995A Expired - Fee Related KR101218860B1 (ko) 2005-06-01 2006-05-18 반도체 기억장치, 및 그것을 탑재한 반도체 집적회로

Country Status (5)

Country Link
US (1) US20090097301A1 (ko)
JP (1) JP4879172B2 (ko)
KR (1) KR101218860B1 (ko)
CN (1) CN101185141B (ko)
WO (1) WO2006129488A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102024491B (zh) * 2009-09-22 2013-07-24 无锡华润上华半导体有限公司 随机读写存储器及其控制方法
JP5462863B2 (ja) * 2009-11-09 2014-04-02 パナソニック株式会社 半導体記憶装置
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05125580A (ja) * 1991-11-06 1993-05-21 Sumitomo Metal Mining Co Ltd ニツケル溶液中の銅イオンの除去方法
US5414656A (en) * 1994-03-23 1995-05-09 Kenney; Donald M. Low charge consumption memory
US5640030A (en) * 1995-05-05 1997-06-17 International Business Machines Corporation Double dense ferroelectric capacitor cell memory
JPH1139872A (ja) * 1997-05-19 1999-02-12 Fujitsu Ltd ダイナミックｒａｍ

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3255947B2 (ja) * 1991-11-12 2002-02-12 株式会社日立製作所 半導体装置
JPH06290582A (ja) * 1993-04-02 1994-10-18 Nec Corp 半導体記憶装置
JP3315293B2 (ja) * 1995-01-05 2002-08-19 株式会社東芝 半導体記憶装置
JP3592423B2 (ja) * 1996-01-26 2004-11-24 株式会社ルネサステクノロジ 半導体集積回路装置
US5923593A (en) * 1996-12-17 1999-07-13 Monolithic Systems, Inc. Multi-port DRAM cell and memory system using same
US6111802A (en) * 1997-05-19 2000-08-29 Fujitsu Limited Semiconductor memory device
US6028783A (en) * 1997-11-14 2000-02-22 Ramtron International Corporation Memory cell configuration for a 1T/1C ferroelectric memory
JP3169920B2 (ja) * 1998-12-22 2001-05-28 日本電気アイシーマイコンシステム株式会社 半導体記憶装置、その装置製造方法
US6418044B1 (en) * 2000-12-28 2002-07-09 Stmicroelectronics, Inc. Method and circuit for determining sense amplifier sensitivity
US6510093B1 (en) * 2001-10-18 2003-01-21 International Business Machines Corporation Method and apparatus for cycle time reduction in a memory system using alternating reference cells and isolated sense lines
JP2003197769A (ja) * 2001-12-21 2003-07-11 Mitsubishi Electric Corp 半導体記憶装置
JP2003257178A (ja) * 2002-03-06 2003-09-12 Matsushita Electric Ind Co Ltd 半導体メモリ装置
JP2003317469A (ja) * 2002-04-19 2003-11-07 Mitsubishi Electric Corp マルチポートメモリ回路
JP4125540B2 (ja) * 2002-05-17 2008-07-30 松下電器産業株式会社 半導体装置
JP4770103B2 (ja) * 2002-08-06 2011-09-14 ソニー株式会社 半導体装置
US6750497B2 (en) * 2002-08-22 2004-06-15 Micron Technology, Inc. High-speed transparent refresh DRAM-based memory cell
JP4236901B2 (ja) * 2002-10-23 2009-03-11 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法
JP2004265533A (ja) * 2003-03-03 2004-09-24 Matsushita Electric Ind Co Ltd 半導体記憶回路
JP4439838B2 (ja) * 2003-05-26 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法
JP3898152B2 (ja) * 2003-05-27 2007-03-28 ローム株式会社 演算機能付き記憶装置および演算記憶方法
KR100518581B1 (ko) * 2003-06-11 2005-10-04 삼성전자주식회사 별도의 기준 전압 발생기 없이 비트 셀 데이터를 출력하는반도체 메모리 장치, 및 그 방법
US7209399B2 (en) * 2004-07-13 2007-04-24 Samsung Electronics Co., Ltd. Circuit and method of driving bitlines of integrated circuit memory using improved precharge scheme and sense-amplification scheme
US7082073B2 (en) * 2004-12-03 2006-07-25 Micron Technology, Inc. System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices
JP2008004199A (ja) * 2006-06-23 2008-01-10 Toshiba Corp 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05125580A (ja) * 1991-11-06 1993-05-21 Sumitomo Metal Mining Co Ltd ニツケル溶液中の銅イオンの除去方法
US5414656A (en) * 1994-03-23 1995-05-09 Kenney; Donald M. Low charge consumption memory
US5640030A (en) * 1995-05-05 1997-06-17 International Business Machines Corporation Double dense ferroelectric capacitor cell memory
JPH1139872A (ja) * 1997-05-19 1999-02-12 Fujitsu Ltd ダイナミックｒａｍ

Also Published As

Publication number Publication date
CN101185141A (zh) 2008-05-21
KR20080012302A (ko) 2008-02-11
JP4879172B2 (ja) 2012-02-22
US20090097301A1 (en) 2009-04-16
WO2006129488A1 (ja) 2006-12-07
JPWO2006129488A1 (ja) 2008-12-25
CN101185141B (zh) 2010-04-21

Similar Documents

Publication Publication Date Title
US11675500B2 (en) High capacity memory circuit with low effective latency
US10672456B2 (en) Three dimensional memory devices
US6356500B1 (en) Reduced power DRAM device and method
US6862229B2 (en) Physically alternating sense amplifier activation
US6771531B2 (en) Memory device and memory system using same
KR100702355B1 (ko) 은닉 리프레시를 지원하는 듀얼 포트 셀을 구비한 반도체메모리
US7359252B2 (en) Memory data bus structure and method of transferring information with plural memory banks
KR20080009129A (ko) 저장 회로 및 방법
KR101218860B1 (ko) 반도체 기억장치, 및 그것을 탑재한 반도체 집적회로
US6515929B1 (en) Partial refresh feature in pseudo SRAM
US5796651A (en) Memory device using a reduced word line voltage during read operations and a method of accessing such a memory device
US9997223B2 (en) Semiconductor device including metal-oxide-semiconductor disposed in a column decoder region
TWI492058B (zh) 用於記憶體存取之方法及裝置及記憶體器件
US6288952B1 (en) System for improved memory cell access
US6452860B2 (en) Semiconductor memory device having segment type word line structure
US6072713A (en) Data storage circuit using shared bit line and method therefor
US7499318B2 (en) Nonvolatile semiconductor memory device having a management memory capable of suppressing bitline interference during a read operation
US11342014B1 (en) Driver leakage control
TWI417894B (zh) 於動態隨機存取記憶體架構之定址期間實施省電之結構及方法
US20060092748A1 (en) Semiconductor memory
US20050162960A1 (en) Semiconductor integrated circuit device
CN116092550A (zh) 存储单元及存储器
CN119446213A (zh) 混合内存芯片及包括混合内存芯片的内存系统、计算装置
KR100206704B1 (ko) 반도체 메모리 장치의 어레이 구성방법

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20071120

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20101209

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20120613

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20121214

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20121228

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20121228

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20161209