JPH06290582A - 半導体記憶装置 - Google Patents
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- JPH06290582A JPH06290582A JP5077236A JP7723693A JPH06290582A JP H06290582 A JPH06290582 A JP H06290582A JP 5077236 A JP5077236 A JP 5077236A JP 7723693 A JP7723693 A JP 7723693A JP H06290582 A JPH06290582 A JP H06290582A
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 8
- 239000000872 buffer Substances 0.000 abstract description 36
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 22
- 230000005669 field effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100532856 Arabidopsis thaliana SDRA gene Proteins 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
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-
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】バスの配線領域やカウンタによるチップ面積増
加分を最小限に抑えて、シンクロナスＤＲＡＭのバース
トモードの高速動作を低コストで実現する。 【構成】シンクロナスＤＲＡＭで、カラムスイッチラッ
チ回路１１５とデータ出力バッファラッチ回路１３２，
１３３を設け、バーストモードの内部アドレス切換をカ
ラムアドレスバッファ１１２のみで行う。前記カラムア
ドレスバッファでは、シーケンシャル、およびインタリ
ーブの両モードのアドレス発生回路のカウンタを共用さ
せ、バースト終了検知回路のカウンタもまた、前記カウ
ンタと共用させる。
加分を最小限に抑えて、シンクロナスＤＲＡＭのバース
トモードの高速動作を低コストで実現する。 【構成】シンクロナスＤＲＡＭで、カラムスイッチラッ
チ回路１１５とデータ出力バッファラッチ回路１３２，
１３３を設け、バーストモードの内部アドレス切換をカ
ラムアドレスバッファ１１２のみで行う。前記カラムア
ドレスバッファでは、シーケンシャル、およびインタリ
ーブの両モードのアドレス発生回路のカウンタを共用さ
せ、バースト終了検知回路のカウンタもまた、前記カウ
ンタと共用させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に外部クロックに同期して動作する半導体記憶装置に
関する。
特に外部クロックに同期して動作する半導体記憶装置に
関する。
【０００２】
【従来の技術】従来この種の半導体記憶装置は、データ
出力バッファでバスラインを順に選択することで、デー
タ読出し、またはデータ書込みの連続動作を行ってい
た。
出力バッファでバスラインを順に選択することで、デー
タ読出し、またはデータ書込みの連続動作を行ってい
た。
【０００３】図７は、従来例の半導体記憶装置である。
【０００４】Ａｊは外部入力アドレス、Ｑｋは外部デー
タ入出力、Ｉｊは内部アドレス、Ｙｊは内部カラムアド
レス、１０１はアドレス入力初段回路、１０２はアドレ
ス入力バッファ、１０３はロウアドレスプリデコーダ、
１０４はロウアドレスラッチ回路、１０５はロウアドレ
スデコーダ、１０６はメモリセル、１０７はセンスアン
プ、１０８，１０９，１１０，１１１はメモリセルブロ
ック、１４８，１９７はカラムアドレスバッファ、１１
４はカラムデコーダ、１１９，１４２，１４３，１４４
はＮＡＮＤ、１２０はディジット線データ読出し・書込
み回路、１２１，１２２，１２３，１２４，１２５，１
２６，１２７，１２８はＮチャネルＭＯＳ電界効果トラ
ンジスタ（以下ＦＥＴと略記する）、（１２１，１２
２，１２３，１２４によりデータ読出し回路、１２５，
１２６，１２７，１２８によりデータ書込み回路を構成
する）、１２９はリードＩ／Ｏ線の増幅回路（以下デー
タアンプと記する）、１３０はライトＩ／Ｏ線への書込
み回路（以下ライトアンプと記する）、１３１，１４
５，１４６，１４７はスイッチ回路、１３２，１３３は
Ｄ−フリップフロップ素子、１３４はデータ出力バッフ
ァ、１３５はデータ入力バッファ、１３６はデータラッ
チ回路、１３７はリードライトバスへの書込み回路（以
下ライトバッファと記する）、１９３，１９４，１９
５，１９６はセレクタ、１５１，１５２，１５５，１５
６は制御信号、１６２はワード線、１６３，１６４はデ
ィジット線（対）、１６６はカラムスイッチ、１６７，
１６８はデータ線（以下リードバスと記する）、１６
９，１７０はデータ線（以下ライトバスと記する）、１
７５，１７６，１７７，１７８，１７９，１８０，１８
１，１８２はリードライトバス（各々対をなす）、１６
１，１７３，１７４は内部接点である。図１０は、１３
２，１３３のＤ−フリップフロップの一例を示す。すな
わち、図１０（ａ）に示すシンボルの回路図は図１０
（ｂ）で、５２１，５２２，５２３，５２４，５２５は
インバータ、５２６，５２９，５３１，５３２はＰチャ
ネルＭＯＳＦＥＴ、５２７，５２８，５３０，５３３は
ＮチャネルＭＯＳＦＥＴ、Ｃ，Ｄは入力節点、Ｑは出力
節点である。
タ入出力、Ｉｊは内部アドレス、Ｙｊは内部カラムアド
レス、１０１はアドレス入力初段回路、１０２はアドレ
ス入力バッファ、１０３はロウアドレスプリデコーダ、
１０４はロウアドレスラッチ回路、１０５はロウアドレ
スデコーダ、１０６はメモリセル、１０７はセンスアン
プ、１０８，１０９，１１０，１１１はメモリセルブロ
ック、１４８，１９７はカラムアドレスバッファ、１１
４はカラムデコーダ、１１９，１４２，１４３，１４４
はＮＡＮＤ、１２０はディジット線データ読出し・書込
み回路、１２１，１２２，１２３，１２４，１２５，１
２６，１２７，１２８はＮチャネルＭＯＳ電界効果トラ
ンジスタ（以下ＦＥＴと略記する）、（１２１，１２
２，１２３，１２４によりデータ読出し回路、１２５，
１２６，１２７，１２８によりデータ書込み回路を構成
する）、１２９はリードＩ／Ｏ線の増幅回路（以下デー
タアンプと記する）、１３０はライトＩ／Ｏ線への書込
み回路（以下ライトアンプと記する）、１３１，１４
５，１４６，１４７はスイッチ回路、１３２，１３３は
Ｄ−フリップフロップ素子、１３４はデータ出力バッフ
ァ、１３５はデータ入力バッファ、１３６はデータラッ
チ回路、１３７はリードライトバスへの書込み回路（以
下ライトバッファと記する）、１９３，１９４，１９
５，１９６はセレクタ、１５１，１５２，１５５，１５
６は制御信号、１６２はワード線、１６３，１６４はデ
ィジット線（対）、１６６はカラムスイッチ、１６７，
１６８はデータ線（以下リードバスと記する）、１６
９，１７０はデータ線（以下ライトバスと記する）、１
７５，１７６，１７７，１７８，１７９，１８０，１８
１，１８２はリードライトバス（各々対をなす）、１６
１，１７３，１７４は内部接点である。図１０は、１３
２，１３３のＤ−フリップフロップの一例を示す。すな
わち、図１０（ａ）に示すシンボルの回路図は図１０
（ｂ）で、５２１，５２２，５２３，５２４，５２５は
インバータ、５２６，５２９，５３１，５３２はＰチャ
ネルＭＯＳＦＥＴ、５２７，５２８，５３０，５３３は
ＮチャネルＭＯＳＦＥＴ、Ｃ，Ｄは入力節点、Ｑは出力
節点である。
【０００５】図８は、図７に示した従来例の半導体記憶
装置の各部の信号波形図である。Ｅｘｔ．Ｃｌｏｃｋは
外部から印加されるシステムクロック（以下外部クロッ
クと記する）、Ｃｏｍｍａｎｄは外部から印加されるコ
マンド、Ｃ１，Ｃ２，Ｃ３，…，Ｃ１４はクロックサイ
クル、Ａ０，Ｂ０は外部から印加されるカラムアドレ
ス、Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３は内部で生成
されるカラムアドレス、ＲＯＷは外部から印加されるロ
ウアドレスである。
装置の各部の信号波形図である。Ｅｘｔ．Ｃｌｏｃｋは
外部から印加されるシステムクロック（以下外部クロッ
クと記する）、Ｃｏｍｍａｎｄは外部から印加されるコ
マンド、Ｃ１，Ｃ２，Ｃ３，…，Ｃ１４はクロックサイ
クル、Ａ０，Ｂ０は外部から印加されるカラムアドレ
ス、Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３は内部で生成
されるカラムアドレス、ＲＯＷは外部から印加されるロ
ウアドレスである。
【０００６】以下、図８の信号波形図を使って、図７の
従来例のブロック図を説明する。
従来例のブロック図を説明する。
【０００７】以下の説明では、いわゆるシンクロナスダ
イナミックＲＡＭ（以下ＳＤＲＡＭと略記する）、すな
わち外部システムクロックに同期したダイナミックＲＡ
Ｍ（以下ＤＲＡＭと略記する）を想定するが、ＳＤＲＡ
Ｍに限定されず、外部クロックに同期した半導体記憶装
置に適用されうることは言うまでもない。
イナミックＲＡＭ（以下ＳＤＲＡＭと略記する）、すな
わち外部システムクロックに同期したダイナミックＲＡ
Ｍ（以下ＤＲＡＭと略記する）を想定するが、ＳＤＲＡ
Ｍに限定されず、外部クロックに同期した半導体記憶装
置に適用されうることは言うまでもない。
【０００８】ＳＤＲＡＭでは、外部クロックの立ち上が
りエッジで、各ピンに印加されたアドレスやコマンドを
ラッチし、さらに外部クロックに同期して内部動作す
る。図８のクロックサイクルＣ１の外部クロックＥｘ
ｔ．Ｃｌｏｃｋのクロックエッジで、Ａｃｔｉｖｅコマ
ンドが与えられているが、これは汎用ＤＲＡＭでロウア
ドレスストローブ（以下ＲＡＳと略記する）をハイレベ
ル（以下Ｈと略記する）からローレベル（以下Ｌと略記
する）にすることに相当する。すなわち、Ａｃｔｉｖｅ
コマンドにより、アドレスピンに印加されたアドレスＲ
ＯＷに対応するワード線が選択される。逆に、クロック
サイクルＣ１３のＰｒｅｃｈａｒｇｅコマンドは、汎用
ＤＲＡＭでＲＡＳをＬからＨにすることに相当し、これ
によりメモリセルにデータがリストアされ、選択されて
いたワード線が非選択となり、各部の節点がプリチャー
ジされる。
りエッジで、各ピンに印加されたアドレスやコマンドを
ラッチし、さらに外部クロックに同期して内部動作す
る。図８のクロックサイクルＣ１の外部クロックＥｘ
ｔ．Ｃｌｏｃｋのクロックエッジで、Ａｃｔｉｖｅコマ
ンドが与えられているが、これは汎用ＤＲＡＭでロウア
ドレスストローブ（以下ＲＡＳと略記する）をハイレベ
ル（以下Ｈと略記する）からローレベル（以下Ｌと略記
する）にすることに相当する。すなわち、Ａｃｔｉｖｅ
コマンドにより、アドレスピンに印加されたアドレスＲ
ＯＷに対応するワード線が選択される。逆に、クロック
サイクルＣ１３のＰｒｅｃｈａｒｇｅコマンドは、汎用
ＤＲＡＭでＲＡＳをＬからＨにすることに相当し、これ
によりメモリセルにデータがリストアされ、選択されて
いたワード線が非選択となり、各部の節点がプリチャー
ジされる。
【０００９】Ｒｅａｄコマンドによりデータ出力動作が
開始される。
開始される。
【００１０】ＳＤＲＡＭでは、システムクロックの周波
数に対し最適な条件で動作させるために、動作モードを
外部からプログラミングする。これは、Ｍｏｄｅ Ｒｅ
ｇｉｓｔｅｒ Ｓｅｔコマンドと同時にアドレスピンに
アドレスキューを与えて設定できる。
数に対し最適な条件で動作させるために、動作モードを
外部からプログラミングする。これは、Ｍｏｄｅ Ｒｅ
ｇｉｓｔｅｒ Ｓｅｔコマンドと同時にアドレスピンに
アドレスキューを与えて設定できる。
【００１１】動作モードの１つとしてＣＡＳレイテンシ
が重要である。ＣＡＳレイテンシとは、Ｒｅａｄコマン
ドから最初のデータが出力してラッチできるまでのクロ
ック数で定義され、１，２，３が標準化されている。図
８は、ＣＡＳレイテンシが３の場合の動作波形で、クロ
ックサイクルＣ４でＲｅａｄコマンドが与えられるとク
ロックサイクルＣ６のクロックでデータが出力しはじ
め、クロックサイクルＣ７で外部のバス上でラッチ可能
となる。このＲｅａｄコマンドでカラムアドレスをラッ
チすることになるため、Ｒｅａｄコマンドからデータ出
力までの時間の内部動作は、汎用ＤＲＡＭにおけるアド
レスアクセスのパスに相当する。
が重要である。ＣＡＳレイテンシとは、Ｒｅａｄコマン
ドから最初のデータが出力してラッチできるまでのクロ
ック数で定義され、１，２，３が標準化されている。図
８は、ＣＡＳレイテンシが３の場合の動作波形で、クロ
ックサイクルＣ４でＲｅａｄコマンドが与えられるとク
ロックサイクルＣ６のクロックでデータが出力しはじ
め、クロックサイクルＣ７で外部のバス上でラッチ可能
となる。このＲｅａｄコマンドでカラムアドレスをラッ
チすることになるため、Ｒｅａｄコマンドからデータ出
力までの時間の内部動作は、汎用ＤＲＡＭにおけるアド
レスアクセスのパスに相当する。
【００１２】現在の汎用ＤＲＡＭで比較的速いものとし
て、ＲＡＳアクセス時間が６０ｎｓのものを例とする
と、この汎用ＤＲＡＭのアドレスアクセス時間は３０ｎ
ｓａである。ここで、１００ＭＨｚすなわち１周期１０
ｎｓの動作ではＣＡＳレイテンシを３、６６ＭＨｚすな
わち１周期１５ｎｓではＣＡＳレイテンシを２、３３Ｍ
Ｈｚすなわち１周期３０ｎｓではＣＡＳレイテンシを１
とすると、それぞれ最初のデータ出力までの時間が最短
の３０ｎｓで動作させることができる。
て、ＲＡＳアクセス時間が６０ｎｓのものを例とする
と、この汎用ＤＲＡＭのアドレスアクセス時間は３０ｎ
ｓａである。ここで、１００ＭＨｚすなわち１周期１０
ｎｓの動作ではＣＡＳレイテンシを３、６６ＭＨｚすな
わち１周期１５ｎｓではＣＡＳレイテンシを２、３３Ｍ
Ｈｚすなわち１周期３０ｎｓではＣＡＳレイテンシを１
とすると、それぞれ最初のデータ出力までの時間が最短
の３０ｎｓで動作させることができる。
【００１３】連続する読出しや書込みはバーストと呼ば
れるがその長さ、すなわちバースト長もモード設定でき
る。本明細書は従来例、実施例ともにバースト長が４の
場合の回路を示して説明しているが、バースト長が２や
８の場合も同様に考えることができる。
れるがその長さ、すなわちバースト長もモード設定でき
る。本明細書は従来例、実施例ともにバースト長が４の
場合の回路を示して説明しているが、バースト長が２や
８の場合も同様に考えることができる。
【００１４】さらに、バーストのとき外部から連続して
アドレスを入力する必要はなく、最初のカラムアドレス
をスタートアドレスとして内部カウンタで内部アドレス
を生成するが、その内部アドレスの順番も２種類のうち
から選択できる。１つはシーケンシャルタイプといわれ
るもので、バースト長分の下位のビットの間で、順に数
が１つずつ増えていく順番のものである。たとえば、バ
ースト長が４の場合、下位２ビットについてのスタート
アドレスを０，１，２，３とするとそれぞれ、０→１→
２→３，１→２→３→０，２→３→０→１，３→０→１
→２のように内部アドレスが進む。ここで、「下位２ビ
ットについて」の意味は、上位のビットは変わらないと
いうことである。すなわち、スタートアドレスがたとえ
ば１Ａ２（ｈ）の場合は、１Ａ２（ｈ）→１Ａ３（ｈ）
→１Ａ０（ｈ）→１Ａ１（ｈ）になる。
アドレスを入力する必要はなく、最初のカラムアドレス
をスタートアドレスとして内部カウンタで内部アドレス
を生成するが、その内部アドレスの順番も２種類のうち
から選択できる。１つはシーケンシャルタイプといわれ
るもので、バースト長分の下位のビットの間で、順に数
が１つずつ増えていく順番のものである。たとえば、バ
ースト長が４の場合、下位２ビットについてのスタート
アドレスを０，１，２，３とするとそれぞれ、０→１→
２→３，１→２→３→０，２→３→０→１，３→０→１
→２のように内部アドレスが進む。ここで、「下位２ビ
ットについて」の意味は、上位のビットは変わらないと
いうことである。すなわち、スタートアドレスがたとえ
ば１Ａ２（ｈ）の場合は、１Ａ２（ｈ）→１Ａ３（ｈ）
→１Ａ０（ｈ）→１Ａ１（ｈ）になる。
【００１５】もう１つはインターリーブタイプといわれ
ているもので、たとえばバースト長が４の場合、下位２
ビットについてのスタートアドレスを０，１，２，３と
するとそれぞれ、０→１→２→３，１→０→３→２，２
→３→０→１，３→２→１→０と内部アドレスが進むも
のである。
ているもので、たとえばバースト長が４の場合、下位２
ビットについてのスタートアドレスを０，１，２，３と
するとそれぞれ、０→１→２→３，１→０→３→２，２
→３→０→１，３→２→１→０と内部アドレスが進むも
のである。
【００１６】バースト長だけ読出しまたは書込みが行わ
れれば、あとは内部でその読出し、書込み動作を終了す
る。
れれば、あとは内部でその読出し、書込み動作を終了す
る。
【００１７】次に、実際の内部動作を、特にＣＡＳレイ
テンシが３、バースト長が４の場合を例にとって説明す
る。
テンシが３、バースト長が４の場合を例にとって説明す
る。
【００１８】通常、外部クロックＥｘｔ．Ｃｌｏｃｋ毎
に外部信号をラッチするための制御信号１５１、すなわ
ち内部クロックを発生する。
に外部信号をラッチするための制御信号１５１、すなわ
ち内部クロックを発生する。
【００１９】クロックサイクルＣ１において内部クロッ
ク１５１によってＡｃｔｉｖｅコマンドがラッチされる
と、それに従って、アドレス入力バッファ１０２におい
て同じクロックですでにラッチされている外部アドレス
Ａｊ、すなわち内部アドレスＩｊは、ロウアドレスプリ
デコーダ１０３によりデコードされてから、制御信号１
５２によりロウアドレスラッチ回路１０４でラッチされ
る。さらにロウアドレスデコーダ１０５でワード線１６
２が選択され、メモリセル１０６に蓄えられていたデー
タがディジット線１６３に伝達され、センスアンプ１０
７によりディジット線対１６３，１６４の差電位が増幅
される。
ク１５１によってＡｃｔｉｖｅコマンドがラッチされる
と、それに従って、アドレス入力バッファ１０２におい
て同じクロックですでにラッチされている外部アドレス
Ａｊ、すなわち内部アドレスＩｊは、ロウアドレスプリ
デコーダ１０３によりデコードされてから、制御信号１
５２によりロウアドレスラッチ回路１０４でラッチされ
る。さらにロウアドレスデコーダ１０５でワード線１６
２が選択され、メモリセル１０６に蓄えられていたデー
タがディジット線１６３に伝達され、センスアンプ１０
７によりディジット線対１６３，１６４の差電位が増幅
される。
【００２０】クロックサイクルＣ４でＲｅａｄコマンド
がラッチされるとそれに従って内部アドレスＩｊはカラ
ムアドレスバッファ１４８，１９７にラッチされる。バ
ースト長が４の場合は、カラムアドレスの下位２ビット
のみ、すなわちＹ０，Ｙ１のみ異なる４つのアドレスが
同時に選択される。選択されたアドレスはカラムデコー
ダ１１４でデコードされ、カラムスイッチ１１６をＨに
し、センスアンプ１０７で増幅されているデータをリー
ドバス１６７，１６８に読出す。これはデータアンプ１
２９で増幅され、スイッチ回路１３１を介してリードラ
イトバス１７５／１７６に出力される。リードライトバ
スはメモリセルアレイ部とデータ入出力部を接続するた
めのものである。Ｙ０，Ｙ１のみ異なるアドレスについ
ても、同様にメモリセルデータはリードライトバス１７
７／１７８，１７９／１８０，１８１／１８２に読出さ
れる。
がラッチされるとそれに従って内部アドレスＩｊはカラ
ムアドレスバッファ１４８，１９７にラッチされる。バ
ースト長が４の場合は、カラムアドレスの下位２ビット
のみ、すなわちＹ０，Ｙ１のみ異なる４つのアドレスが
同時に選択される。選択されたアドレスはカラムデコー
ダ１１４でデコードされ、カラムスイッチ１１６をＨに
し、センスアンプ１０７で増幅されているデータをリー
ドバス１６７，１６８に読出す。これはデータアンプ１
２９で増幅され、スイッチ回路１３１を介してリードラ
イトバス１７５／１７６に出力される。リードライトバ
スはメモリセルアレイ部とデータ入出力部を接続するた
めのものである。Ｙ０，Ｙ１のみ異なるアドレスについ
ても、同様にメモリセルデータはリードライトバス１７
７／１７８，１７９／１８０，１８１／１８２に読出さ
れる。
【００２１】バースト動作を実現するために、リードラ
イトバスに読出された４デーアをセレクタ１９３，１９
４によって順に選択し、Ｄ−フリップフロップ１３２，
１３３のラッチを介してデータ出力バッファ１３４に伝
達し、外部出力される。
イトバスに読出された４デーアをセレクタ１９３，１９
４によって順に選択し、Ｄ−フリップフロップ１３２，
１３３のラッチを介してデータ出力バッファ１３４に伝
達し、外部出力される。
【００２２】図７では、メモリセルブロック１０８，１
０９，１１０，１１１は、それぞれ下位２ビットのアド
レス０，１，２，３が割り当てられているものとする。
また、外部アドレスＡ０，Ｂ０の下位２ビットはそれぞ
れ０，２とする。図８に示すように、クロックサイクル
Ｃ５において、外部アドレスＡ０のデータはリードライ
トバス１７５／１７６に読出されると同時に、続くアド
レスＡ１，Ａ２，Ａ３のデータもリードライトバス１７
７／１７８，１７９／１８０，１８１／１８２にそれぞ
れ読出され、セレクタ１９３，１９４で順に選択され
る。次に外部アドレスＢ０の下位ビットは２のため、そ
のデータはリードライトバス１７９／１８０に読出さ
れ、それと同時に続くアドレスＢ１，Ｂ２，Ｂ３のデー
タはリードライトバス１８１／１８２，１７５／１７
６，１７７／１７８にそれぞれ読出され、セレクタ１９
３，１９４で順に選択される。
０９，１１０，１１１は、それぞれ下位２ビットのアド
レス０，１，２，３が割り当てられているものとする。
また、外部アドレスＡ０，Ｂ０の下位２ビットはそれぞ
れ０，２とする。図８に示すように、クロックサイクル
Ｃ５において、外部アドレスＡ０のデータはリードライ
トバス１７５／１７６に読出されると同時に、続くアド
レスＡ１，Ａ２，Ａ３のデータもリードライトバス１７
７／１７８，１７９／１８０，１８１／１８２にそれぞ
れ読出され、セレクタ１９３，１９４で順に選択され
る。次に外部アドレスＢ０の下位ビットは２のため、そ
のデータはリードライトバス１７９／１８０に読出さ
れ、それと同時に続くアドレスＢ１，Ｂ２，Ｂ３のデー
タはリードライトバス１８１／１８２，１７５／１７
６，１７７／１７８にそれぞれ読出され、セレクタ１９
３，１９４で順に選択される。
【００２３】また、ライト動作についても、データラッ
チ回路１３６でラッチされたデータは、ライトバッファ
１３７によりセレクタ１９５，１９６で選択されたリー
ドライトバスに伝達され、リード動作と逆にスイッチ回
路１３１を介し、ライトアンプ１３０でライトバス１６
９，１７０を増幅し、センスアンプ１０７へ書込む。
チ回路１３６でラッチされたデータは、ライトバッファ
１３７によりセレクタ１９５，１９６で選択されたリー
ドライトバスに伝達され、リード動作と逆にスイッチ回
路１３１を介し、ライトアンプ１３０でライトバス１６
９，１７０を増幅し、センスアンプ１０７へ書込む。
【００２４】
【発明が解決しようとする課題】この従来の半導体記憶
装置は、バースト動作を行うためにバースト長のデータ
数だけリードライトバスにデータを用意して、それをセ
レクタで順に出力する方法のため、リードライトバスの
本数が増加し、配線領域の面積が大きくなるという問題
点があった。たとえば、×１６構成品でバースト長が８
の場合、リードライトバスは１２８組必要になる。
装置は、バースト動作を行うためにバースト長のデータ
数だけリードライトバスにデータを用意して、それをセ
レクタで順に出力する方法のため、リードライトバスの
本数が増加し、配線領域の面積が大きくなるという問題
点があった。たとえば、×１６構成品でバースト長が８
の場合、リードライトバスは１２８組必要になる。
【００２５】
【課題を解決するための手段】本発明の半導体記憶装置
は、データ読出し、またはデータ書込みの命令により外
部入力アドレスが入力され、クロック信号に同期して外
部入力アドレスの関数として連続してカラムアドレスを
発生する回路を備え、前記カラムアドレス発生回路はク
ロック信号に同期するカウンタにより構成され、前記外
部アドレスを前回カウンタの初期値とし、前記カウンタ
の出力をカラムアドレスとする第１のモードと、論理０
を前記カウンタの初期値とし、前記カウンタの出力と前
記外部入力アドレスの排他的論理和をカラムアドレスと
する第２のモードを有し、前記２つのモードは外部から
プログラミング可能であり、前記カウンタは１加算回路
と前記クロック信号に同期するＤ−フリップフロップで
構成され、前記加算回路の入力はスイッチにより初期値
か前記Ｄ−フリップフロップの出力に切換えられ、前記
Ｄ−フリップフロップの入力は前記加算回路の出力で、
前記Ｄ−フリップフロップの出力が前記カラムアドレス
となり、前記第１のモードが選択されているときには、
各アドレスビットの前記１加算回路の出力と前記外部入
力アドレスの排他的論理和のインバータ出力の論理積
を、前記第２のモードが選択されているときには、各ア
ドレスビットの前記１加算回路の入力の論理積を、それ
ぞれデータ読出し、またはデータ書込みの連続動作の終
了を検出する信号とすることを特徴としている。
は、データ読出し、またはデータ書込みの命令により外
部入力アドレスが入力され、クロック信号に同期して外
部入力アドレスの関数として連続してカラムアドレスを
発生する回路を備え、前記カラムアドレス発生回路はク
ロック信号に同期するカウンタにより構成され、前記外
部アドレスを前回カウンタの初期値とし、前記カウンタ
の出力をカラムアドレスとする第１のモードと、論理０
を前記カウンタの初期値とし、前記カウンタの出力と前
記外部入力アドレスの排他的論理和をカラムアドレスと
する第２のモードを有し、前記２つのモードは外部から
プログラミング可能であり、前記カウンタは１加算回路
と前記クロック信号に同期するＤ−フリップフロップで
構成され、前記加算回路の入力はスイッチにより初期値
か前記Ｄ−フリップフロップの出力に切換えられ、前記
Ｄ−フリップフロップの入力は前記加算回路の出力で、
前記Ｄ−フリップフロップの出力が前記カラムアドレス
となり、前記第１のモードが選択されているときには、
各アドレスビットの前記１加算回路の出力と前記外部入
力アドレスの排他的論理和のインバータ出力の論理積
を、前記第２のモードが選択されているときには、各ア
ドレスビットの前記１加算回路の入力の論理積を、それ
ぞれデータ読出し、またはデータ書込みの連続動作の終
了を検出する信号とすることを特徴としている。
【００２６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の半導体記憶装置である。
なお、以下、前述した図７の従来の半導体記憶装置と同
一の部分には同一の符号を付して説明する。１１２，１
１３はカラムアドレスバッファ、１１５はカラムセレク
タラッチ回路、１１６はＮチャネルＭＯＳＦＥＴ、１１
７，１１８，１３８，１３９，１４０，１４１はインバ
ータ、１５３，１５４は制御信号、１７１，１７２はリ
ードライトバス、１６５は内部節点である。
る。図１は本発明の一実施例の半導体記憶装置である。
なお、以下、前述した図７の従来の半導体記憶装置と同
一の部分には同一の符号を付して説明する。１１２，１
１３はカラムアドレスバッファ、１１５はカラムセレク
タラッチ回路、１１６はＮチャネルＭＯＳＦＥＴ、１１
７，１１８，１３８，１３９，１４０，１４１はインバ
ータ、１５３，１５４は制御信号、１７１，１７２はリ
ードライトバス、１６５は内部節点である。
【００２７】図２は、図１に示したカラムアドレスバッ
ファ１１２の回路図である。２０１は１加算回路、２１
１，２４１はＤ−ラッチ素子、２１２，２１５，２１
６，２４２，２４５，２４６はＯＲ、２１３，２２１，
２４３，２５１はＡＮＤ、２１４，２１８，２２９，２
４４，２５８はインバータ、２１７，２１９，２２５，
２２６，２２７，２４７，２４９，２５５，２５６，２
５７はＣＭＯＳスイッチ素子、２２０，２２４，２５
０，２５４，２５９は排他的論理和、２２２，２５２は
Ｄ−フリップフロップ素子、２２３，２５３はＮＡＮ
Ｄ、２２８，２５８はバッファ素子、３０１，３０２，
３０３，３０４，３０５，３０６，３０７は制御信号、
３１１，３４１は内部アドレスＩｊの下位２ビット、す
なわちＩ０，Ｉ１、３１２，３１３，３１４，３１５，
３１６，３１７，３１８，３１９，３２０，３４２，３
４３，３４４，３４５，３４６，３４７，３４８，３４
９，３５０は内部節点、３２１，３２２，３２３，３５
１，３５２，３５３は制御信号である。
ファ１１２の回路図である。２０１は１加算回路、２１
１，２４１はＤ−ラッチ素子、２１２，２１５，２１
６，２４２，２４５，２４６はＯＲ、２１３，２２１，
２４３，２５１はＡＮＤ、２１４，２１８，２２９，２
４４，２５８はインバータ、２１７，２１９，２２５，
２２６，２２７，２４７，２４９，２５５，２５６，２
５７はＣＭＯＳスイッチ素子、２２０，２２４，２５
０，２５４，２５９は排他的論理和、２２２，２５２は
Ｄ−フリップフロップ素子、２２３，２５３はＮＡＮ
Ｄ、２２８，２５８はバッファ素子、３０１，３０２，
３０３，３０４，３０５，３０６，３０７は制御信号、
３１１，３４１は内部アドレスＩｊの下位２ビット、す
なわちＩ０，Ｉ１、３１２，３１３，３１４，３１５，
３１６，３１７，３１８，３１９，３２０，３４２，３
４３，３４４，３４５，３４６，３４７，３４８，３４
９，３５０は内部節点、３２１，３２２，３２３，３５
１，３５２，３５３は制御信号である。
【００２８】図３は、図２に示した各制御信号の発生回
路図である。４０１，４０６，４０７はＯＲ、４０２，
４１０，４１１，４１２，４１３，４１４，４１５はＡ
ＮＤ、４０３，４０４，４０５，４０８，４０９はイン
バータ、４１６，４１７はＣＭＯＳスイッチ素子、４５
１，４５２，４５３，４５４は制御信号である。
路図である。４０１，４０６，４０７はＯＲ、４０２，
４１０，４１１，４１２，４１３，４１４，４１５はＡ
ＮＤ、４０３，４０４，４０５，４０８，４０９はイン
バータ、４１６，４１７はＣＭＯＳスイッチ素子、４５
１，４５２，４５３，４５４は制御信号である。
【００２９】図９は、２１１，２４１のＤ−ラッチ素子
の一例である。すなわち、図９（ａ）に示すシンボルの
回路図は図９（ｂ）で、５０１，５０２，５０３，５０
４はインバータ、５０５，５０８はＮチャネルＭＯＳＦ
ＥＴ、５０６，５０７はＰチャネルＭＯＳＦＥＴ、Ｃ，
Ｄは入力節点、Ｑは出力節点である。また、２２２，２
５２のＤ−フリップフロップ素子は前述した図１０に示
されている。図１１は、２１７，２１９，２２５，２２
６，２２７，２４７，２４９，２５５，２５６，２５
７，４１６，４１７のＣＭＯＳスイッチ素子の一例であ
る。すなわち、図１１（ａ）に示すシンボルの回路図は
図１１（ｂ）で、５４１はインバータ、５４２はＮチャ
ネルＭＯＳＦＥＴ、５４３はＰチャネルＭＯＳＦＥＴ、
Ｄ，Ｇは入力節点、Ｑは出力節点である。
の一例である。すなわち、図９（ａ）に示すシンボルの
回路図は図９（ｂ）で、５０１，５０２，５０３，５０
４はインバータ、５０５，５０８はＮチャネルＭＯＳＦ
ＥＴ、５０６，５０７はＰチャネルＭＯＳＦＥＴ、Ｃ，
Ｄは入力節点、Ｑは出力節点である。また、２２２，２
５２のＤ−フリップフロップ素子は前述した図１０に示
されている。図１１は、２１７，２１９，２２５，２２
６，２２７，２４７，２４９，２５５，２５６，２５
７，４１６，４１７のＣＭＯＳスイッチ素子の一例であ
る。すなわち、図１１（ａ）に示すシンボルの回路図は
図１１（ｂ）で、５４１はインバータ、５４２はＮチャ
ネルＭＯＳＦＥＴ、５４３はＰチャネルＭＯＳＦＥＴ、
Ｄ，Ｇは入力節点、Ｑは出力節点である。
【００３０】本発明による半導体記憶装置は、図１，
２，３により構成されており、相互の図で同一の部分に
は同一の符号を付して説明する。
２，３により構成されており、相互の図で同一の部分に
は同一の符号を付して説明する。
【００３１】図４は、図１に示した本発明の一実施例の
半導体記憶装置の各部の信号波形図である。また、図
５，図６はそれぞれ、シーケンシャル，インターリーブ
タイプのモードの場合の、図２，３に示した回路の各部
の信号波形図である。以下、図４，５，６の信号波形図
を使って、図１，２，３の半導体記憶装置を説明する。
半導体記憶装置の各部の信号波形図である。また、図
５，図６はそれぞれ、シーケンシャル，インターリーブ
タイプのモードの場合の、図２，３に示した回路の各部
の信号波形図である。以下、図４，５，６の信号波形図
を使って、図１，２，３の半導体記憶装置を説明する。
【００３２】本発明の半導体記憶装置は、いわゆるパイ
プライン構造をとっており、カラムスイッチ１６６にお
けるラッチ回路１１５、およびデータ出力バッファ１３
４の直前におけるラッチ回路１３２，１３３により３段
階に分割される。
プライン構造をとっており、カラムスイッチ１６６にお
けるラッチ回路１１５、およびデータ出力バッファ１３
４の直前におけるラッチ回路１３２，１３３により３段
階に分割される。
【００３３】図４のクロックサイクルＣ１におけるＡｃ
ｔｉｖｅコマンド、およびクロックサイクルＣ１３にお
けるＰｒｅｃｈａｒｇｅコマンドによる内部動作は、従
来例の場合と変わらない。クロックサイクルＣ４でＲｅ
ａｄコマンドがラッチされると、それに従って内部アド
レスＩｊはカラムアドレスバッファ１１２，１１３にラ
ッチされる。選択されたアドレスＡ０はカラムデコーダ
１１４でデコードされ、カラムスイッチラッチ回路１１
５の入力節点１６５をＬレベルにする。
ｔｉｖｅコマンド、およびクロックサイクルＣ１３にお
けるＰｒｅｃｈａｒｇｅコマンドによる内部動作は、従
来例の場合と変わらない。クロックサイクルＣ４でＲｅ
ａｄコマンドがラッチされると、それに従って内部アド
レスＩｊはカラムアドレスバッファ１１２，１１３にラ
ッチされる。選択されたアドレスＡ０はカラムデコーダ
１１４でデコードされ、カラムスイッチラッチ回路１１
５の入力節点１６５をＬレベルにする。
【００３４】次にクロックサイクルＣ５において、制御
信号１５４のワンショットパルスを発生し、アドレスＡ
０にはトランスファーゲート１１６を伝達して、カラム
スイッチ１６６を選択する。そして、センスアンプ１０
７で増幅されているデータをリードバス１６７，１６８
に読出し、さらにデータアンプ１２９で増幅される。こ
こで、カラムアドレスＹ２，Ｙ３が共にＨレベルの場
合、節点１６１がＨレベルとなりスイッチ回路１３１が
選択されこのデータがリードライトバス１７１，１７２
に出力される。スイッチ回路１３１は、いわばパイプラ
インの２段目で、カラムアドレスＹ２，Ｙ３はパイプラ
インの１段目で与えられるため、制御信号１５４により
１クロックサイクルだけカラムアドレスＹ２，Ｙ３すな
わち節点１６１がスイッチ回路１３１選択するのを遅ら
せている。また、このとき、スイッチ回路１４５，１４
６，１４７はカラムアドレスＹ２，Ｙ３により非選択に
なるため、リードライトバス１７１，１７２に複数デー
タが同時に出力されることはない。
信号１５４のワンショットパルスを発生し、アドレスＡ
０にはトランスファーゲート１１６を伝達して、カラム
スイッチ１６６を選択する。そして、センスアンプ１０
７で増幅されているデータをリードバス１６７，１６８
に読出し、さらにデータアンプ１２９で増幅される。こ
こで、カラムアドレスＹ２，Ｙ３が共にＨレベルの場
合、節点１６１がＨレベルとなりスイッチ回路１３１が
選択されこのデータがリードライトバス１７１，１７２
に出力される。スイッチ回路１３１は、いわばパイプラ
インの２段目で、カラムアドレスＹ２，Ｙ３はパイプラ
インの１段目で与えられるため、制御信号１５４により
１クロックサイクルだけカラムアドレスＹ２，Ｙ３すな
わち節点１６１がスイッチ回路１３１選択するのを遅ら
せている。また、このとき、スイッチ回路１４５，１４
６，１４７はカラムアドレスＹ２，Ｙ３により非選択に
なるため、リードライトバス１７１，１７２に複数デー
タが同時に出力されることはない。
【００３５】このクロックサイクルＣ５において、カラ
ムアドレスバッファ１１２はバーストの２番目のアドレ
スＡ１を内部発生し、カラムデコーダ１１４でデコード
され、カラムスイッチラッチ回路の入力節点に至る。
ムアドレスバッファ１１２はバーストの２番目のアドレ
スＡ１を内部発生し、カラムデコーダ１１４でデコード
され、カラムスイッチラッチ回路の入力節点に至る。
【００３６】次にクロックサイクルＣ６において、制御
信号１５５のワンショットパルスを発生し、リードライ
トバス１７１，１７２のアドレスＡ０のデータはそれぞ
れ、Ｄ−フリップフロップ１３２，１３３により節点１
７３，１７４，データ出力バッファ１３４に伝達し、外
部出力される。
信号１５５のワンショットパルスを発生し、リードライ
トバス１７１，１７２のアドレスＡ０のデータはそれぞ
れ、Ｄ−フリップフロップ１３２，１３３により節点１
７３，１７４，データ出力バッファ１３４に伝達し、外
部出力される。
【００３７】このクロックサイクルＣ６において、デコ
ードされていたアドレスＡ１は、カラムスイッチラッチ
回路１１５に伝達、ラッチされ、カラムスイッチを選択
し、アドレスＡ０の場合と同様にして、リードライトバ
ス１７１，１７２にデータが伝わる。また、カラムアド
レスバッファ１１２はバーストの３番目のアドレスＡ２
を内部発生し、カラムデコーダ１１４でデコードされ、
カラムスイッチラッチ回路の入力節点に至る。
ードされていたアドレスＡ１は、カラムスイッチラッチ
回路１１５に伝達、ラッチされ、カラムスイッチを選択
し、アドレスＡ０の場合と同様にして、リードライトバ
ス１７１，１７２にデータが伝わる。また、カラムアド
レスバッファ１１２はバーストの３番目のアドレスＡ２
を内部発生し、カラムデコーダ１１４でデコードされ、
カラムスイッチラッチ回路の入力節点に至る。
【００３８】また、ライト動作についても、スイッチ回
路１３１，１４５，１４６，１４７でアドレス選択を行
うことで、リードライトバスが１組で実現できる。
路１３１，１４５，１４６，１４７でアドレス選択を行
うことで、リードライトバスが１組で実現できる。
【００３９】以下、この方式を実現するための回路、特
にカラムアドレスバッファについて説明する。
にカラムアドレスバッファについて説明する。
【００４０】まず、図５を用いてシーケンシャルモード
の場合を説明する。シーケンシャルモードの場合、制御
信号４５３はＬレベル固定である。Ｒｅａｄコマンドお
よびＷｒｉｔｅコマンドがラッチされると、そのクロッ
クサイクルの期間中、制御信号４５１，４５２がそれぞ
れＨレベルになる。図３のように内部クロック１５３と
ＡＮＤとをるため、ＲｅａｄコマンドまたはＷｒｉｔｅ
コマンドが入ったクロックサイクルでワンショットＨの
制御信号３０１が発生する。本信号により、内部アドレ
スの下位２ビットＩ０，Ｉ１、すなわち信号３１１，３
４１がＤ−ラッチ２１１，２４１でラッチされ、節点３
１２，３４２にそれぞれ伝達される。クロックサイクル
Ｃ４の期間中、制御信号４５１はＨレベルのため、制御
信号３０２はＨレベルになり、制御信号３２１，３５１
はＨレベル、制御信号３２２，３２３，３５２，３５８
はＬレベルになる。したがって、図２において、ラッチ
された外部アドレスである信号３１２，３４２はそれぞ
れ、ＣＭＯＳスイッチ２２５，２５５を介してアドレス
バッファの出力１６６，１６７に伝達される。すなわ
ち、クロックサイクルＣ４では、外部アドレスがそのま
ま出力される。
の場合を説明する。シーケンシャルモードの場合、制御
信号４５３はＬレベル固定である。Ｒｅａｄコマンドお
よびＷｒｉｔｅコマンドがラッチされると、そのクロッ
クサイクルの期間中、制御信号４５１，４５２がそれぞ
れＨレベルになる。図３のように内部クロック１５３と
ＡＮＤとをるため、ＲｅａｄコマンドまたはＷｒｉｔｅ
コマンドが入ったクロックサイクルでワンショットＨの
制御信号３０１が発生する。本信号により、内部アドレ
スの下位２ビットＩ０，Ｉ１、すなわち信号３１１，３
４１がＤ−ラッチ２１１，２４１でラッチされ、節点３
１２，３４２にそれぞれ伝達される。クロックサイクル
Ｃ４の期間中、制御信号４５１はＨレベルのため、制御
信号３０２はＨレベルになり、制御信号３２１，３５１
はＨレベル、制御信号３２２，３２３，３５２，３５８
はＬレベルになる。したがって、図２において、ラッチ
された外部アドレスである信号３１２，３４２はそれぞ
れ、ＣＭＯＳスイッチ２２５，２５５を介してアドレス
バッファの出力１６６，１６７に伝達される。すなわ
ち、クロックサイクルＣ４では、外部アドレスがそのま
ま出力される。
【００４１】ここで、制御信号３０４，３０５，３０
６，３０７は、バースト長がそれぞれ１，２，４，８の
ときにＨレベルになるような信号で、いまバースト長を
４としているので、制御信号３０６のみＨレベル、制御
信号３０４，３０５，３０７はＬレベルである。節点３
２０，３５０はＨになり、また制御信号４５３はＬレベ
ルのため制御信号３０３はＨになり、またクロックサイ
クルＣ４では３０２がＨレベルのため、ラッチされたア
ドレス信号３１２，３４２はそのまま節点３１３，３４
３に伝達される。節点３１４，３４４は、１加算回路２
０１の出力である。すなわち、外部入力アドレスの下位
２ビットのデータが０なので、出力３１４，３４４はデ
ータ１、すなわち、それぞれ１，０になる。
６，３０７は、バースト長がそれぞれ１，２，４，８の
ときにＨレベルになるような信号で、いまバースト長を
４としているので、制御信号３０６のみＨレベル、制御
信号３０４，３０５，３０７はＬレベルである。節点３
２０，３５０はＨになり、また制御信号４５３はＬレベ
ルのため制御信号３０３はＨになり、またクロックサイ
クルＣ４では３０２がＨレベルのため、ラッチされたア
ドレス信号３１２，３４２はそのまま節点３１３，３４
３に伝達される。節点３１４，３４４は、１加算回路２
０１の出力である。すなわち、外部入力アドレスの下位
２ビットのデータが０なので、出力３１４，３４４はデ
ータ１、すなわち、それぞれ１，０になる。
【００４２】次に、クロックサイクルＣ５では、内部ク
ロック１５３により、Ｄ−フリップフロップ２２２，２
５２が動作し、データ１が出力３１５，３４５に伝達さ
れる。このとき、制御信号４５１がＬレベルになり、ま
たシーケンシャルモードでは制御信号４５３がＬレベル
であることから、制御信号３２１，３５１がＬレベル
に、３２３，３５３がＨレベルになり、節点３１５，３
４５のデータがそれぞれＣＭＯＳスイッチ２２７，２５
７を介してアドレスバッファの出力１６６，１６７に伝
達される。すなわち、クロックサイクルＣ５では、外部
アドレスに１加算されたアドレスが出力される。このと
き、制御信号３０２がＬレベルになるため、ＣＭＯＳス
イッチ２１７，２４７は閉じられ、ＣＭＯＳスイッチ２
１９，２４９が開き、データ１が１加算回路の入力にく
るため、その出力はデータ２すなわち出力３１４，３４
４はそれぞれ０，１となる。
ロック１５３により、Ｄ−フリップフロップ２２２，２
５２が動作し、データ１が出力３１５，３４５に伝達さ
れる。このとき、制御信号４５１がＬレベルになり、ま
たシーケンシャルモードでは制御信号４５３がＬレベル
であることから、制御信号３２１，３５１がＬレベル
に、３２３，３５３がＨレベルになり、節点３１５，３
４５のデータがそれぞれＣＭＯＳスイッチ２２７，２５
７を介してアドレスバッファの出力１６６，１６７に伝
達される。すなわち、クロックサイクルＣ５では、外部
アドレスに１加算されたアドレスが出力される。このと
き、制御信号３０２がＬレベルになるため、ＣＭＯＳス
イッチ２１７，２４７は閉じられ、ＣＭＯＳスイッチ２
１９，２４９が開き、データ１が１加算回路の入力にく
るため、その出力はデータ２すなわち出力３１４，３４
４はそれぞれ０，１となる。
【００４３】それ以後、制御信号１５３毎に１ずつカウ
ンタで加算されたアドレスが出力される。
ンタで加算されたアドレスが出力される。
【００４４】さて、バーストの４ビット目のサイクル、
すなわちクロックサイクルＣ７において、１加算回路の
出力３１４，３４４はそれぞれＤ−ラッチ２１１，２４
１で保持されている外部入力アドレスに相当する信号３
１２，３４２と一致する。したがって、信号３１８，３
４８はともにＬレベル、信号３１９，３４９はともにＨ
レベルとなるため、制御信号３０３がＨレベルであるこ
とから、信号４５４がＨレベルになる。したがって、信
号４５４でバーストの終了を検知することができる。
すなわちクロックサイクルＣ７において、１加算回路の
出力３１４，３４４はそれぞれＤ−ラッチ２１１，２４
１で保持されている外部入力アドレスに相当する信号３
１２，３４２と一致する。したがって、信号３１８，３
４８はともにＬレベル、信号３１９，３４９はともにＨ
レベルとなるため、制御信号３０３がＨレベルであるこ
とから、信号４５４がＨレベルになる。したがって、信
号４５４でバーストの終了を検知することができる。
【００４５】次に、インターリーブモードの場合は、制
御信号４５３はＨレベル固定となる。Ｒｅａｄコマンド
が入ると、シーケンシャルモードと同様に、クロックサ
イクルＣ４では外部アドレスがそのまま出力される。た
だし、制御信号３０３はＬレベルになるため、１加算回
路の入力３１３，３４３はともにＬレベル、すなわちデ
ータ０となり、その出力３１４，３４４はデータ１とな
る。
御信号４５３はＨレベル固定となる。Ｒｅａｄコマンド
が入ると、シーケンシャルモードと同様に、クロックサ
イクルＣ４では外部アドレスがそのまま出力される。た
だし、制御信号３０３はＬレベルになるため、１加算回
路の入力３１３，３４３はともにＬレベル、すなわちデ
ータ０となり、その出力３１４，３４４はデータ１とな
る。
【００４６】次にクロックサイクルＣ５では、内部クロ
ック１５３により、Ｄ−フリップフロップ２２２，２５
２が動作し、データ１が出力３１５，３４５に伝達され
る。このとき、制御信号４５１がＬレベルになり、また
インタリーブモードでは、制御信号４５３がＨレベルで
あるから、制御信号３２１，３５１がＬレベルに、３２
２，３５２がＨレベルになる。節点３１６，３４６は、
外部アドレスとデータ１の排他的論理和で、それぞれＣ
ＭＯＳスイッチ２２６，２５６を介して、アドレスバッ
ファの出力１６６，１６７に伝達される。すなわち、ク
ロックサイクルＣ５では、外部アドレスと１の排他的論
理和がアドレスとして出力される。このとき、制御信号
３０２がＬレベルになるため、ＣＭＯＳスイッチ２１
７，２４７は閉じられ、ＣＭＯＳスイッチ２１９，２４
９が開き、データ１が１加算回路の入力にくるため、そ
の出力はデータ２となる。それ以後、制御信号１５３毎
に、外部アドレスとデータ２の排他的論理和、外部アド
レスとデータ３の排他的論理和がアドレスとして出力さ
れる。
ック１５３により、Ｄ−フリップフロップ２２２，２５
２が動作し、データ１が出力３１５，３４５に伝達され
る。このとき、制御信号４５１がＬレベルになり、また
インタリーブモードでは、制御信号４５３がＨレベルで
あるから、制御信号３２１，３５１がＬレベルに、３２
２，３５２がＨレベルになる。節点３１６，３４６は、
外部アドレスとデータ１の排他的論理和で、それぞれＣ
ＭＯＳスイッチ２２６，２５６を介して、アドレスバッ
ファの出力１６６，１６７に伝達される。すなわち、ク
ロックサイクルＣ５では、外部アドレスと１の排他的論
理和がアドレスとして出力される。このとき、制御信号
３０２がＬレベルになるため、ＣＭＯＳスイッチ２１
７，２４７は閉じられ、ＣＭＯＳスイッチ２１９，２４
９が開き、データ１が１加算回路の入力にくるため、そ
の出力はデータ２となる。それ以後、制御信号１５３毎
に、外部アドレスとデータ２の排他的論理和、外部アド
レスとデータ３の排他的論理和がアドレスとして出力さ
れる。
【００４７】さて、バーストの４ビット目のサイクル、
すなわちクロックサイクルＣ７において、１加算回路の
入力３１３，３４３はデータ３、すなわちそれぞれＨ，
Ｈとなる。したがって、制御信号４５３がＨレベルであ
ることから、信号４５４がＨレベルになる。したがっ
て、インタリーブモードでも信号４５４でバーストの終
了を検知することができる。
すなわちクロックサイクルＣ７において、１加算回路の
入力３１３，３４３はデータ３、すなわちそれぞれＨ，
Ｈとなる。したがって、制御信号４５３がＨレベルであ
ることから、信号４５４がＨレベルになる。したがっ
て、インタリーブモードでも信号４５４でバーストの終
了を検知することができる。
【００４８】なお、前述のように、バーストの１ビット
については、外部のコマンドがＲｅａｄかＷｒｉｔｅか
を検出してからカラムアドレスとしてラッチ回路２１
１，２４１でラッチする必要があるため、そのあとカウ
ンタに導入するために時間がかかるため、図２に示すよ
うにＣＭＯＳスイッチ２２５で、カウンタ回路を介する
ことなく、直接出力する。
については、外部のコマンドがＲｅａｄかＷｒｉｔｅか
を検出してからカラムアドレスとしてラッチ回路２１
１，２４１でラッチする必要があるため、そのあとカウ
ンタに導入するために時間がかかるため、図２に示すよ
うにＣＭＯＳスイッチ２２５で、カウンタ回路を介する
ことなく、直接出力する。
【００４９】さらに、データ読出し、または書込みの命
令が入力されたサイクルでは、前記カウンタを介さず直
接アドレス発生回路の出力とするため、バーストの１ビ
ット目にカラムアドレスが出力する時間を短縮すること
ができ、高速のサイクル時間を実現できる。
令が入力されたサイクルでは、前記カウンタを介さず直
接アドレス発生回路の出力とするため、バーストの１ビ
ット目にカラムアドレスが出力する時間を短縮すること
ができ、高速のサイクル時間を実現できる。
【００５０】
【発明の効果】以上説明したように、本発明は、外部ク
ロックに同期して動作する半導体記憶装置において、カ
ラムスイッチラッチ回路１１５とデータ出力バッファラ
ッチ回路１３２，１３３を設け、バーストモードの内部
アドレス切替をカラムアドレスバッファのみで行い、か
つこのカラムアドレスバッファにおいて、シーケンシャ
ルモード及びインターリーブモードのアドレス発生回路
のカウンタも共用させ、さらにバースト終了検知回路の
カウンタも共用させることにより、リードライトバスの
本数を減少させることができる。また、カウンタの共用
を可能とすることによって、チップ面積の増大を抑制で
き、したがって、バーストモードにおける高速動作を容
易に実現することができる。
ロックに同期して動作する半導体記憶装置において、カ
ラムスイッチラッチ回路１１５とデータ出力バッファラ
ッチ回路１３２，１３３を設け、バーストモードの内部
アドレス切替をカラムアドレスバッファのみで行い、か
つこのカラムアドレスバッファにおいて、シーケンシャ
ルモード及びインターリーブモードのアドレス発生回路
のカウンタも共用させ、さらにバースト終了検知回路の
カウンタも共用させることにより、リードライトバスの
本数を減少させることができる。また、カウンタの共用
を可能とすることによって、チップ面積の増大を抑制で
き、したがって、バーストモードにおける高速動作を容
易に実現することができる。
【図１】本発明の一実施例のブロック図
【図２】図１に示したカラムアドレスバッファの回路図
【図３】図２に示した各制御信号の発生回路図
【図４】図１に示した一実施例の各部における信号波形
図
図
【図５】図２，３に示した回路の各部における信号波形
図（シーケンシャルモードの場合）
図（シーケンシャルモードの場合）
【図６】図２，３に示した回路の各部における信号波形
図（インターリーブモードの場合）
図（インターリーブモードの場合）
【図７】従来例のブロック図
【図８】図７に示した一実施例の各部における信号波形
図
図
【図９】Ｄ−ラッチの回路図
【図１０】Ｄ−フリップフロップの回路図
【図１１】トランスファースイッチの回路図
Ａｊ 外部入力アドレス Ｑｋ 外部データ入出力 Ｉｊ 内部アドレス Ｙｊ 内部カラムアドレス １０１ アドレス入力初段回路 １０２ アドレス入力バッファ １０３ ロウアドレスプリデコーダ １０４ ロウアドレスラッチ回路 １０５ ロウアドレスデコーダ １０６ メモリセル １０７ センスアンプ １０８，１０９，１１０，１１１ メモリセルブロッ
ク １４８，１９７ カラムアドレスバッファ １１４ カラムデコーダ １１９，１４２，１４３，１４４ ＮＡＮＤ １２０ ディジット線データ読出し・書込み回路 １２１，１２２，１２３，１２４，１２５，１２６，１
２７，１２８ ＮチャネルＭＯＳ電界効果トランジス
タ（以下ＦＥＴと略記する）（１２１，１２２，１２
３，１２４によりデータ読出し回路、１２５，１２６，
１２７，１２８によりデータ書込み回路を構成する） １２９ リードＩ／Ｏ線の増幅回路（以下データアン
プと記する） １３０ ライトＩ／Ｏ線への書込み回路（以下ライト
アンプと記する） １３１，１４５，１４６，１４７ スイッチ回路 １３２，１３３ Ｄ−フリップフロップ素子 １３４ データ出力バッファ １３５ データ入力バッファ １３６ データラッチ回路 １３７ リードライトバスへの書込み回路（以下ライ
トバッファと記する） １９３，１９４，１９５，１９６ セレクタ １５１，１５２，１５５，１５６ 制御信号 １６２ ワード線 １６３，１６４ ディジット線（対） １６６ カラムスイッチ １６７，１６８ データ線（以下リードバス と記す
る） １６９，１７０ データ線（以下ライトバス と記す
る） １７５，１７６，１７７，１７８，１７９，１８０，１
８１，１８２ リードライトバス（各々対をなす） １６１，１７３，１７４ 内部節点 ５２１，５２２，５２３，５２４，５２５ インバー
タ ５２６，５２９，５３１，５３２ ＰチャネルＭＯＳ
ＦＥＴ ５２７，５２８，５３０，５３３ ＮチャネルＭＯＳ
ＦＥＴ Ｃ，Ｄ 入力節点 Ｑ 出力節点 Ｅｘｔ．Ｃｌｏｃｋ 外部から印加されるシステムク
ロック（以下外部クロックと記する） Ｃｏｍｍａｎｄ 外部から印加されるコマンド Ｃ１，Ｃ２，Ｃ３，…，Ｃ１４ クロックサイクル Ａ０，Ｂ０ 外部から印加されるカラムアドレス Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３ 内部で生成さ
れるカラムアドレス ＲＯＷ 外部から印加されるロウアドレス １１２，１１３ カラムアドレスバッファ １１５ カラムセレクタラッチ回路 １１６ ＮチャネルＭＯＳＦＥＴ １１７，１１８，１３８，１３９，１４０，１４１
インバータ １５３，１５４ 制御信号 １７１，１７２ リードライトバス １６５ 内部節点 ２０１ １加算回路 ２１１，２４１ Ｄ−ラッチ素子 ２１２，２１５，２１６，２４２，２４５，２４６
ＯＲ ２１３，２２１，２４３，２５１ ＡＮＤ ２１４，２１８，２２９，２４４，２５８ インバー
タ ２１７，２１９，２２５，２２６，２２７，２４７，２
４９，２５５，２５６，２５７ ＣＭＯＳスイッチ素
子 ２２０，２２４，２５０，２５４，２５９ 排他的論
理和 ２２２，２５２ Ｄ−フリップフロップ素子 ２２３，２５３ ＮＡＮＤ ２２８，２５８ バッファ素子 ３０１，３０２，３０３，３０４，３０５，３０６，３
０７ 制御信号 ３１１，３４１ 内部アドレスＩｊの下位２ビットす
なわちそれぞれＩ０，Ｉ１ ３１２，３１３，３１４，３１５，３１６，３１７，３
１８，３１９，３２０，３４２，３４３，３４４，３４
５，３４６，３４７，３４８，３４９，３５０内部節点 ３２１，３２２，３２３，３５１，３５２，３５３
制御信号 ４０１，４０６，４０７ ＯＲ ４０２，４１０，４１１，４１２，４１３，４１４，４
１５ ＡＮＤ ４０３，４０４，４０５，４０８，４０９ インバー
タ ４１６，４１７ ＣＭＯＳスイッチ素子 ４５１，４５２，４５３ 制御信号 ５０１，５０２，５０３，５０４ インバータ ５０５，５０８ ＮチャネルＭＯＳＦＥＴ ５０６，５０７ ＰチャネルＭＯＳＦＥＴ Ｃ，Ｄ 入力節点 Ｑ 出力節点 ５４１ インバータ ５４２ ＮチャネルＭＯＳＦＥＴ ５４３ ＰチャネルＭＯＳＦＥＴ Ｄ，Ｇ 入力節点 Ｑ 出力節点
ク １４８，１９７ カラムアドレスバッファ １１４ カラムデコーダ １１９，１４２，１４３，１４４ ＮＡＮＤ １２０ ディジット線データ読出し・書込み回路 １２１，１２２，１２３，１２４，１２５，１２６，１
２７，１２８ ＮチャネルＭＯＳ電界効果トランジス
タ（以下ＦＥＴと略記する）（１２１，１２２，１２
３，１２４によりデータ読出し回路、１２５，１２６，
１２７，１２８によりデータ書込み回路を構成する） １２９ リードＩ／Ｏ線の増幅回路（以下データアン
プと記する） １３０ ライトＩ／Ｏ線への書込み回路（以下ライト
アンプと記する） １３１，１４５，１４６，１４７ スイッチ回路 １３２，１３３ Ｄ−フリップフロップ素子 １３４ データ出力バッファ １３５ データ入力バッファ １３６ データラッチ回路 １３７ リードライトバスへの書込み回路（以下ライ
トバッファと記する） １９３，１９４，１９５，１９６ セレクタ １５１，１５２，１５５，１５６ 制御信号 １６２ ワード線 １６３，１６４ ディジット線（対） １６６ カラムスイッチ １６７，１６８ データ線（以下リードバス と記す
る） １６９，１７０ データ線（以下ライトバス と記す
る） １７５，１７６，１７７，１７８，１７９，１８０，１
８１，１８２ リードライトバス（各々対をなす） １６１，１７３，１７４ 内部節点 ５２１，５２２，５２３，５２４，５２５ インバー
タ ５２６，５２９，５３１，５３２ ＰチャネルＭＯＳ
ＦＥＴ ５２７，５２８，５３０，５３３ ＮチャネルＭＯＳ
ＦＥＴ Ｃ，Ｄ 入力節点 Ｑ 出力節点 Ｅｘｔ．Ｃｌｏｃｋ 外部から印加されるシステムク
ロック（以下外部クロックと記する） Ｃｏｍｍａｎｄ 外部から印加されるコマンド Ｃ１，Ｃ２，Ｃ３，…，Ｃ１４ クロックサイクル Ａ０，Ｂ０ 外部から印加されるカラムアドレス Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３ 内部で生成さ
れるカラムアドレス ＲＯＷ 外部から印加されるロウアドレス １１２，１１３ カラムアドレスバッファ １１５ カラムセレクタラッチ回路 １１６ ＮチャネルＭＯＳＦＥＴ １１７，１１８，１３８，１３９，１４０，１４１
インバータ １５３，１５４ 制御信号 １７１，１７２ リードライトバス １６５ 内部節点 ２０１ １加算回路 ２１１，２４１ Ｄ−ラッチ素子 ２１２，２１５，２１６，２４２，２４５，２４６
ＯＲ ２１３，２２１，２４３，２５１ ＡＮＤ ２１４，２１８，２２９，２４４，２５８ インバー
タ ２１７，２１９，２２５，２２６，２２７，２４７，２
４９，２５５，２５６，２５７ ＣＭＯＳスイッチ素
子 ２２０，２２４，２５０，２５４，２５９ 排他的論
理和 ２２２，２５２ Ｄ−フリップフロップ素子 ２２３，２５３ ＮＡＮＤ ２２８，２５８ バッファ素子 ３０１，３０２，３０３，３０４，３０５，３０６，３
０７ 制御信号 ３１１，３４１ 内部アドレスＩｊの下位２ビットす
なわちそれぞれＩ０，Ｉ１ ３１２，３１３，３１４，３１５，３１６，３１７，３
１８，３１９，３２０，３４２，３４３，３４４，３４
５，３４６，３４７，３４８，３４９，３５０内部節点 ３２１，３２２，３２３，３５１，３５２，３５３
制御信号 ４０１，４０６，４０７ ＯＲ ４０２，４１０，４１１，４１２，４１３，４１４，４
１５ ＡＮＤ ４０３，４０４，４０５，４０８，４０９ インバー
タ ４１６，４１７ ＣＭＯＳスイッチ素子 ４５１，４５２，４５３ 制御信号 ５０１，５０２，５０３，５０４ インバータ ５０５，５０８ ＮチャネルＭＯＳＦＥＴ ５０６，５０７ ＰチャネルＭＯＳＦＥＴ Ｃ，Ｄ 入力節点 Ｑ 出力節点 ５４１ インバータ ５４２ ＮチャネルＭＯＳＦＥＴ ５４３ ＰチャネルＭＯＳＦＥＴ Ｄ，Ｇ 入力節点 Ｑ 出力節点
Claims (4)
- 【請求項１】 外部入力されるクロック信号に同期して
動作し、該クロック信号により外部入力制御信号および
外部入力アドレスをラッチする半導体記憶装置におい
て、 データ読出し、またはデータ書込みの命令により該外部
入力アドレスが入力され、該クロック信号に同期して該
外部入力アドレスの関数として連続してカラムアドレス
を発生する回路を備えることを特徴とする半導体記憶装
置。 - 【請求項２】 上記請求項１の半導体記憶装置におい
て、該カラムアドレス発生回路はクロック信号に同期す
るカウンタにより構成され、該外部入力アドレスを該カ
ウンタの初期値とし、該カウンタの出力をカラムアドレ
スとする第１のモードと、 論理０を該カウンタの初期値とし、該カウンタの出力と
該外部入力アドレスの排他的論理和をカラムアドレスと
する第２のモードを有し、 前記２つのモードは外部からプログラミング可能である
ことを特徴とする半導体記憶装置。 - 【請求項３】 上記請求項２の半導体記憶装置におい
て、該カウンタは１加算回路と該クロック信号に同期す
るＤ−フリップフロップで構成され、該加算回路の入力
はスイッチにより初期値か該Ｄ−フリップフロップの出
力に切換えられ、該Ｄ−フリップフロップの入力は該加
算回路の出力で、該Ｄ−フリップフロップの出力が該カ
ラムアドレスとなり、 上記第１のモードが選択されているときには、各アドレ
スビットの該１加算回路の出力と該外部入力アドレスの
排他的論理和のインバータ出力の論理積を、 上記第２のモードが選択されているときには、各アドレ
スビットの該１加算回路の入力の論理積を、 それぞれデータ読出し、またはデータ書込みの連続動作
の終了を検出する信号とすることを特徴とする半導体記
憶装置。 - 【請求項４】 上記請求項１の半導体記憶装置におい
て、該カラムアドレス発生回路は、該データ読出しまた
は該データ書込みの命令が入力されたクロックサイクル
において、入力された該外部入力アドレスを該カウンタ
を介すことなく出力することを特徴とする半導体記憶装
置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077236A JPH06290582A (ja) | 1993-04-02 | 1993-04-02 | 半導体記憶装置 |
| EP94105060A EP0618585B1 (en) | 1993-04-02 | 1994-03-30 | Semiconductor memory device synchronous with external clock signal for outputting data bits through a small number of data lines |
| DE69430076T DE69430076T2 (de) | 1993-04-02 | 1994-03-30 | Halbleiterspeicher und Zugriffverfahren für solchen Speicher |
| DE69411428T DE69411428T2 (de) | 1993-04-02 | 1994-03-30 | Mit einem externen Taktsignal synchronisierte Halbleiterspeicheranordnung zum Ausgeben von Datenbits durch eine kleine Anzahl von Datenleitungen |
| EP97122998A EP0840324B1 (en) | 1993-04-02 | 1994-03-30 | Semiconductor memory and method for accessing the same |
| US08/221,574 US5426606A (en) | 1993-04-02 | 1994-04-01 | Semiconductor memory device synchronous with external clock signal for outputting data bits through a small number of data lines |
| KR1019940007001A KR0160360B1 (ko) | 1993-04-02 | 1994-04-02 | 소수의 데이타 라인을 통해 데이타 비트를 출력하기 위해 외부 클럭 신호와 동기화되어 동작하는 반도체 메모리 장치 |
| US08/879,516 USRE35934E (en) | 1993-04-02 | 1997-06-20 | Semiconductor memory device synchronous with external clock signal for outputting data bits through a small number of data lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077236A JPH06290582A (ja) | 1993-04-02 | 1993-04-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06290582A true JPH06290582A (ja) | 1994-10-18 |
Family
ID=13628237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5077236A Pending JPH06290582A (ja) | 1993-04-02 | 1993-04-02 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5426606A (ja) |
| EP (2) | EP0840324B1 (ja) |
| JP (1) | JPH06290582A (ja) |
| KR (1) | KR0160360B1 (ja) |
| DE (2) | DE69411428T2 (ja) |
Cited By (6)
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| EP2575134A2 (en) | 2011-09-29 | 2013-04-03 | Elpida Memory, Inc. | Semiconductor device |
Families Citing this family (54)
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| US5861894A (en) | 1993-06-24 | 1999-01-19 | Discovision Associates | Buffer manager |
| JPH07122099A (ja) * | 1993-10-29 | 1995-05-12 | Nec Corp | 半導体メモリ |
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