KR100214435B1

KR100214435B1 - 동기식 버스트 엑세스 메모리

Info

Publication number: KR100214435B1
Application number: KR1019910012604A
Authority: KR
Inventors: 다까스기 아쯔시
Original assignee: 사와무라 시코; 오끼뎅끼 고오교오 가부시끼가이샤
Priority date: 1990-07-25
Filing date: 1991-07-23
Publication date: 1999-08-02
Anticipated expiration: 2011-07-23
Also published as: DE69123890T2; KR920003305A; EP0468480A3; US5268865A; DE69123890D1; EP0468480B1; USRE35723E; US5327390A; EP0468480A2

Abstract

본 발명은 고속인 시리얼 액세스가 요구되는 화상처리나 RISC등의 고주파 클럭신호로 콘트롤되는 프로세서 시스템등에 있어서, 외부 콘트롤 입력클럭신호에 의하여 동기 콘트롤되는 다이나믹.랜덤.액세스.메모리(이하 DRAM이라고 한다)의 워드라인드라이브 장치와 이 DRAM을 사용한 동기식 버스트액세스 메모리에 관하는 것으로서, 그 구성은 복수의 워드라인 및 비트라인에 각각 접속된 복수의 다이나믹 메모리셀이 배열된 메모리셀 어레이와, 행 어드레스를 디코드하여 상기 워드라인을 선택하는 행 어드레스 디코더와, 행 어드레스를 디코드하여 상기 비트라인을 선택하는 열어드레스 디코더를 구비한 다이나믹.랜덤.액세스.메모리에 있어서, 행 어드레스 스트로브신호 및 열어드레스스트로브신호를 포함하는 외부입력의 콘트롤 신호와 상기 행 어드레스 및 열어드레스를 클러신호에 의하여 래치하는 수단과, 상기 열어드레스 스트로브신호의 하강직후의 상기 클럭신호에 의하여 상기 래치수단으로 래치된 열어드레스를 초기값으로하여 프리세트되고 상기 클럭신호에 동기하여 인클리멘트 또는 디클리멘트하여 생성한 어드레스군을 상기 열어드레스 디코더에 주는 어드레스 발생수단과, 상기 어드레스군을 디코드하는 상기 열어드레스디코더의 출력에 의거하여 상기 행 어드레스디코더로 선택된 상기 워드라인상의 메모리데이터를 시리얼데이터로 변환하여 출력하고, 아울러 시리얼데이터를 패러렐데이터로 변환하여 상기 비트라인에 입력하는 데이터 운송수단과, 상기 클럭신호에 동기하여 상기 데이터 운송수단에 대응한 데이터의 입출력을 행하고, 아울러 상기 열어드레스 스트로브신호의 상승직후의 상기 클럭신호에 의거하여 해당 입출력동작이 제어되는 입출력 수단을 설치한 것을 특징으로 한다.

Description

동기식 버스트 액세스메모리

제1도는 본 발명의 제1의 실시예를 표시하는 동기식 버스트 액세스 메모리의 구성블럭도.

제2도는 종래의 비디오RAM(VRAM)의 구성블럭도.

제3a, b도는 제1도의 타이밍도.

제4도는 본 발명의 제2의 실시예를 표시하는 동기식 버스트 액세스 메모리의 구성블럭도.

제5a, b도는 제4도의 타이밍도.

제6도는 본 발명의 제3의 실시예를 표시하는 동기식 버스트 액세스 메모리의 구성블럭도.

제7a, b도는 제6도의 타이밍도.

제8도는 본 발명의 제4의 실시예를 표시하는 동기식 버스트 액세스 메모리의 구성블럭도.

제9a, b도는 제8도의 설명도.

제10도는 본 발명의 제5의 실시예를 표시하는 동기식 버스트 액세스 메모리의 구성블럭도.

제11a, b도는 제10도의 설명도.

제12도는 본 발명의 제6의 실시예를 표시하는 동기식 버스트 액세스 메모리의 구성블럭도.

제13a, b도는 제12도의 설명도.

제14도는 본 발명의 제7의 실시예를 표시하는 동기식 버스트 액세스 메모리의 구성블럭도.

제15a, b도는 제14도의 설명도.

제16도는 본 발명의 제8의 실시예를 표시하는 동기식 버스트 액세스 메모리의 구성블럭도.

제17도는 제16도에 있어서의 프래그 시프트회로 및 프래그 출력회로의 구성도.

제18a, b, c도는 제16도의 설명도.

제19도는 제17도의 타이밍도.

제20도는 본 발명의 제9실시에를 표시하는 동기식 다이나믹 RAM의 워드라인 드라이브장치의 개략의 구성블럭도.

제21도는 종래의 동기식 스태틱 RAM의 구성블럭도.

제22도는 제2도의 신호파형도.

제23도는 제1도의 신호파형도.

* 도면의 주요부분에 대한 부호의 설명

30 : 입력래치회로 31, 31A, 31-1, 31-2 : 어드레스버퍼

32 : 메모리콘트롤신호발생회로 35 : 프리세트어드레스카운터

36 : 입출력콘트롤회로 41 : 행어드레스 디코더

43 : 메모리셀어레이 50 : 열어드레스디코도

51 : 데이터전송수단 53 : 입출력회로

60 : 분주기 61 : 클럭콘트롤회로

63 : 액세스클럭카운터 66 : 기억회로

66 : 카운터 67 : 일치검출회로

70 : 어드레스입력금지회로 71 : 프래그출력회로

72 : 프래그시프트회로 110 : 제1의 도통형래치회로

120 : 클럭발생회로 130 : 제2의 도통형래치회로

131 : 어드레스발생회로 140 : 워드라인디코더회로

141 : X디코더 142 : OR게이트

143-0∼143-n : AND게이트 150 : 게이팅회로

160 : 워드라인드라이버 AD : 어드레스

CK : 동그클럭 Pa : 어드레스 래치클럭

Pb : 내부신호 Pc : 디코드동작완료신호

Pd : 드라이브신호 WL0∼WLn : 워드라인

W0∼Wn : X디코더출력

: 로우, 어드레스, 스트로브신호(제어클럭)

[산업상의 이용분야]

본 발명은 고속인 시리얼 액세스가 요구되는 화상처리나 RISC등의 고주파 클럭신호로 콘트롤되는 프로세서 시스템등에 있어서, 외부 콘트롤 입력클럭신호에 의하여 동기 콘트롤되는 다이나믹. 랜덤. 액세스. 메모리(이하, DRAM이라고 한다)의 워드라인 드라이브 장치와 이 DRAM 사용한 동기식 버스트 액세스 메모리에 관하는 것이다.

[종래의 기술]

종래, 이와같은 분양의 기술로서는 특개소 64-72394호 공보(문헌1), 특개소 59-82696호 공보(문헌2), 및 특개소 60-121593호 공보(문헌3)에 기재되는 것이 있었다.

종래, 메모리콘트롤에 동기 클럭을 사용하는 방식은 상기 문헌(1)에 표시되는 것과 같이 널리 스태틱 RAM에 사용되고 있다.

그 한 구성예를 제21도에 표시한다.

제21도는 상기 문헌(1)에 기재된 종래의 동기식 스태틱RAM의 구성 블록도이다.

이 스태틱 RAM은 외부클럭(CLK)에 의거하여 동기용의 내부클럭(CLK1, CLK2)을 생성하는 내부클럭 발생회로(20I)와 내부클럭(CLK1)에 의거하여 어드레스(AD)를 래치하는 도통형 래치(202)와 디코더 및 메모리셀 어레이등을 가지고 래치(202)의 출력에 의거하여 메모리셀에 대응하는 데이터의 액세스를 행하는 메모리부(203)와, 해당 메모리부(203)로 부터의 판독데이터를 내부클럭(CLK2)에 의거하여 래치하고, 그 래치한 데이터(DA)를 외부로 출력하는 적어도 1단의 래치로 이루어지는 래치회로(204)를 구비하고 있다.

도통형 래치(202)는 내부클럭(CLK1)이 L레벨일 때. 입력어드레스(AD)를 그대로 출력하고 내부클럭(CLK1)이 H레벨로 되면, 입력이 금지되는 회로이다.

이 제22도에 표시하는 것과 같이 외부클럭(CLK)이 내부클럭발생회로(201)에 공급되면, 내부클럭발생회로(201)에서는 외부클럭(CLK)의 상승에지(前綿)(rising edge)또는 하강에지(後綿)(falling edge)중, 예를 들면 상승에지 입력시점으로 부터 메모리부(203)의 동작에 맞춘 일정폭의 내부클럭(CLK1,CLK2)을 발생하고, 그것을 래치(202) 및 래치회로(204)에 공급한다.

내부클럭(CLK1)의 펄스폭(T₁)의 길이는 메모리부(203)에 어드레스가 입력되면서부터, 해당 메모리부(203)로부터 데이터가 출력되는데에 필요한 충분한 시간으로 설정되어 있다.

또, 내부클럭(CLK2)의 펄스폭(T2)은 데이터 홀드 시간에 상당하고, 이 펄스폭(T₂)동안 래치회로(204)에 데이터가 유지된다.

이 내부클럭(CLK2)는 메모리부(203)로부터의 데이터출력이 확정된 시점에서 상승한다.

그 때문에 어드레스(AD),(ADa,ADb,ADc...)가 래치(202)에 공급되면, 해당래치(202)에서는 내부클럭(CLK1)에 의거하여 어드레스(ADa,ADb,ADc...)를 래치하고, 그 래치된 어드레스(ADa...)를 메모리부(203)의 어드레스 입력단지(203)에 보낸다.

메모리부(203)에서는 입력된 어드레스(ADa,ADb,ADc/...)에 의거하여, 메모리 셀에 기억된 데이터(DAa,DAb,DAc)를 판독하고, 그것을 데이터 출력단자로부터 출력하여 래치회로(204)에 보낸다.

래치회로(204)는 내부클럭(CLK2)에 의거하여 메모리부(203)로 부터의 판독 데이터 (DA),(DAa,DAb,DAc)를 래치하고, 그것을 소정의 타이밍으로 외부로 출력한다.

이 동기식 스태틱 RAM에서는 래치(202)에 도통형 래치를 사용하는 것에 의하여 어드레스(AD)를 내부클럭(CLK1,CLK2)보다도 선취(先取)하여 고속동작을 하게 할 수가 있다.

메모리부(203)는 복수의 워드라인 및 비트라인의 교차개소에 메모리셀이 매트릭스상으로 베열된 메모리셀 어레이를 가고 그 워드라인 및 비트라인이 어드레스를 디코드하는 디코드회로의 출력에 의하여 선택되도록 되어 있다.

이 워드라인의 콘트롤은 상기 문헌(2,3)에 표시되는 것과 같이 디코드 동작을 완료한후, 내부회로 로직에 의하여 해당 워드라인이 구성되도록 되어 있다.

[발명이 해결하고자 하는 과제]

그러나, 상기 구성의 장치에서는 다음과 같은 과제가 있었다.

(a) 종래의 워드라인 드라이브 방식에서는 한번의 기(期)에 어드레스를 집어넣는 스태틱 RAM을 동기콘트롤하는 데에는 적합되어 있는 것을, 다이나믹RAM에 적용하는 것은 곤란하다.

즉 다이나믹 RAM에 있어서 로우어드레스스트로브신호(이하, 단지라고 한다) 및 칼럼, 어드레스스트로브신호(이하, 단지라고 한다)에 의하여 제어되고 로우어드레스(행어드레스, 이하 X어드레스라고 한다)와 칼럼 어드레스(행어드레스, 이하, Y어드레스라고 한다)를 하나의 어드레스 핀으로 다중화한 멀티어드레스 방식의 경우, RAS계의 동작을 개시한다.

여기에서는 X어드레스의 래치 및 그 X어드레스에 의거하여, 워드라인의 선택, 메모리셀의 리프레시를 행하는 신호이다.

는 Y어드레스의 래치 및 그 Y어드레스의 의거하여, 비트라인의 선택을 행하고, 기록 혹은 판독하는 동작을 행하는 신호이다.

또, RAS계 동작이란, X어드레스버퍼의 활성화, 그 출력을 받아서 X디코더에 의하여 1개의 워드라인을 활성화하는 동작이다.

이와같은 멀티 어드레스 방식의 다이나믹 RAM에서는 외부로부터 공급되는 어드레스가 X어드레스와 Y어드레스로 나누어지고, 시분할하여 입력되므로, 1메모리사이클 중 복수의 동기 클럭을 입력하여 어드레스를 받아들일 필요가 있고, RAS계의 동작에 있어서는에 의한 어드레스용 클럭의 래치와 선택이 필요하게 된다.

그 때문에 다이나믹RAM을 동기식 콘트롤 구조로 하기위하여는도 동기클럭에 의하여 받아들이지 않으면 아니되지만 종래의 동기식 스태틱RAM의 방식을 그대로 적용했다고 하여도, 다이나믹 RAM을 동기 클럭에서 동기화시키는 것이 곤란하다.

(b) 종래 사용되고 있는것과 같이 디코더 동작이 완료된 후, 워드라인이 상승하는 워드라인 드라이브 방식을 그대로 다이나믹RAM에 적용한 경우에는 동기 클럭의 상승에지 혹은 하강에지으로 부터 아나로그 적으로 메모리의 내부회로를 움직이게 할 수 밖에 없다.

그 때문에 동기 클럭부터 워드라인 상승까지의 고속화를 할 수 없고 고속인 동기식 다이나믹RAM의 실현이 곤란하다.

종래, 동기식 버스트 액세스메모리에 관한 기술로서는 다음과 같은 문헌에 기재된 것이 있었다.

문헌4: 일본 기술정보 센터 교육기획부 기술자료「IM 듀얼포트 RAM의 개발동향과 그 응용」문헌5: 일경(經)일렉트노닉스북스「캐시메모리를 사용하지 않고 Am29000의 성능을 발휘한다」

비디오등의 화상처리 시스템전용의 메모리로서는 상기 문헌에 기재되어 있는 것과같이 시리얼 액세스 메모리 및 멀티포트RAM이 있다.

멀티포트 RAM(즉, 리얼포트RAM)은 일반적으로 비디오 RAM(이하, VRAM이라고 한다)으로 불리어저 있고, 시리얼콘트롤클럭(이하, SC라고 한다)에 동기하여 1워드라인분의 메모리데이터를 고속으로 출력하기위한 시리얼포트가 표준의 DRAM에 설치된 메모리이고, 화상처리 시스템전용의 메모리로서 널리 사용되고 있다.

제2도는 상기 문헌에 기재된 종래의 비디오 RAM(VRAM)의 한 구성예를 표시하는 블록도이다.

이 VRAM은 RAM부(10)와, 시리얼.액세스.메모리부(이하, SAM부라고 한다)(20)로 구성되어 있다.

RAM부(10)는 행어드레스스트로부신호(이하,라고 한다)열 어드레스스트로브신호(이하,라고 한다)라이트.퍼.비트.콘드롤신호/라이트인에이블신호(이하,라고 한다) 및 데이터 전송콘트롤신호/아웃푸트. 인에이블신호(이하,라고 한다)로 이루어지는 외부입력 콘트롤 시호에 의거하여 각종의 콘트롤클럭(이하, φ라고한다)를 발생하는 타이밍 발생회로(11)를 가지고 있고, 이 타이밍 발생회로(11)로부터 출력되는φ에 의하여 내부회로가 동기 동작하도록 되어 있다.

어드레스(A₀∼A₇)가 어드레스입력 버퍼(12)에 받아들여지면 그 취해진 어드레스(A₀∼A₇)가 행 어드레스 디코더(13)에서 디코드되고, 복수의 워드라인(14)중의 1워드라인 (14i)이 선택된다.

다시금 어드레스 입력버터(12)로부터 취해진 어드레스(A₀∼A₇)는 열 어드레스 디코더(15)에 의하여 복수의 비트라인(16)중의 1개가 선택된다.

그리고, 워드라인(14) 및 비트라인(16)의 교차개소에 접속된 메모리 셀 어레이(17)중의 메모리셀에 대하여, 데이터 기록(라이트)또는 판독(리드)이 행하여 진다.

라이트·퍼·비트 선택데이터(W₁∼W₄)와 입출력데이터(IO₁∼IO₄)는 RAM포트 인 입출력버퍼(18)를 사이에두고 열어드레스 디코더(15)와의 사이에서 디코더의 전송이 행하여 진다.

한편, SAM부(20)에서는 1워드라인(14_i)분의 정보를 고속 시리얼 액세스하기위하여 그 1워드라인 (14_i)의 데이터를 트랜스퍼 게이트(21)를 사이에 두고 데이터 레지스터(22)에 전송하고 있다.

시리얼·콘트롤·클럭신호(SC)를 입력하는 어드레스카운터(23)로부터 시리얼어드레스가 시리얼데이터 셀렉터(24)로 출력된다.

그러면, 시리얼데이터 셀렉터(24)는 어드레스카운터(23)로 부터의 시리얼 어드레스에 의거하여 데이터 레지스터(22)로부터의 패러렐데이터를 시리얼데이터로 변환하고, 그 시리얼데이터를 시리얼 출력버퍼(25)로 보낸다.

시리얼출력버퍼(25)에서는 시리얼·아웃프트·인에이블신호에 의하여 활성화되고, 시리얼데이터 셀렉터(24)로 부터의 시리얼 데이터(SO₁∼SO₄)를 순차출력하여 간다.

RAM부(10)와 SAM부(20)의 도시하지 않는 콘트롤 회로는 상호의 전송을 제외하고 각각 독립적으로 콘트롤(제어)된다.

근년, RISC시스템등의 프로세서 시스템에서는 고속화되고 있으므로, 제 2도의 VRAM이 갖는 랜덤 액세스 기능외에 SAM동작이 버스트액세스모드로서 사용되어 왔다.

특히 RISC시스템에 있어서는 시리얼데이터를 고속으로 수수(授受)하는 것이 많고, 사용하기쉬운 고속의 VRAM의 요구가 높아지고 있다.

[발명이 해결하고자 하는 과제]

그러나, 종래의 DRAM을 사용한 URAM에서는 다음과 같은 과제가 있었다.

RISC시스템등의 프로세서 시스템으로 VRAM을 사용하는 경우, 해당 VRAM이 입출력버퍼(18)로 이루어지는 RAM포트와 시리얼 출력버퍼(25)로 이루어지는 시리얼포트의 2포트를 가지고 있고 동시에 그것들을 독립적으로 동작시킬수가 있다고 하는 잇점이 있다.

그러나, 그 2포트의 콘트롤이 복작하기 때문에 콘트롤 회로계가 복잡하게 되고, 그것에 의하여 동 용량의 범용DRAM에 비하여 예를들면 칩 사이즈가 40∼50%증대할 뿐 그것에 의하여 코스트가 높게된다는 문제가 있었다.

다시금, 콘트롤이 복작하게 되기 때문에 프로세서의 동작주파수가 예를 들면 30MH_Z∼50MH_Z로 고속으로되어 오면, 고속 액세스 때문에 각 스펙값이 여유가 없게되고, DRAM특유의 각 입력의 스펙 (specification)을 만족시키기 위한 입력신호의 설정이 곤란하게 된다.

또, 세트업타임, 홀드타임등의 시스템보드상에서의 설계로 고속인 기술을 요하고, 보드상에 설치된 복수의 메모리를 엄격한 타이밍 스펙을 만족시켜서 동작시키기 위해서는 구동능력이 큰 메모리 입력신호용의 드라이버가 요구된다.

그러나, 큰 구동능력을 가지는 드라이버를 설치하면, 큰 노이즈를 발생하고, 오동작의 원인으로 된다는 문제가 있었다.

본 발명의 목적은 상기 종래 기술이 갖고 있던 과제로서 종래의 동기식 스태틱RAM을 단지 적용한 것만으로 멀티 어드레스 방식의 다이나믹 RAM에 있어서 어드레스를 시분할로 받아들이지 않으면 아니되므로 동기화에는 대응하지 않는다라고 하는점과 종래의 워드라인 드라이브 방식을 그대로 적용한 경우에는 동기 클럭의 상승에지 혹은 하강에지으로부터 아나로그적으로 메모리의 내부회로를 움직이게 할 수 밖에 없이 고속인 동기식 다이나믹 RAM의 실현이 어렵다는 점에 관하여 해결한 동기식 다이나믹 RAM의 워드라인드라이브장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 종래 기술이 갖고 있던 과제로서 고속인 시리얼 액세스가 요구되는 화상처리나 RISC등의 고주파클럭으로 콘트롤 되는 프로세서 시스템등에 있어서, 종래의 VRAM을 사용한 경우, 2포트를 가지고 있기 때문에 콘트롤이 복잡하게 되어 칩사이즈의 증대, 데스트시간의 장시간화 및 코스트가 높게된다는 점과, 고속화에 수반하는 타이밍 스펙의 설정의 곤란함, 및 그 타이밍 콘트롤을 위한 대구동용 드라이버에 의한 노이즈의 발생이라는 점에 관하여 동기식 버스트액세스 메모리를 제공하는 것이다.

[과제를 해결하기 위한 수단]

본 발명은 상기 제1목적에 대한 상기 과제를 해결하기 위하여 동기식 다이나믹 RAM의 워드라인 드라이브장치에 있어서, 동기클럭의 상승에지 또는 하강에지에 의하여 제어클럭에 대한 래치동작이 제어되고 해당 제어클럭의 활성화후에 일련의 워드라인 구동용의 내부신호를 출력하는 제1의 도통형 래치회로와, 상기 제어클럭의 활성화 직후의 상기 동기클럭의 상승에지 또는 하강에지에 의하여 어드레스 래치 클럭을 발생하는 클럭발생회로와, 상기 어드레스 래치클럭에 의하여 어드레스에 대응하는 래치동작이 제어되는 제2의 도통형 래치회로를 구비하고 있다.

다시금, 상기 제2의 도통형 래치회로의 출력에 의거하여 X어드레스를 발생하는 어드레스 발생회로와 상기 X어드레스를 디코드하고, 그 디코드 동작완료 신호를 출력함과 아울러 해당 디코드 결과 및 드라이브 신호에 의하여 워드라인을 선택구동하는 워드라인 디코드 회로와, 제어신호 및 상기 디코드동작 완료신호에 의거하여 상기 내부신호에 대한 논리를 취하여 상기 드라이브 신호를 출력하는 워드라인 게이팅 수단을 설치하고 있다.

또한, 상기 제어신호는 어드레스 래치클럭을 사용한다든지 혹은 그것과 동등한 논리와 타이밍으로 발생하는 다른 신호를 사용하여도 좋다.

상기 제2목적에 대한 과제를 해결하기위하여 제1의 발명은 복수의 워드라인 및 비트라인에 각각 접속된 복수의 다이나믹 메모리셀이 배열된 메모리셀 어레이와 행 어드레스를 디코드하여 상기 워드라인을 선택하는 행 어드레스 디코더와 열어드레스를 디코드하여 상기 비트라인을 선택하는 열 어드레스 디코더를 구비한 DRAM에 있어서, 다음과 같은 수단을 설치하여 동기식 버스트 액세스 메모리를 구성한 것이다.

즉, 이 제1의 발명에서는및를 포함하는 외부입력의 콘트롤 신호와 행 어드레스 및 열 어드레스를 외부입력 시스템 클럭등의 클럭신호에 의하여 래치하는 래치수단과,의 하강직후의 상기 클럭신호에 의하여 상기 래치수단으로 래치된 열어드레스를 초기값으로서 프리세트되고, 상기 클럭신호에 동기하여 인클리먼트(증분) 또는 디클레먼트(감분)하여 생성한 어드레스군을 상기 열어드레스디코더에 주는 어드레스 발생수단과, 상기 어드레스군을 디코드하는 상기 열어드레스 디코더의 출력에 의거하여 상기 행 어드레스 디코더에서 선택된 상기 위드라인상의 메모리데이터를 시리얼 데이터로 변환하여 출력하고 아울러 시리얼 데이터를 페러렐데이터로 변환하여 상기 비트라인에 입력하는 데이터 운송수단과, 상기 클럭신호에 동기하여 상기 데이터 운송수단에 대응하는 데이터의 입출력을 행하고 아울러 상기 열의 상승직후의 상기 클럭신호에 의거하여 해당 입출력 동작이 제어되는 입출력 수단을 설치하여 있다.

제2의 발명은 제1의 발명에 있어서 외부입력클럭을 분주하여 상기 클럭신호를 생성하는 분주수단을 설치하고 있다.

제3의 발명에서는 제1의 발명에 있어서 상기에 의거하여 상기 클럭신호에 대응하는 도통상태를 제어하고, 그 출력을 상기 클럭 신호에 대신하여 상기 어드레스 발생수단 및 입출력 수단에 주는 클럭콘트롤 수단을 설치하고 있다.

제4의 발명은 제1의 발명에 있어서, 상기 행 어드레스 및 열 어드레스를 래치한 후 상기를 2번째로 상승한후에 하강하였을 때의 어드레스 입력을 그 직후의 상기 클럭신호에 의하여 래치하는 기능을 상기 래치수단에 설치함과, 아울러 액세스 클럭 계수수단을 설치하고 있다.

이 액세스클럭 계수수단은 상기 래치수단에 의하여 래치된 상기 어드레스입력을 액세스 비트수 또는 액세스 블록수로하고, 그 액세스비트수 또는 액세스 블록수 까지의 해당 액세스수 또는 액세스 블록수를 계수하여 그 계수결과에 의거하여 상기 어드레스발생수단의 동작을 금지상대(디스에이블)로 함과 아울러 상기 입출력의 예를들면 출력단자의 하이임피던스 상태로 하여 출력동작을 정지시키는 기능을 가지고 있다.

제5의 발명은 제1의 발명에 있어서, 상기 행 어드레스 및 열어드레스를 래치한후, 상기를 2번째로 상승후에 하강하였을때의 어드레스 입력을 그 직후의 상기 클럭신호에 의하여 래치하는 기능을 상기 래치수단에 설치하고 다시금 다음과 같은 수단도 설치하고 있다.

즉, 상기 래치수단에 의하여 래치된 상기 어드레스 입력을 액세스 비트 수 또는 액세스 블록수로 하고, 재설정시 까지 해당 액세스 비트수 또는 액세스 블록수를 기억하는 기억수단과, 상기 클럭신호에 의거하여 액세스 비트수 또는 액세스 블록수를 계수하는 계수수단과, 상기 기억수단의 출력과 상기 계수수단의 출력과의 일치 상태를 검출하고, 그 검출결과에 의거하여 상기 어드레스 발생수단의 동작을 디스에이블로함과 아울러 상기 입출력 수단의 출력동작을 정지시키는 일치검출수단을 설치하고 있다.

제 6의 발명은 제1의 발명에 있어서 어드레스래치수단, 어드레스입력금지수단, 및 액세스 클럭계수수단을 설치하고 있다.

여기서 어드레스 래치수단은 상기 행 어드레스 및 열어드레스를 래치한 후, 상기를 2번째로 상승한후에 하강하였을때의 어드레스를 그 직후의 상기 클럭신호에 의하여 래치하는 기능을 가지고 있다.

어드레스 입력 금지수단은 상기 2번째의의 하강이 1번째의의 하강보다 소정의클럭 신호수 이상 늦었을때에 상기 어드레스 래치수단의 동작을 금지하는 것이다.

또, 액세스 클럭계수 수단은 상기 어드레스 래치수단에 의하여 래치된 상기 어드레스 입력을 액세스 비트수 또는 액세스 블록수로 하고 그 액세스 비트수 또는 액세스 블록수까지의 해당 액세스 수 또는 액세스 블록수를 계수하여 그 계수결과에 의거하여 상기 어드레스발생수단의 동작을 디스에이블로함과 아울러 상기 입출력수단의 출력동작을 정지시키는 기능을 가지고 있다.

제7의 발명은 제4의 발명에 있어서 상기 액세스 클럭계수수단의 계수결과에 의거하여 액세스 완료상태를 외부에 출력하는 프래그 등의 액세스 완료상태 출력수단을 설치하고 있다.

제8의 발명은 제7의 발명에 있어서, 상기 액세스 완료상태출력수단의 출력타이밍을 소정의 클럭신호수 만큼 시프트하는 시프트수단을 설치하고 있다.

[작용]

제1의 발명으로부터 제8의 발명에 의하면 이상과 같이 동기식 버스트 액세스 메모리를 구성하였으므로, 다음과 같이 동작한다.

제1의 발명에 있어서 외부입력의 콘트롤 신호, 행 어드레스 및 열어드레스가 래치수단으로 래치되고, 그 래치수단으로 래치된 열어드레스를 초기값으로서 어드레스 발생수단이 프리세트된다.

그러면, 어드레스 발생수단에서는 클럭신호에 동기하여 인크리먼트 또는 디클리멘트하여 어드레스군을 생성하고, 그것을 열어드레스 디코더에 준다.

열 어드레스 디코더에서는 입력된 어드레스군을 디코드하고, 데이터전송수단에 보낸다.

데이터전송수단에서는 열어드레스 디코더의 출력에 의거하여 메모리셀어레이로부터의 판독데이터를 시리얼 데이터의 형으로 입출력수단에 보내고 혹은 그 입출력수단으로부터 입력된 시리얼데이터를 패러렐데이터로 변환하여 메모리셀 어레이에 입력한다.

제2의 발명에 있어서 분주수단은 외부입력클럭을 분주하여 그 분주한 클럭신호에 의하여 래치수단, 어드레스발생수단 및 입출력수단을 동작시킨다.

제3의 발명에 있어서 클럭콘트롤수단은 클럭신호를로 게이팅하여 그 게이팅결과에 의하여 어드레스발생수단 및 입출력 수단을 동작시킨다.

제4의 발명에 있어서 제1의 발명의 래치수단에 부가한 래치기능은를 2번째 상승한후에 하강한때의 어드레스 입력을 그 직후의 클럭신호로 래치하고, 그 래치결과를 액세스 클럭 계수수단에 보낸다.

그러면, 액세스 클럭계수수단에서는 액세스 종료시를 검출하여 액세스 발생수단 및 입출력수단의 동작을 정지시킨다.

제5의 발명에 있어서, 제1 발명의 래치수단에 부가한 래치기능은를 2번째로 상승한후에 하강하였을때의 어드레스입력을 그 직후의 클럭신호에 의하여 래치하고, 그 래치 결과를 기억수단에 보낸다.

그러면, 일치검출수단은 기억수단의 출력과 계수수단의 출력을 비교하고, 액세스의 종료시를 검출하고, 어드레스 발생수단 및 입출력수단의 동작을 정지시킨다.

제6의 발명에 있어서, 어드레스 입력금지수단은 2번째의의 상승이 1번째의의 하강보다 소정의 클럭신호수 이상 늦었을때에, 어드레스 래치수단의 래치동작을 금지시킨다.

그러면, 어드레스 래치수단의 출력이 액세스 클럭계수수단에 주어지지않고 그것에 의하여 어드레스 발생수단 및 입출력 수단의 동작이 정지한다.

제7의 발명에 있어서 액세스 완료상태 출력수단은 액세스클럭계수수단의 출력에 의거하여 액세스 완료상태를 외부에 출력한다.

제8의 발명에 있어서 시프트 수단은, 액세스 완료상태 출력수단의 출력타이밍을 소정의 클럭신호수 만큼 시프트하고, 프로세서 시스템등에 있어서의 규정에 맞춘 메모리동작의 실행을 가능하게 한다.

따라서, 상기 과제를 해결할 수 있는 것이다.

[실시예]

제 1도는 본 발명의 제1의 실시예를 표시하는 동기식 버스트액세스 메모리의 구성도이다.

이 동기식 버스트 액세스 메모리는,,,등의 외부입력 콘트롤 신호를 래치하는 입력래치회로(30)와, 어드레스(ADD)를 입력하는 어드레스버퍼(31)로 구성되는 래치수단을 가지고 있다.

입력래치회로(30)의 출력측에는 메모리콘트롤 신호발생회로(32)가 접속되고, 그 출력측에는 메모리콘트를용의 신호선(33)을 사이에 두고 어드레스버퍼(31)와, 어드레스발생수단인 예를들면 프리세트 어드레스 카운터(35)와 입출력콘트롤 회로(36)가 접속되고, 다시금 그 어드레스버퍼(31)의 출력측이 열어드레스 버스(34)를 사이에두고 프리세트어드레스 카운터(35)에 접속되어 있다.

이것들의 입력래치회로(30), 어드레스버퍼(31), 프리세트 어드레스 카운터(35) 및 입출력콘트롤회로(36)는 메모리동기 콘트롤용의 클럭신호이다.

에를 들면 외부입력의 시스템클럭(이하, CLK라고한다)에 동기하여 동작하도록 되어 있다.

어드레스버퍼(31)는 행어드레스로스(40)를 사이에 두고 행어드레스 디코더(41)에 접속되고, 그 행 어드레스디코더(41)의 출력측이 워드라인드라이버(42), 및 복수의 워드라인(WL)을 사이에두고 복수의 다이나믹 메모리 셀로 이루어지는 메모리셀 어레이(43)에 접속되어 있다.

워드라인드라이버(42)는 행어드레스 디코더(41)로 선택된 1워드 라인(WLi)을 상승시키는 기능을 가지고 있다.

어드레스버퍼(31)에 열어드레스버스(34)를 사이에두고 접속된 세트 어드레스 카운터(35)는 CLK에 동기하여 카운트업(카운트다운이어도좋다)하여 복수의 어드레스(A₀∼A_m)로 이루어지는 열어드레스군(A)을 생성하는 회로이고, 그 출력측에는 열어드레스 디코더를 사이에두고 데이터 전송수단(51)이 접속되어 있다.

데이터 전송수단(51)은 트랜스퍼게이트 및 데이터 레지스터등으로 구성되는 것이므로 해당 데이터 전송수단(51)에는 복수의 비트라인을 사이에 두고 메모리셀어레이(43)에 접속됨과 아울러, 데이터버스(52)를 사이에두고 입출력회로(53)에 접속되어 있다.

입출력콘트롤회로(36)의 출력측은 입출력콘트롤용의 신호선(56)을 사이에두고 입출력회로(53)의 입력측에 접속되어 있다.

이 입출력회로(53)는CLK에 동기하여 작동하고 신호선(56)에 의하여 입출력 상태가 제어되는 입출력수단으로서의 기능을 가지고, 그것에는 입 출력단자(I/O)가 접속되어있다.

제3도(a),(b)는 제 1도의 타이밍도이고, 동도(同圖(a)는 리드사이클(판독내는 사이클) 및 동도(b)는 라이트사이클(기록사이클)이고, 이것들의 도면을 참조하면서 제1도의 동작을 설명한다.

우선, 제3도(a)의 리드사이클에 관하여 설명한다.

외부입력콘트롤신호(,,,)는 CLK의 상승때에 입력래치회로(32)에서 래치됨과 아울러, 어드레스(ADD)가 어드레스버퍼(31)에 의하여 래치된다.

또한, 기능적으로 문제가 없으면, 제 1도의 각회로는 CLK로 래치되기 이전에 필요한 동작까지, 미리 회로동작을 하고 있어도 좋다.

가 하강한 직후의 시각(t₀)에 있어서, 어드레스 입력값(X₀)이 어드레스버퍼(31)로 입력하고, 그 어드레스버퍼(31)에서 발생한 행어드레스가 행어드레스버스(40)를 사이에두고 행어드레스 데이터(41)로 입력된다.

행어드레스 디코더(41)는 행어드레스를 디코드하여 복수의 워드라인(WL)중의 1워드라인(WL_i)을 선택하고, 그 선택된 워드라인(WL_i)이 워드라인 드라이버(40)에 의하여 구동되어 H레벨로 상승한다.

가 L레벨로 된 직후의 CLK의 상승시각(t₁)에 있어서 어드레스 입력값(Y_O)이 어드레스버퍼(31)에 집어넣어지고, 열어드레스 버스(34)를 사이에두고 시리얼액세스의 선두열 어드레스가 프리세트어드레스카운터(35)에 출력된다.

그러면, 프리세트어드레스카운터(35)는 입력된 열어드레스(Y₀)가 시리얼액세스의 초기값으로서 프리세트된다.

이때, 동시에 프리세트어드레스카운터(35)는 열어드레스(Y₀)를 열어드레스 디코더(50)에 전송한다.

열어드레스디코더(50)에서는 열어드레스(Y₀)를 디코드하고, 행어드레스디코더(41)에 의하여 선택된 한 개의 워드라인(WL_i)상의 메모리데이터중에서 해당 열어드레스(Y₀)에 대응하는 데이터를 선택하고, 데이터 전송수단(51)을 사이에두고 데이터버스(52)에 보낸다.

데이터버스(52)상에 메모리데이터는 입 출력회로(53)에 전송되고 판독데이터(D₁)로서 입력단자(I/O)로부터 판독된다.

다음의 CLK의 상승시각(t₂)에, 혹은 시각(t2)까지, 프리세트어드레스카운터(35)의 출력이 1비트 인클리먼트하고, 이 프리세트 어드레스 카운터(35)의 변화한 열어드레스군(A)에 의하여 시각(t₂)에 있어서, 시각(t₁)일때와, 마찬가지로 선택된 워드라인(WL_i)상의 메모리데이터가 선택되고, 데이터버스(52)를 사이에두고 입출력회로(53)에 전송된다.

그리고 판독데이터(D2)가 입출력단자(I/O)에서 판독된다.

아래, 순차 시각(t₂,t₃,...t_n)의 CLK의 상승에 대응하여 선택된 1워드라인(WL_i)상의 메모리데이터가 판독데이터(D₂,D₃,...D_n-1)의 형으로 입출력단자(I/O)로부터 시리얼로 출력되어 간다.

그후,의 상승직후의 CLK의 상승시각(tn+1)에 있어서, 입출력콘트롤회로(36)는상승상태를 검출하고, 신호선(56)를 사이에 두고 입출력회로(53)를 디스에이블시켜, 입출력단자(I/O)를 하이임피던스로 한다.

이것에 의하여 시각(t_n+1)이후의 사이클에 있어서는 CLK를 입력하여도 입출력단자(I/O)는 하이임피던스로 유지된다.

제3도(b)의 라이트사이클에 있어서는 상기 제3 도(a)의 리드사이클과 마찬가지의 동작으로 CLK에 동기하여 기록하는 데이터(D₁∼D_n+1)가 입출력단자(I/O)에 시리얼라이트된다.

이상과 같이 제1의 실시예에서는 외부입력의 CLK에 동기하여 동작시키고, 프리세트 어드레스 커운터(35)에 의하여의 하강직후의 CLK에 의하여 받아들여지는 열어드레스(Y0)를 초기값으로서 프리세트하고 그후 CLK에 동기하여 발생하는 열어드레스에 의하여 선택된 위드라인(WLi)상의 메모리데이터를 CLK에 동기하여 시리얼액세스 할 수 있도록 하였으므로 다음과 같은 잇점이 있다.

(1a) 클럭동기식 때문에 입력타이밍 스큐에 여유를 가질수 있다.

그 때문에,등의 외부입력 콘트롤 신호의 외부 시스템상의 드라이버가 작아도되고, 그것에 의하여 노이즈발생을 작게할 수가 있다.

(1b) CLK에 의한 고속 시리얼액세스가 가능하게 된다.

(1c) VRAM과 마찬가지의 RAM동작과 SAM동작의 2포트분의 기능이 종래의 VRAM보다 칩사이즈가 작고 또한 범용의 DRAM같은 코스트로 실현할 수 있다.

(1d) VRAM과 같이 RAM과 SAM의 동시동작이 가능하지 않는것의 VRAM과 같이 복잡한 콘트롤이 불필요하게되고, 2포트분의 기능이 범용 DRAM과 거의 마찬가지의 콘트롤로 실현할 수 있다.

예를 들면 퍼스널 컴퓨터등의 화상처리에서는 VRAM을 탑재하고 있어도 RAM과 SAM의 동시동작에서는 사용되고 있지않고 본 실시예의 동기식버스트액세스메모리를 사용하면 큰 잇점이 얻어진다.

제4도는 본 발명의 제2의 실시예를 표시하는 동기식 버스트 액세스 메모리의 구성블럭도이고, 제1도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 동기식 버스트액세스 메모리에서는 제1도의 메모리에 분주수단인 분주기(60)를 설치한 점이 다르다.

이 분주기(60)는 외부입력클럭(φa)를 1/n(단, n=2,3///)분주하여 메모리 동기용의 콘트롤클럭(이하, CLKa라고 한다)을 생성하고, 그 CLKa를 입력래치회로(30), 어드레스버퍼(31), 프리세트어드레스 카운트(35) 및 입출력 콘트롤 회로(36)로 주는 회로이다.

분주기(60)는 외부신호등으로 분주수(n)을 설정하는 가변뷴주기로 구성한다든지 혹은 레이저빔, 본딩펍션, 메탈옵션등으로 분주수(n)을 설정한 고정분주기로 구성하여도 좋다.

분주기(n)를 예를들면 2로 하였을때의 제4도의 타이밍도를 제5도(a),(b)에 표시한다.

제5도(a)는 리드 사이클시의 타이밍도, 및 제5도(b)는 라이트 사이클시의 타이밍도이다.

외부입력클럭(φa)이 분주기(60)에 입력되면, 그 외부입력클럭(φa)이 1/2 분주되어 CLKa가 생성되고, 그 CLKa가 입력래치회로(30), 어드레스버퍼(31), 프리세트 어드레스카운터(35) 및 입출력콘트롤회로(36)로 공급되고 제3도(a),(b)와 마찬가지의 리드사이클동작 및 라이트사이클동작을 실행한다.

그 때문에 다음과 같은 잇점을 가지고 있다.

(2a) 상기 제1의 실시예의 잇점(1a)∼(1d)와 동일한 이점을 가진다.

(2b) 예를들면 중앙처리장치(이하, CPU라고 한다)등이 복수 시스템, 외부입력클럭(φa)으로 1 스테이트의 명령으로 동작하고 있는 경우 분주기(60)의 분주수(n)를 임의로 설정하는 것에 의하여, 개개의 CPU등에 맞춘 메모리로 변경할 수가 있다.

제6도는 본 발명의 제3의 실시예를 표시하는 동기식 버스트 액세스 메모리의 구성블럭도이고, 제 1도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 동기식 버스트 액세스 메모리가 제1도의 메모리와 다른 점은 프리세트 어드레스 카운터(35), 입출력 콘트롤 회로(36) 및 입출력 회로(53)로 주는 CLK에 대신하여 클럭콘트롤 수단인 클럭 콘트롤 회로(61)에 의하여 그 CLK를에 의하여 게팅하여 생성한 콘트롤 클럭(이하, CLKb라고 한다)를 사용하고, 프리세트 어드레스 카운터(35)를 인클리멘트(또한, 디클리멘트 이어도 좋다)함과 아울러, 입출력 콘트롤 회로(36) 및 입출력회로(53)의 입출력동작을 행하게 하도록 한 점이다.

클럭 콘트롤 회로(61)는 예를들면 앤드게이트(이하, AND게이트라고 한다)(61a)로 구성되어 있다.

이 클럭콘트롤회로(61)에 있어서,가 H레벨로 되면, 그 AND게이트(61a)로부터 출력되는 CLKb가 디스에이블로 되기 때문에 프리세트 어드레스카운터(35)의 출력이 변화되지 않고, 다시금 입출력회로(53)가 디스에이블로 되고, 입출력단자(I/O)가 하이임피던스상태로 된다.

제7도(a),(b)는 제6도의 타이밍도이고, 동도(a)는 리드사이클 및 동도(b)는 라이트사이클이고, 이 도면을 참조하면서 제6도의 동작을 설명한다.

제7도(a)의 사이클에 있어서 시각(t₀)∼시각(t₃)까지의 기간에는가 L레벨의 때에 클럭콘트롤회로(61)내의 AND게이트(61a)가 온상태로 되어 CLK가 그대로 CLKb로 되기 때문에 제1의 실시예에 있어서의 제3도(a)와 동일한 리드사이클동작을 실행한다.

그런데, 시각(t₃)이후에서는가 H레벨로 되기 때문에 제3도(a)는 다른 리드사이클동작을 다음과 같이 실행한다.

시각(t₃)후에 있어서가 H레벨로 되면, 시각(t₄)이후의 메모리동작은 그가 H레벨의 기간중, 일시중단 한다.

즉,가 H레벨로되면, 클럭 콘트롤회로 (61)로부터 출력되는 CLKb가 디스에이블로 되기 때문에 프리세트 어드레스 카운터(35)의 출력인 열어드레스군(A)이 변화하지 않고, 해당 프리세트 어드레스카운터(35)의 동작을 중단한다.

다시금, CLKb가 디스에이블 때문에 입출력회로도 디스에이블로되고 그것에 접속된 입출력단자(I/O)가 하이임피던스 상태로 된다.

이것들의 상태는의 다음의 하강직후의 CLK의 상승타이밍(t_n-₂)까지 계속된다.

시각(t_n-2)이후는,가 상승하기 이전까지 시리얼 리드하고 있던 것과 마찬가지의 회로동작에 의하여 메모리데이터를 판독한다.

이와같이가 H레벨일 때, 한번 시리얼리드는 홀드하고, 그후가 L레벨로 된 직후에중단하고 있던 어드레스로부터 시리얼액세스가 회복한다.

따라서는 일시 홀드신호로서 사용할 수 있다.

제7도(b)의 라이트사이클에서는 제7도(a)의 리드사이클과 마찬가지의 동작으로 시리얼라이트가 실행된다.

이 제3의 실시예에서는 CLK에 동기하여 메모리를 동작시켜 클럭 콘트롤회로(61)에 의하여 해당 CLK를에 의하여 게팅한 CLK(b)를 사용하여 프리세트어드레스 카운터(35)를 카운트업(혹은 카운트다운)한다.

그리고의 상승직후의 CLK에 의하여 어드레스버퍼 (31)로 취해지는 열어드레스(Y₀)를 초기값으로서 프리세트 어드레스 카운터(35)를 프리세트한다.

그후 CLK(b)에 동기하여 프리세트 어드레스 카운터(35)에서 열어드레스군(A)를 발생시켜서 행 어드레스 데이터(41)에서 선택된 워드라인(WL_i)상의 메모리데이터를 CLK(b)에 동기하여 입출력회로(53)에서부터 시리얼 액세스할 수 있도록 하고 있다.

그 때무넹 다음같은 잇점을 가지고 있다.

(3a)상기 제1의 실시예의 잇점(1a)∼(1d)와 마찬가지의 잇점을 가지고 있다.

(3b) 클럭 콘트롤 회로(61)를 설치하였으므로를 일시홀드신호로서 사용할수 있다.

그 때문에 예를들면 데이터버스를 공유하여 있는 것과같은 CPU등의 프로세서시스템에 있어서 시리얼메모리데이터의 교환을 그 데이터 버스를 사이에두고 프로세서와 메모리에서 행하고 있을 경우 공유데이터버스를 사용하고 있는 프로세서 시스템내의 콘트롤러 등으로부터 시리얼액세스 홀드가를 H레벨로 하는 것을 용이하게 실행할 수 있고, 그후 시리얼액세스를 중단후 계속하는 것이 가능하게 된다.

또한 클럭콘트롤회로(61)는 AND게이트(61a)이외의 회로소자를 사용하여 구성하는 것도 가능하다.

제 8도는 본 발명의 제4의 실시예를 표시하는 동기식 버스트 액세스 메모리의 구성블럭도이고, 제1도중의 요소와 공통요소에는 공통의 부호가 붙혀져 있다.

이 동기식 버스트액세스메모리가 제1도의 메모리와 다른점은 어드레스 버퍼(31A)의 기능을 추가함과 아울러, 그 어드레스 버퍼(31A)의 출력측에 어드레스버스(62)를 사이에두고 액세스클럭 계수수단인 감산카운터등으로 구성되는 액세스클럭 카운터(63)를 접속하고, 그 카운터(63)의 출력기측은 신호선(64)을 사이에 두고 프리세트어드레스 카운터(35) 및 입출력콘트롤회로(36)에 접속한 점이다.

여기서 어드레스버퍼(31A)는 제1도의 어드레스 버퍼(31)와 마찬가지의 기능을 가지는외에 행어드레스 및 열어드레스를 취한 후,를 재차 상승한후에 하강하였을때의 어드레스 입력을 그 직후의 CLK에 의하여 취해질 기능을 가지고 있다.

액세스 클럭카운터(63)는 어드레스버퍼(31A)에 의하여 2번째의상승사이클로 받아들인 어드레스를 액세스 비트수 혹은 액세스 블록수로 하고, 그 액세스 비트수 혹은 액세스 블록수까지의 액세스수(CLK의 클럭수)를 계수하고, 설정 액세스 비트수 혹은 설정액세스 블록수의 액세스 완료시에 CLK가 입력하여도 시리얼액세스를 정지하기위한 콘트롤 신호를 발생하는 기능을 가지고 있다.

이 콘트롤신호에 의하여 입출력단자(I/O)는 리드완료시, 자동적으로 하이임피던스 상태로 되도록 구성되어 있다.

제 9도(a),(b)는 제8도의 설명도이고, 동도(a)는 메모리셀 어레이의 모식도, 및 동도(b)는 타이밍도이고, 이도면을 참조하면서 제8도의 동작을 설명한다.

또한, 제9도(a)에서는 열어드레스가 줄어든 메모리어드레스 4개로 1클럭이 되도록 메모리셀 어레이가 표시되어 있다.

이 메모리셀 어레이에서 액세스 비트수가 액세스 블록수와 똑같다.

우선,가 하강한 직후의 시각(t₁)에 있어서 어드레스 입력값(X₁1)이 어드레스 버퍼(31A)로 입력하고, 그것에 의하여 행어드레스 디코더(41)에서 선택된 워드라인(WL_i)이 워드라인드라이버(42)로 구성된다.

가 L레벨로 된 직후 CLK 의 상승시각(t₂)에 있어서의 어드레스 입력값(Y₁)이 어드레스버퍼(31A)에 집어넣어 진다.

이때, 프리세트 어드레스 카운터(35)로 시리얼액세스의 선두열 어드레스가 출력된다.

그러면, 열어드레스버스(34)를 사이에두고 프리세트 어드레스카운터(35)로 시리얼 액세스의 선두열 어드레스가 출력된다.

이때, 프리세트 어드레스 카운터(35)로 입력한 열어드레스(Y_L)가 시리얼 액세스의 열어드레스의 초기값으로서 프리세트된다.

제9도(a)에서는 열어드레스(Y₁)로 지정된 어드레스에 4개의 메모리셀로 이루어지는 1블럭을 선택하는 경우가 표시되어있다.

이때 동시에 프리세트어드레스 카운터(35)는 열어드레스(Y₁)를 열어드레스군(A)의 형으로 열 어드레스 디코더(50)로 전송한다.

열어드레스디코더(50)에서는 행어드레스 디코더(41)에 의하여 선택된 1개의 워드라인(WL_i)상의 메모리데이터중에서 행어드레스(Y₁)에 대응하는 블록중의 4개의 메모리 데이터중 최초의 1비트째의 정보를 선택하고 데이터 전송수단(51)을 사이에두고 데이터버스(52)에 보낸다.

이 선택된 메모리데이터는 데이터버스(52)를 사이에두고 입출력회로(53)로 전송되고, CLK에 동기하여 입출력단자(I/O)에서 판독된다.

그후, 워드라인 (WL_i)상의 메모리데이터는 마찬가지로 프리세트 어드레스카운터(35)에 의하여 CLK에 의하여 카운트업된 CL에드레스에 대응하여, 순차 시리얼로 판독된다.

열어드레스를 받아들인 시각(t₂)후는 첫 번 상승하고, 액세스가 1비트 단위로 실행되는 때에는 액세스 비트수이지만, 본 실시예에서는 액세스가 블록단위로 행하여지므로, 그 액세스블럭수를 집어넣기 위하여 재차 하강한다.

하강직후에 CLK의 상승시각(t₃)에 있어서 어드레스 입력값이 액세스 블록수로 된다.

제9도에서는 3블럭=4×3=12비트 이므로 액세스블럭수(N)=3으로 된다.

그리고, 그 액세스 블록수(N)=3이 어드레스버스(62)를 사이에두고 액세스 클러카운터(63)에 전송된다.

액세스 클럭카운터(63)는 CLK에 의하여 액세스 클럭수를 세고, 지정블럭수까지 액세스가 완료되면 그 액세스 완료를 신호선(64)을 사이에두고 입출력콘트롤 회로(36)에 전하고, 다시금 프리세트 어드레스 카운터(35)를 디스에이블로 한다.

어드레스 비트가 판독된후 입출력단자(I/O)는 하이임피던스(HZ)로 된다.

이것에 의하여 예를들면 프로세서 시스템 메모리를 공통버스상에 접속하고 있는 경우, 액세스 종료후 바로 그 공통버스를 다른 콘트롤부에 넘겨줄수가 있다.

이상과 같은 회로동작에 의하여 제9도에 표시하는것과 같이 시각(t₃)에 의하여 집어넣어 액세스 블록수(N)=3에 상당하는 시리얼출력이 CLK에 동기하여 12비트의 입출력단자(I/O)에서 3블럭분(=12비트)만큼 판독된다.

시리얼라이트는 이상과 마찬가지의 회로동작으로 실행된다.

이 제 4의 실시예에서는 CLK에 동기하여 메모리를 동작시켜 어드레스버퍼(31A)에 의하여 열어드레스를 집어넣은후의 2회째의의 하강직후의 어드레스입력을 액세스하려고하는 비트수로서 혹은 블록단위의 액세스를 하는 메모리에서는 액세스블럭수로서 집어넣는다.

그러면, 액세스 클럭카운터(63)에서는 상기 액세스수분(數分)의 액세스가 완료하였다면 메모리동작을 정지시킨다.

그 때문에 다음과 같은 이점을 가지고 있다.

(4a) 제1의 실시예의 이점(1a)∼(1d)까지의 이점을 가지고 있다.

(4b) 예를들면 프로세서 시스템에 본 실시예의 메모리를 적용한 경우, 필요한 비트수분 만큼의 메모리를 액세스할 수 있다.

(4c) 리드액세스 완료후, 입출력단자(I/O)가, 다른 입력콘트롤 신호에 관계없이 하이임피던스(HZ)로 되기 때문에 공통데이터 버스를 사용하고 있는것과 같은 프로세서 시스템서는 공통버스를 다른 콘트롤 로에 용이하게 넘겨준다.

(4d) 특히 라이트사이클에 있어서는 기록비트수를 설정하여 놓고 지정비트이상은 마스크가 관계하게 된다.

그 때문에 VRAM에서 말하는 블록라이트가 자유롭게 기록비트수를 대신하여 용이하게 행할수 있고 칠을 거나 도형의 테두리를 치는등 화상처리가 매우 편리하게 된다.

제10도는 본 발명의 제5도의 실시예를 표시하는 동기식 버스트 액세스 메모리의 구성블럭도이고, 제8도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다

이 동기식 버스트액세스 메모가 제8도의 메모리와 다른 점은 제8도의 액세스 클럭카운터(63)에 대신하여 기억수단인 기억회로(65)와, 계수수단인 카운터(66)와 일치검출수단인 일검출회로(67)을 설치한 점이다.

기억회로(65)는 어드레스 버퍼(31A)로부터 어드레스 버스(62)를 사이에 두고 보내져 오는 액세스 비트수 혹은 액세스 블록수를 다음의 입력이 있기 까지 디폴트 값으로서 기억하여두는 회로이다.

카운터(66)는 CLK의 클럭수를 계수하는 회로이다.

다시금 일치검출회로(67)는 기억회로(65)의 출력과 카운터(66)의 출력의일치상태를 검출하고, 그 검출결과를 신호선(64)를 사이에두고 프리세트 드레스 카운터(35) 및 입출력콘트롤회로(36)에 전송하는 회로이다.

이것들의 회로에 의하여 어드레스버퍼1A)에 의하여 2번째의하강사이클에 집어넣은 어드레스를 액세스 비트수 혹은 액세스블럭수로서 그 액세스 비트수 혹은 액세스블럭 까지 액세스수(CLK의 클럭수)를 카운터(66)로 계수한다.

그리고, 일치검출회로(67)에 의하여 설정액세스 비트수 혹은 설정 액세스 블록수의 액세스의 완료를 검출하고 그 검출결과에 의거하여 CLK가 입력해도 시리얼액세스를 위한 프리세트어드레스 카운터(35)의 동작을 정지시킴과 아울러 입출력단자(I/O)를 하이임피던스로하는 기능을 가지고 있다.

제11도(a),(b)는 제10도의 설명도이고, 동도(a)는 메모리셀 어레이의 모식도, 및 동도(b)는 타이밍도이다.

이 도면에서는 열어드레스가 점점 줄어진 메모리 어드레스 4개로 1블럭이 된 것과 같은 메모리셀 어레이를 표시한다.

그 때문에 액세스 비트수는 액세스 블록수와 똑같다.

이 제5의 실시예의 동기식 버스트 액세스 메모리에서는 제8도의 액세스 클럭운터(63)에 대응하여 기억회로(65),카운터(66) 및 일치검출회로(67)가 설치되어 고 기타의 회로동작은 제8도의 메모리와 거의 마찬가지로 실행된다.

즉, 제 11도(b)의 시리얼리드 동작에 있어서의 사이클(1)에 있어서 시각(t₁,t₂)에서는 제9도(b)의t₁,t₂와 동일한 동작을 행한다.

2번째의하강 직후의 CLK의 상승시각(t₃)에 있어서의 어드레스버퍼(31A)의 어드레스 입력값이 액세스 블록수로 된다.

제 11도(a)의 예에서는 3블럭=4×3=12비트이므로 액세스 블록수(N)=3으로 된다.

이 액세스 블록수(N)는 어드레스버퍼(31A)로부터 출력되고, 어드레스버스(62)를 사이에두고 기억회로(65)에 전송된다.

이때 카운터(66)에서는 CLK의 클럭수의 카운터동작을 개시한다.

일치 검출회로(67)에서는 기억회로(65)의 출력과 카운터(66)의 출력을 비교하고, 양 출력이 일치하는 즉 지정블럭수까지 액세스가 완료되면 그 액세스 완료를 신호선(64)를 사이에두고 입출력 콘트롤 회로(36)에 전송함과 아울러, 프리세트 어드레스 카운터(35)를 디스에이블로 한다.

그러면, 전 어드레스 비트가 판독된후 입출력단자(I/O)는 하이임피던스 상태로 되고 예를들면 프로세서 시스템이 메모리를 공통버스상에 접속하고 있는 경우 액세스 종료후에 바로 그 공통버스를 다른 콘트롤부로 넘겨주는 것이 가능하게 된다.

이상과 같은 회로동작에 의하여 제11도(b)에 표시하는 것과 같이 시각(t₃)에 의하여 받아들여진 액세스 블록수(N)=3에 상당하는 시리얼출력이 CLK에 동기하여 12비트의 입출력단자(I/O)에서 3블럭분(=12비트)이 판독된다.

제11도(b)에 있어서의사이클(2)에서는 어드레스버퍼(31A)에서의 집어넣은 어드레스가(₁,Y₁)으로부터 (X₂,Y₂)로 변화한 경우의 액세스 동작이 표시되어 있다.

시각(t₄,t₅)에 있어서의 회로동작은 시각(t₁,t₂)의 그것과 동일하다.

이 사이클(2)에 있어서 열어드레스(Y₁)가 어드레스버퍼(31A)에 집어넣어 진후, 시각(t₆)에서는가 상승하고 있지 않다.

그 때문에 사이클(1)에 있어서의 시각(t₃)에서 액세스 블록수를 집어넣은 것과 다른 회로동작으로 된다.

즉, 사이클(1)에 있어서 기억회로(65)에 기억된 액세스블럭수는 그대로 유지되어 있기 때문에 사이클(2)에 있어서 개설정되어 있지 않는한, 그 값이 지정액세스 블록수로서 유효하게 된다.

따라서 이 사이클(2)의 시각(t₆)에 있어서의 액세스 블록수는 N=3의 그대로이고, 사이클(1)가 같고, 시리얼출력은 CLK에 동기하여 12비트의 입출력단자(I/O)에서 3비트분(=12비트)만큼 판독된다.

시리얼라이트에 관해서도 이상 설명한것과 거의 마찬가지의 회로동작으로 실행된다.

이 제 5도의 실시예에서는 CLK에 동기하여 메모리를 동기 동작시켜서 어드레스버퍼(31A)에 의하여 열어드레스를 받아들인후의 2회째의의 하강직후의 어드레스 입력을 액세스하려고 하는 비트수로서 혹은 블록단위의 액세스를 하는 메모리에서는 액세스블럭수로서 집어넣는다.

그리고 액세스 비트수 혹은 액세스 블록수를 유지하는 기억회로(65)와 액세스수를 카운트하는 카운터(66)와 그것들의 일치상태를 검출하는 일치검출회로(67)에 의하여, 액세스 수분의 액세스를 완료하면 데모리동작을 정지하도록하고 있기 때문에 다음과 같은 이점이 있다.

(5a) 상기 제1의 실시예의 이점(1a)∼(1d)과 동일한 이점이 얻어진다.

(5b) 예를들면 프로세서 시스템에 본 실시예의 메모리를 적용한 경우, 필요한 비트수분만큼의 메모리를 액세스 비트혹은 액세스블럭수의 설정이 되지않는 경우에는 최후로 설정한 사이클에 있어서의 설정수가 유효한 액세스 비트 혹은 액세스 블록수로 되는 버스트 액세스가 가능하게 된다.

그 때문에 어떤 결정된 수의 메모리를 몇회라도 액세스하는 경우, 그때미다 액세스의 설정수를 입력할 필요가 없고, 사용하는 편리함이 향상한다.

(5c) 액세스완료후, 입출력단자(I/O)는 다른입력콘트롤신호에 관계없이 하이임피던스상태로 되기 때문에, 예를들면 공통데이터 버스를 사용하고 있는것과 같은 프로세서 시스템에서는 그 공통버스를 다른쪽에 용이하게 넘겨주는 것이 가능하게 된다.

또한 최종 액세스비트가 액세스된후, 예를들면 프래그등을 출력하도록하면, 보다 편리한 사용방법이 가능하게 된다.

(5d)제4의 실시예의 이점(4d)과 마찬가지의 이점이 얻어진다.

제12도는 본 발명의 제6의 실시예를 표시하는 동기식 버스트액세스 메모리의 구성블럭도이고, 제8 도중의 요소와 공통의 요소에는 공통의 부호가 붙혀져 있다.

이 동기식 버스트 액세스 메모리가 제8도의 메모리와 다른점은 제8도의 어드레스버퍼(31A)를 2개의 어드레스버퍼(31-1과 31-2)로 분할하고, 그 한쪽의 어드레스버퍼(31-2)의 어드레스입력을 금지하는 어드레스입력금지회로(70)를 설치한 점이다.

즉 어드레스버퍼(31-1)는 제1도의 어드레스버퍼(31)와 마찬가지로 입력래치회로(32)와 아울러, 외부입력의 콘트롤신호,,,와 행어드레스 및 열어드레스 CLK에 의하여 래치하는 래치수단을 구성하고 있다.

어드레스버퍼(31-2)는 행어드레스 및 열어드레스를 래치한후를 2번째로 상승한후에 하강한때의 어드레스 입력을 그 직후의 CLK에 의하여 래치하는 어드레스 래치수단으로서의 기능을 가지고 있다.

또, 어드레스 입력금지회로(70)는 2회째의하강이 1회째의하강보다 소정클럭수 이상 늦은때에 그 2회째의하강때의 어드레스버퍼(31-2)의 어드레스 취하는 것을 금지하는 금지수단으로서의 기능을 가지고 있고 예를들면 복수 비트의 카운터등으로 구성되어 있다.

이 어드레스 입력금지회로(70)는 그 입력측이 CLK에 접속됨과 아울러 신호선(33)을 사이에두고 메모리콘트롤 신호발생회로(32)로 접속되고 다시금 해당 어드레스 입력금지회로(70)의 출력측이 어드레스버퍼(31-2) 및 콘트롤신호발생회로(32)에 접속되어있다.

제13도(a),(b)는 제12도의 설명도이고, 동도(a)는 메모리 셀 어레이의 모식도, 및 동도(b)는 타이밍도이고, 이것들의 도면을 참조하여 제12도의 동작을 설명한다.

제13도(b)에 표시하는 것과 같이 시각(t₁∼t₃)까지의 가간에 있어서의 시리얼리드동작은 제9도(b)와 거의 마찬가지로 실행된다.

우선,가 하강한 직후의 시각(t₁)에 있어서 어드레스입력값(X₁)이 어드레스버프(31-1)에 집어넣어지고 그것에 의하여 행 어드레스 디코더(41)로 선택된 워드라인(WL_i)이 워드라인드라이버(42로 구동된다.

가 L레벨로 된 직후의 CLK의 상승시각(t₂)에 있어서의 어드레스 입력값(Y₁)은 어드레스버퍼(31-1)에 집어넣어지고 열어드레스버스(34)를 사이에두고 프리세트어드레스 카운터(35)에 시리얼액세스의 선두열 어드레스가 출력된다.

이때, 프리세트어드레스 카운터(35)에 입력한 열 어드레스(Y₁)가 시리얼액세스에 있어서의 열어드레스의 초기값으로서 프리세트된다.

제13도에서는 열어드레스(Y₁)로 지정되는 어드레스에 4개의 메모리로 이루어지는 블록을 선택하는 경우가 표시되어 있다.

프리세트어드레스 카운터(35)가 프리세트되면, 해당 프리세트어드레스카운터(35)는 열어드레스(Y₁)를 열머드레스 디코더(50)에 전송된다.

열어드레서 디코더(50)에서는 선택된 1개의 워드라인(WLi)상의 메모리데이터중에서 열어드레스(Y₁)에 대응하는 블록중의 4개의 메모리데이터내의 최초의 1비트째의 데이터를 선택하고, 데이터전송수단(51)를 사이에두고 입출력회로(53) 및 입출력단자(I/O)로부터 판독데이터로서 출력시킨다.

그후, 워드라인(WL_i)상의 메모리데이터는 마찬가지로 CLK에 의하여 카운트아웃된 프리세트어드레스 카운터(35)에서 생성되는 시리얼 어드레스에 대응하고, 순차 시리얼로 판독된다.

열 어드레스를 집어넣은후에는 1번 상승하고, 액세스가 1비트 단위로 행하여질 때에는 액세스 비트수를 받아들이기 위하여 재차 하강한다.

본 실시예에서는 액세스 블록단위로 행하여지므로 액세스 블록수를 받아들이기위하여 CAS가 재차하강한다.

2번째의하강직후의 CLK의 상승시각(t₃)에 있어서의 어드레스버퍼(31-2)의 어드레스입력이 액세스블럭수로 된다.

제 13도의 예에서는 2블럭=4×2=8비트이므로 액세스 블록수(N)=3으로 된다.

이 액세스블럭수(N)는 어드레스버스(62)를 사이에두고 액세스 클럭카운터(63)에로 전송된다.

액세스클럭카운터(63)는 CLK에 의하여 액세스클럭수(N)를 세고, 지정블럭수까지 액세스가 완료하면 그 완료상태를 신호선(64)를 사이에두고 입출력콘트롤회로(36)에 전송하고, 다시금 프리세트 어드레스가 카운터(35)를 디스에이블로 한다.

그리고 전 어드레스비트가 읽어내어진 후 입출력단자(I/O)는 하이임피던스(HZ)상태로되고 예를들면 프로세서 시스템이 메모리를 공통버스상에 접속되여 있는 경우, 액세스종료후에 곧 그 공통버스를 다른 곤트롤부에 넘겨주는 것이 가능하게 된다.

이상과 같은 회로동작에 의하여 제13도에 표시하는것과 같이 시각(t₃)에 의하여 받아들여진 액세스 블록수(N)=3에 상당하는 시리얼출력이 CLK에 동기하여 12비트의 입출력단자(I/O)에서 3블럭분(=12비트)만큼 판독된다.

시리얼라이트는 상기와 마찬가지의 회로동작으로 실행된다.

이 제6도의 실시예가 상기 제4의 실시예와 기본적으로 다른점은 다음과같은 점이다.

즉, 제13도(b)에 있어서의 시각(t₂)에 있어서의의 1회째의 하강 사이클로부터 2CLK사이클 늦은 시각(t₃)에 있어서의 2회째의의 하강사이클에서 액세스 블록수가 집어넣어진후의 CLK사이클에 있어서 어드레스 입력금지회로(70)가 어드레스버퍼(31-2)에의 어드레스 입력을 금지하고 있다.

이 어드레스 입력금지회로(70)는 1회째의하강 클럭에서 초기화되고 CLK를 카운트하는 간단한 카운터로 실현가능하다.

본 실시예에서는 어드레스 입력금지회로(70)는 3비트를 카운트하고 어드레스버퍼(31-2)를 디스에이블로하면 좋다.

이것에 의하여는 그 2회째의 하강이후, 프리세트 어드레스카운터(35)의 일시정지와 아울러, 입출력콘트롤회로(36)를 사이에 두고, 리드시에는 입출력회로(53)에 접속된 입출력단자(I/O)를 하이임피던스(HZ)로 하여 일시출력을 정지상태로하고, 또 라이트 시에는 제13도(b)에 표시하는것과같이 시각(t₄∼t₅)까지의 사이클에 표시하는것같이 입력금지 상태로한다.

메모리콘트롤신호발생회로(32)는의 1회째의 하강후의 해당의 상승때 어드레스 입력금지회로(70)에서 N어드레스 입력가능사이클인 것을 알리는 제어신호(PZ)를 받고 이 기간에 한하여의 상승상태에도 불구하고, 액세스클럭카운터(63) 프리세트어드레스카운터(35) 및 입출력콘트롤회로(36)를 디스에이블하지 않도록 제어한다.

그 때문에 제13도(b)에 표시하는 것같이 시각(t₃)의 사이클에서 액세스동작이 계속되어 진다.

그후, 시각(t₄)의의 상승에서 메모리동작이 일시 중단하고 시각(t₅)의 후에가 L레벨로 되는 것으로 시각(t₃)에서 중단하여 있던 메모리액세스 동작을 재개할수 있다.

이제 6의 실시예에서는 다음과같은 이점을 가지고 있다.

(6a) 상기 제1의 실시예의 이점(1a)∼(1d)과 마찬가지의 이점을 가지고 있다.

(6b) CLK에 동기하여 메모리를 동작시키고, 다시금 열어드레스를 집어넣은후의 2회째의하강직후의 어드레스 입력을의 1회째의 하강에서 N개째의 CLK사이클까지 집어넣은 경우, 액세스하고자하는 액세스 비트수 혹은 블록액세스할때에는 액세스 블록수로서 필요한 메모리 비트수만큼을 액세스할 수가 있다.

(6c) N개의 CLK사이클 이후는 어드레스 입력금지회로(70)에 의하여 어드레스 입력을 무시하도록하고, 동시에 상기 N개의 CLK사이클중은가 상승하여도 시리얼메모리 동작에 전혀 영향을 받지 않도록 하고 있다.

그 때문에 상기 N개의 CLK사이클이후,를 상승하는 것에 의하여 메모리동작을 일시 중단하고, 하강하는 것에 의하여 재개할 수 있다.

따라서 예를들면 프로세서 시스템등에 있어서 데이터버스를 공유하는것과 같은 경우, 메모리액세스 중에 다른 콘트롤부등에서 공통데이터 버스를 강세적(强勢的)으로 사용하고자 할 때 메모리동작을 일시 홀드시키는 것이 가능하고, 시스템설계의 유연성이 보다 향상한다.

제14도는 본 발명의 제7의 실시예를 표시하는 동기식 버스트 액세스 메모리의 구성블럭도이고, 제8도중의 요소와 공통의 요소에는 공통의 부호가 붙혀져 있다.

이 동기속 버스트 액세스 메모리가 제8도의 메모리와 다른 점은 액세스 클럭카운터(63)의 출력측에 접속된 신호선 (64)에 설정된 시리얼액세스가 완료한 것을 외부에 알리기위한 신호혹은 프래그를 출력하는 액세스 완료상태 출력수단, 예를들면 프래그 출력회로(71)를 설치하고, 그 프래그 출력회로(71)로부터 액세스종료프래그(FLAG)를 출력하도록 한 점이다.

제15도(a),(b)는 제14도의 설명도이고, 동도(a)는 메모리셀 어레이의 모식도, 및 동도(b)는 타이밍도이고, 이것들의 도면을 참조하면서 제14도의 동작을 설명한다.

이 동기식 버스트 액세스 메모리에서는 제8도의 메모리와 거의 마찬가지의 시리얼리드 및 시리얼라이트를 실행하지만 다음의 점만이 제9도의 동작과 다르다.

즉 액세스클럭 카운터(63)는 CLK에 의하여 액세스 클럭수를 계산하고 지정 블록수까지 액세스가 완료하면 신호선(64)를 사이에두고 입출력콘트롤 회로(36)에 액세스완료를 전함과 아울러 프리세트어드레스 카운터(35)를 디스에이블로 한다.

이때, 프래그 출력회로(71)에서는 액세스 종료 프래그(FLAG)를 출력하여 외부에 전한다.

그리고 전 어드레스 비트가 판독된후 입력단자(I/O)가 하이임피던스 상태로 되고, 예를들면 프로세서 시스템등이 메모리를 공통버스상에 접속하고 있는 경우, 액세스 종료 피래그(FLAG)를 검출하는 것에 의하여 액세스 종료후, 바로 그 공통버스를 다른 콘트롤부에 넘겨주는 것이 가능하게 된다.

이상과같이 이 제7의 실시예에서는 다음과같은 이점을 가지고 있다.

(7a) 상기 제4의 실시예의 이점(4a)∼(4d)과 마찬가지의 이점을 가지고 있다.

(7b) 액세스완료를 외부에 알리는 신호를 출력하는 액세스 완료상태 출력수단, 예를들면 프래그 출력회로(71)를 설치하였으므로 프로세서 시스템등에 있어서 본 실시예를 적용하면, 액세스 비트의 카운트를 프로세서측이 하는 일없이 메모리콘트롤 유니트에 메모리액세스를 맡긴대로 그프로세서가 다른 작업을 실행하는 것이 가능하게 된다.

그리고 메모리액세스 종료시에는 액세스 종료프래그(FLAG)가 출력되기 때문에 이 프래그(FLAG)에 의거하여 메모리액세스 동작으로 돌아가면 된다.

제16도는 본 발명의 제8의 실시예를 표시하는 동기식 버스트 액세스 메모리의 구성블럭도이고, 제14도중의 요소와 공통의 요소에는 공통의 부호가 붙혀져 있다.

이동기식 버스트 액세스 메모리가 제14도의 메모리와 다른점은 액세스 종료 프래그 (FLAG)가 나오는 타이밍을 외부입력신호(SFT)에 의하여 복수 CLK사이클 시프트시키는 시프트수단, 예를들면 프래그 시프트회로(72)를 설치한 것이다.

이 프래그 시프트회로(72)는 외부입력신호(SFT) 및 액세스 클럭카운터(63)의 출력신호(Pend)를 입력하고 출력신호(Pfsft)를 프래그 출력회로(71)에 주도록 접속되어 있다.

제17도는 제16도에 있어서의 프래그 시프트회로(72) 및 프래그 출력회로(71)의 구성도이다.

이 프래그 시프트회로(72)는 CLK에 의하여 동작하여 액세스클럭카운터(63)의 출력신호(Pend)를 N클럭지연시키는 N클럭지연회로(80)와, 출력신호(Pend)가 입력되는 트라이 스테이트버퍼(81)와, N클럭 지연회로(80)의 출력신호가 입력되는 트라이 스테이트 버퍼(83)와 외부입력신호(SFT)를 반전하는 인버터(82)와 트라이스테이트버퍼(81) 또는(83)의 어느것인가 한쪽의 출력을 반전하여 출력신호(Pfsft)를 프래그 출력신호(71)에로 주는 인버터(84)로 구성되어 있다.

이 프래그 시프트회로(72)에서는 외부입력신호(SFT)에 의하여 트라이스테이트버퍼(81)또는 (83)의 어느것인가 한쪽의 출력이 온상태로 되고, 그 온상태의 출력이 인버터(84)에서 반전되어 출력신호(Pfsft)의 형으로 프래그 출력회로(71)에로 출력되도록되어 있다.

제18도(a)∼(c)는 제16도의 설명도이고, 동도(a)는 메모리셀어레이의 모식도, 동도(b)는 외부입력신호(SFT)가 H레벨일때의 리드사이클의 타이밍도 및 동도(c)는 외부 입력신호(SFT)가 L레벨일때의 리드사이클의 타이밍도이다.

또, 제19도는 제17도의 타이밍도이다.

이것들의 도면을 참조하면서 제16도의 동작을 설명한다.

제16도의 메모리에서는 제18도에 표시하는 것과같이 제14도의 메모리와 마찬가지의 시리얼리드 및 시리얼라이트 동작을 실행한다.

제 14도의 메모리동작과 다른점은 프래그 시프트회로(72)를 설치하였으므로, 제 19도에 표시하는것과같이 프래그 출력회로(71)로부터 출력되는 액세스 종료 프래그(FLAG)의 상승타이밍이 N클럭지연회로(80)에 의하여 동기용의 CLK에 대하여 N클럭만큼CLK사이클이 어긋나도록 콘트롤 된다.

그 때문에 이 제8의 실시예에서는 상기 제7의 실시예와 거의 마찬가지의 이점을 가지는 외에 프래그 시프트회로(72)를 설치하였으므로 메모리의 액세스 종료 프래그(FLAG)가 나오는 타이밍을 외부입력신호(SFT)로 시프트할 수 있다.

그 때문에 프로세서 시스템등에 본 실시예를 적용하면, 각 프로세서등의 사용에 맞춘 메모리동작을 시킬수가 있다.

또한 외부입력신호(SFT)를 입력시키지 않고, 외부시프트회로(72)내에 있어서 미리 레이저 트리밍수단, 마스크옵션 혹은 본딩옵션등으로 액세스 종료 프래그(FLAG)의 시프트4를 설정하여도 좋다.

또한 본 발명의 상기 실시예에 한정되지않고 여러 가지의 변형이 가능하다.

그 변형에로서는 예를들면 다음과 같은 것이 있다.

상기 제1∼제8의 실시예를 각각 개별적으로 구성하는 것 이외에 제6 및 제7의 실시예의 조합, 제6,제7 및 제8의 실시예의 조합, 제2, 제6, 제7 및 제8의 실시예의 조합 혹은 제2, 제6 및 제7의 실시예의 조합에 의하여 동기식 버스트 액세스 메모리를 구성하면, 각 실시예가 갖는 이점을 보다 유효하게 발휘시킬 수가 있다.

한편, 본 발명에 제9의 실시예에 의하면, 이상과같이 동기식 다이나믹 RAM의 워드라인 드라이브 장치를 구성하였으므로, 제1의 도통형 래치 회로는 동기 클럭의 상승에지 혹은 하강에지에 의하여 제어클럭에 대응한 래치동작이 제어되고, 해당 제어클럭의 활성화후에 일련의 워드라인 구동용의 내부신호를 출력하고 그 내부신호를 워드라인 게이팅 수단에 준다.

클럭발생회로는 제어클럭의 활성화 직후의 동기 클럭의 상승에지 혹은 하강에지에 의하여 래치 구동되고 어드레스 래치클럭을 발생하여 제2의 도통형 래치회로에 준다.

제2의 도통형 래치회로는 어드레스 래치클럭의 공급전에 어드레스를 집어넣고 어드레스 발생회로에서 X어드레스를 발생시키고, 워드라인 디코드회로에 의하여 워드라인의 선택동작을 행하게 한다.

그리고 제2의 도통형 래치회로는 어드레스 래치클럭이 입력되면 예를들면 어드레스의 입력을 금지하도록 작용한다.

워드라인디코드 회로는 어드레스 발생회로의 출력을 디코드하고 그 디코드 동작이 완료되면 디코드 동작완료신호를 워드라인게이팅 수단에 준다.

워드라인게이팅수단은 제어신호 (예를들면, 어드레스 래치클럭) 및 디코드 동작완료신호에 의거하여 내부신호에 대응한 논리를 취하여 게이팅하고, 그 게이팅결과인 드라이브신호를 워드라인 디코드 회로에 준다.

그러면, 워드라인 디코드회로는 선택하여 두었던 워드라인에 대하여 그것을 구동하고 해당워드라인에 접속된 메모리셀에 대한액세스를 행하게 한다.

이것에 의하여 동기클럭에 대한 동기동작이 행하여짐과 아울러 동기클럭보다도 선행하여어드레스 래치동작의 선취가 행하여지고, 메모리액세스의 고속화가 가능하게 된다.

따라서 상기 과제를 해결할 수 있는 것이다.

[실시예]

제20도는 본 발명의 제9실시예를 표시하는 동기식 디이나믹RAM에 있어서의 워드라인드라이브 장치의 개략의 구성블럭도이다.

이 워드라인 드라이브장치는 외부에서 공급되는 동기클럴(CK)의 상승에지에 의하여의 하강을 래치하여H레벨로 상승하는 내부신호(Pb)를 출력하는 제1의 도통혈 래치회로(110)와에 의하여 제어되어 동기클럭(CK)에 의거 어드레스 래치클럭(Pa)을 발생하는 클럭발생회로(120)를 구비하고 있다.

클럭발생회로(120)는의 하강직후의 동기클럭(CK)의 하강에지에 의거하여 어드레스 래치클럭(Pa)을 발생하는 기능을 가지고 있고를 반전하는 인버터(121)와, 해당 인버터(121)의 출력 및 동기클럭(CK)의 논리곱을 취하는 앤드게이트(이하, AND게이트라고 한다)(122)와, 해당 앤드게이트(122)의 출력을 일시 기억하는 플립플롭(이하, FF라고 한다)(123)으로 구성되고, 그 FF(123)의 출력측이 제2의 도통형 래치회로(130)에 접속되어 있다.

제2의 도통형 래치회로(130)는 어드레스 래치클럭(Pa)에 의거하여 외부로부터 공급되는 (AD)를 래치하는 기능을 가지고 있고, 그 출력측에는 어드레스 발생회로(131)를 사이에두고 워드라인 디코드회로 (140)가 접속되어 있다.

어드레스 발생회로(131)는 제2의 도통형 래치회로(130)의 출력에 의거하여 X어드레스(ADX)를 발생하고 그것을 워드라인 디코드회로(140)에 주는 회로이다.

워드라인 디코드회로(140)는 X어드레스(ADX)에 의거하여 복수의 워드라인(WL0∼WLn)중의 1개를 선택하여 드라이브(구동)하는 회로이고, X어드레스(ADX)를 디코드하는 X디코더(141)와, 그 출력측에 접속된 오어게이트(이하, OR게이트라고 한다)(1412)와 AND게이트(143-0∼143-n)로 구성되어 있다.

OR게이트(142)는와 동극성의 신호(a)와 X디코더(141)의 동작종료신호와의 논리조합을 받아들이고, 디코드동작완료 신호(Pc)를 출력하는 회로이다.

AND게이트(143-0∼143-n)는 X디코더출력(W0∼Wn)과 워드라인용 드라이브신호(Pd)의 논리곱을 취하고 워드라인(WL0∼WLn)중의 1개를 구동하는 회로이다.

OR게이트(142)의 출력측에는 게이팅회로(150)를 사이에두고 워드라인드라이버(160)가 접속되어 있다.

게이팅회로(150)는 디코드동작완료신호(Pc), 어드레스 래치클럭(Pa) 및 내부신호(Pb)의 논리곱을 취하는 AND게이트(151)로 구성되고 그 출력측에는 워드라인 드라이버(160)가 접속되어 있다.

워드라인 드라이버(160)는 AND게이트(151)의 출력에 의거하여 워드라인용 드라이브신호(Pd)를 AND게이트(143-0∼143-n)에 공급하는 회로이다.

또한, 워드라인(WL0∼WLn)에는 도시하지 않은 복수의 비트라인이 교차하여 있고, 그 각 교차개소에는 MOS트랜지스터등으로 구성되는 메모리 셀이 각각 접속되어 있다.

제4도는 제1도의 신호파형도이고, 이 도면을 참조하면서 제1도의 동작을 설명한다.

또한, 제4도중의 Trs, Tas는 세트업 타임이다.

제4도의 시각(t₁)에 있어서, 동기클럭(CK)에 대응하고 있는 세트업타임(Trs)을 취하여가 L레벨로 된다.

그러면, 제1의 도통형 래치회로(10)는 동기클럭(CK)에 의거하여를 래치하고, H레벨의 내부신호 (Pb)를 출력하여 게이팅회로(150)에 준다.

시각(t₁)의 전후에서 동기클럭(CK)에 대응하고 있는 세트업 타임(Tas)를 취하고 외부로부터 입력되는 어드레스를 확정한다.

이 어드레스(AD)의 확정이전에는 해당 어드레스(AD)가 불확정이고, 그 어드레스(AD)가 공급되는 제2의 도통형래치회로(130)의 출력도 불확정으로 되며, 그 불확정인 출력을 받는 어드레스 발생회로(131)의 출력인 X어드레스(ADX)도 불확정이다.

그 때문에 X디코더(141)이 출력(W0∼Wn)도 불확정이다.

그런데, 시각(t₁)이후, 어드레스(AD)는 제2의 도통형 래치회로(130)에 의하여 래치되어 있지 않지만, 해당 래치회로(130)가 도통형이기 때문에, 시각(t₂)부근에서 X디코더(141)의 출력(W1∼Wn)을 확정하고, 그 X디코더(141)의 출력에 의하여 OR게이트(142)로부터 출력되는 디코드 동작완료신호(Pc)도 H레벨로 상승한다.

이 시각(t₂)부근에서는 마찬가지로가 공급되는 제1의 래치회로(110)도 도통형이기 때문에 해당 도통형 래치회로(110)로부터 출력되는 내부신호(Pb)도 H레벨로 상승하고 있고, 이 워드라인 드라이브장치의 모든 회로동작을 완료한다.

그리고 시각(t₃)에 있어서의 동기클럭(CK)의 H레벨에로의 상승 타이밍전에 아울러 워드라인 (WL0∼WLn)의 상승동작전에 워드라인 드라이브장치에 있어서의 움직여야 할 회로동작은 모두 끝나 있다.

그후, 시각(t₃)에 있어서 동기클럭(CK)이 H레벨로 상승하면 클럭발생회로(120)로부터 출력되는 어드레스 래치클럭(Pa)이 H레벨로 상승하고 게이팅회로(150)의 출력에 의하여 워드라인 드라이버(160)가 동작한다.

그리고 해당 워드라인 드라이버(160)로부터 출력되는 드라이브신호(Pd)가 H레벨로 상승하고 워드라인 디코드회로(40)중의 AND게이트(143-0∼143-n)가 열린다.

그러면, 미리 확정되여 있던 X디코더(141)의 출력(W0∼Wn)이 입력되는 AND게이트(143-0∼143-n)에 의하여, 워드라인(WL0∼WLn)중, 선택되어 있는 X디코더 출력(W2)에 대응하는 워드라인(WL2)이 AND게이트(143-2)를 사이에두고 드라이브된다.

이것에 의하여 해당 워드라인(WL2)에 접속된 도시하지 않은 메모리 셀이 선택되고, 그 메모리셀에 대응한 데이터를 판독 혹은 기록등이 행하여 진다.

따라서, 시각(t₁)의의 하강으로부터 워드라인(WL2)의 상승까지를 동기클럭(CK)에 대하여 동기식으로 할수 있고, 더구나의 하강 및 어드레스(AD)의 확정으로부터 동기클럭(CK)의 트리거포인트(시각t₃)까지, 어드레스 래치동작을 선취할 수 있으므로, 메모리액세스의 고속화가 가능하게 된다.

또한 본 발명은 상기 실시예에 한정되지 않고, 여러 가지의 변형이 가능하다.

그 변형예로서는 예를들면 다음과 같은 것이 있다.

(i) 상기 실시예에서는 동기클럭(CK)의 상승에지에 의하여 회로동작이 콘트롤되고 있지만, 동기클럭(CK)의 하강에지에 의하여, 제1 및 제2의 도통형 래치회로(110,130)의 래치동작을 제어하는등 하고 워드라인 드라이브장치를 해당 동기클럭(CK)의 하강에지에 의하여 콘트롤하는 구성으로 하여도 좋다.

(ii) 상기 실시예에서는 워드라인 드라이버(160)로부터 드라이브 신호(Pd)를 출력하여 AND게이트(143-0∼143-n)에 주는 구성으로 하였지만, 게이팅회로(150)의 출력을 드라이브신호로서 AND게이트(143-0∼143-n)에 주는 구성으로 하여도 좋다.

(iii) 클럭발생회로(120), 워드라인 디코드회로(140) 및 게이팅회로(150)는 도시 이외의 게이트 회로등을 사용하여 구성해도 좋다.

[발명의 효과]

이상 상세히 설명한것과같이 제1∼제8의 발명에서는 다음과 같은 효과를 가지고 있다.

제1의 발명에 의하면 종래의 DRAM에 래치회로 어드레스 발생수단데이터 전송수단 및 입출력수단을 설치하였으므로 다음과 같은 효과가 얻어진다.

① 클럭신호에 동기하여 메모리동작이 실행되므로, 입력타이밍스큐에 여유가 있게되고, 그것에 의하여 외부입력콘트롤 신호의 외부시스템상의 드라이버가 작아도 되고 노이즈 발생을 저감할수 있다.

② 클럭신호에 의한 고속시리얼 액세스가 가능하게 된다.

③ VRAM과 마찬가지의 랜덤액세스와 고속 시리얼 액세스가 종래의 VRAM보다 회로구성이 간단하고, 칩 사이즈가 작고, 또한 저코스트로 실현할 수 있다.

④ 종래의 VRAM과 같이 랜덤 액세스와 시리얼 액세스의 동시동작을 실행할수 없지만, 종래의 VRAM에 비하여 콘트롤이 간단하게 되고 더구나 종래의 VRAM의 2포트분의 기능이 범용의 DRAM과 거의 마찬가지의 콘트롤로 실현할수 있다.

제2의 발명에 의하면 분주수단을 설치하였으므로 제1의 발명의 효과(①∼④)에 더하여 예를들면 CPU등이 복수의 클럭신호에서 1스텝 명령으로 움직이고 있는 경우, 개개의 CPU등에 맞춘 메모리로 간단하게 변경할 수 있다.

제3의 발명에 의하면 클럭 콘트롤 수단을 설치하였으므로 제1의 발명의 효과(①∼④)이 외에, 예를들면 데이터버스를 공유하고 있는것과 같은 CPU등의 프로세서 시스템에 있어서 시리얼 메모리 데이터의 교환을 데이터버스를 사이에두고 CPU등과 메모리로 행하고 있는 경우, 공유 데이터 버스를 사용하고 있는 시스템내의 콘트롤러등으로부터, 지정액세스의 홀드가를 H레벨로 하는 것으로 용이하게 실행할수 있고 그후의 시리얼 액세스를 중단후에도 계속할 수가 있다.

제4의 발명에 의하면 제1의 발명의 래치수단에 다른 래치기능을 부과함과 아울러, 액세스 클럭계수수단을 설치하였으므로 제1의 발명의 효과(①∼④)가 얻어짐과 아울러 다음과 같은 효과도 기대할수 있다.

(a) 프로세서 시스템등에 적용한 경우 필요한 비트수분 만큼의 메모리를 액세스할 수 있다.

(b) 리드액세스 완료후, 입출력수단을 다른 입출력 콘트롤 신호에 관계없이 하이임피던스 상태로 되도록 하고 있기 때문에 예를들면 공통데이터 버스를 사용하고 있는 것과같은 시스템에서는 그 공통데이터버스를 다른 시스템에 용이하게 넘겨주게 한다.

(c) 특히 라이트사이클에 있어서는 기록 비트수를 설정하여두고 지정비트수 이상은 마스크가 필요하는 것으로 되므로, VRAM과 같은 블록라이트가 자유롭게 기록 비트수를 바꾸어 용이하게 실행할수 있고, 색을 칠하거나 도형의 테두리를 침 등이라고 한 화상처리가 매우 편리하게 된다.

제5의 발명에 의하면 제1의 래치수단에 다른 래치기능을 부과함과 아울러, 기억수단, 계수수단 및 일치검출수단을 설치하였으므로, 제1의 발명의 효과(①∼④)와 제4의 발명의 효과(C)가 얻어지는 외에 다음과같은 효과도 기대할 수 있다.

프로세스 시스템등에 적용한 경우, 필요한 비트수분 만큼의 메모리를 버스트 액세스할 수 있다.

그 때문에 결정된 수의 메모리를 몇회라도 액세스하는 경우 그때마다 메모리를 설정하는 조작이 불필요하게되고, 콘트롤의 간단화가 도모된다.

그위에 액세스 완료후 입출력수단이 하이임피던스 상태로 되기 때문에 예를들면 공통 데이터버스를 사용하고 있는것과 같은 시스템에서는 그 공통데이터 버스를 다른 시스템으로 용이하게 넘겨줄 수가 있다.

제6도의 발명에 의하면, 어드레스 래치수단, 어드레스입력 금지수단, 및 액세스클럭 계수수단을 설치하였으므로, 제1의 발명의 효과(①∼④)의 외에 다음과 같은 효과를 기대할 수 있다.

필요한 메모리 비트수 만큼을 간단하게 액세스할 수가 있다.

다시금, 프로세서 시스템등에 있어서 데이터버스를 공유하는것과 같은 경우, 메모리액세스중에 다른 시스템보다 그 공통데이터 버스를 강세적으로 사용하고자 할 때에 메모리동작을 일시 홀드 시킬수가 있고, 시스템 설계의 자유가 보다 향상한다.

제7의 발명에 의하면 액세스 완료 상태출력 수단을 설치하였으므로 제4의 발명과 마찬가지의 효과를 기대할수 있는외에 프로세서 시스템등에 있어서, 액세스 비트의 카운트를 CPU측 등이 하는일 없이, 메모리 콘트롤 유니트에 메모리액세스를 맡긴 그대로, CPU등이 다른 작업을 실행할수 있다.

제8의 발명에 의하면, 시프트 수단을 설치하였으므로, 제7의 발명과 마찬가지의 효과가 얻어지고, 다시금 시프트 수단에 의하여 액세스 완료 상태의 출력을 시프트할 수 있기 때문에 예를들면 공통 데이터 버스상에 접속된 프로세서 시스템등의 작동방법에 맞춘 메모리동작을 시킬수가 있다.

아울러, 본 발명의 제9실시예에 의하면, 어드레스를 제2의 도통형 래치회로를 사이에두고 어드레스 발생회로에 입력하고, 그 어드레스 발생회로를 사이에두고 워드라인 디코드 회로에 의하여, 워드라인의 선택을 하여둔다.

그리고 워드라인 게이팅 수단에 의하여 디코드동작완료 신호 및 제어신호에 의거하여 제1의 도통형 래치회로로부터 출력되는 내부신호의 논리를 취하고 게이팅하여 드라이브신호를 발생하고 그후, 해당 드라이브 신호에 의하여 상기 워드라인을 구동하도록 하고 있다.

그 때문에 제어클럭의 활성화 시(時)부터 워드라인의 구동시까지를 동기클럭에 대하여 동기식으로 할수 있고, 더구나 제어클럭의 활성화 및 어드레스 확정으로부터 동기 클럭의 트리거 포인트까지 어드레스 래치동작을 설치할수 있으므로 메모리액세스의 고속화를 기대할 수 있다.

Claims

복수의 워드라인 및 비트라인에 각각 접속된 복수의 다이나믹 메모리셀이 배열된 메모리셀 어리에와, 행 어드레스를 디코드하여 상기 워드라인을 선택하는 행 어드레스 디코더와, 행 어드레스를 디코드하여 상기 비트라인을 선택하는 열 어드레스 디코더를 구비한 다이나믹.랜덤.액세스.메모리에 있어서, 행어드레스.스트로브신호 및 열어드레스스트로브신호를 포함하는 외부입력의 콘트롤신호와 상기 행 어드레스 및 열어드레스를 클럭신호에 의하여 래치하는 수단과, 상기 열어드레스스트로브신호의 하강 직후의 상기 클럭신호에 의하여 상기 래치수단으로 래치된 열어드레스를 초기값으로하여 프리세트되고, 상기 클럭신호에 동기하여 인클리먼트 또는 디클리먼트하여 생성한 어드레스군을 상기 열 어드레스 디코더에 주는 어드레스 발생수단과, 상기 어드레스군을 디코드하는 상기 열어드레스 디코더의 출력에 의거하여 상기 행 어드레스 디코더로 선택된 상기 워드라인상의 메모리 데이터를 시리얼데이터로 변환하여 출력하고 아울러 시리얼 데이터를 패러렐데이터로 변환하여 상기 비트라인에 입력하는 데이터운송수단과, 상기 클럭신호에 동기하여 상기 데이터 운송수단에 대응한 데이터의 입출력을 행하고, 아울러 상기 열어드레스스트로브신호의 상승직후의 상기 클럭신호에 의거하여 해당 입출력동작이 제어되는 입출력수단을 설치한 것을 특징으로하는 동기식 버스트 액세스메모리.
제1항에 있어서, 외부 입력클럭을 분주하여 상기 클럭신호를 생성하는 분주수단을 설치한 동기식 버스트 액세스메모리.
제1항에 있어서, 상기 열어드레스스트로브신호에 의거하여 상기 클럭신호에 대응하는 도통상태를 제어하고, 그 출력을 상기 클럭신호에 대신하여 상기 어드레스 발생수단 및 입출력수단에 주는 클럭콘트롤 수단을 설치한 동기식 버스트액세스 메모리.
제1항에 있어서, 상기 열어드레스 및 열어드레스를 래치한후, 상기 열어드레스스트로브신호를 2번째로 상승한후에 하강한때의 어드레스 입력을 그 직후의 상기 클럭신호에 의하여 래치하는 기능을 상기 래치수단에 설치하고, 상기 래치수단에 의하여 래치된 상기 어드레스 입력을 액세스 비트수 또는 액세스 블록수로하고 그 액세스 비트수 또는 액세스 블록수까지의 해당 액세스 수 또는 액세스 블록수를 계수하여 그 계수결과에 의거하여 상기 어드레스 발생수단의 동작을 금지상태로 함과 아울러 상기 입출력수단의 출력동작을 정지시키는 액세스클럭 계수수단을 설치한 동기식 버스트 액세스 메모리.
제1항에 있어서, 상기 행 어드레스 및 열어드레스를 래치한후, 상기 열 어드레스 스트로브신호를 2번째로 상승한후에 하강하였을때의 어드레스 입력을 그 직후의 상기 크럭신호에 의하여 래치하는 기능을 상기 래치수단에 설치하고, 상기 래치수단에 의하여 래치된 상기 어드레스 입력을 액세스 비트수 또는 액세스 블록수로하고 재 설정시까지 해당 액세스 비트수 또는 액세스 블록수를 기억하는 기억수단과, 상기 클럭신호에 의거하여 액세스 비트수 또는 액세스 블록수를 계수하는 계수수단과, 상기 기억수단의 출력과 상기 계수수단의 출력과의 일치상태를 검출하고, 그 검출결과에 의거하여 상기 어드레스 발생수단의 동작을 금지상태로 함과 아울러, 상기 입출력수단의 출력동작을 정지시키는 일치검출수단을 설치한 동기식 버스트 액세스 메모리.
제1항에 있어서, 상기 행 어드레스 및 열 어드레스를 래치한후, 상기 열어드레스스트로브 신호를 2번째로 상승한후에 하강한때의 어드레스입력을 그 직후의 상기 클럭신호에 의하여 래치하는 어드레스 래치수단과, 상기 2번째의 열어드레스스트로브신호의 하강이 1번째의 열어드레스스트로브신호의 하강보다 소정의 클럭신호수 이상 늦었을때에 상기 어드레스 래치수단의 래치동작을 금지하는 어드레스 입력금지수단과, 상기 어드레스 래치수단에 의하여 래치된 상기 어드레스 입력을 액세스 비트수 또는 액세스 블록수로하고, 그 액세스 비트수 또는 액세스 블록수 까지의 해당 액세스수 또는 액세스 블록수를 계수하여, 그 계수결과에 의거하여 상기 어드레스 발생수단의 동작을 금지 상태로 함과 아울러 상기 입출력수단의 출력동작을 정지시키는 액세스 클럭 계수수단을 설치한 동기식 버스트 액세스 메모리.
제4항에 있어서, 상기 액세스 클럭 계수수단의 계수결과에 의거하여 액세스 완료상태를 외부로 출력하는 액세스 완료상태 출력수단을, 설치한 동기식 버스트액세스 메모리.
제7항에 있어서, 상기 액세스 완료상태 출력수단의 출력타이밍을 소정의 클럭신호수 만큼 시프트하는 스프트수단을 설치한 동기식 버스트 액세스 메모리.
동기클럭의 상승에지(rising edge) 또는 하강에지(falling edge)에 의하여 제어 클럭에 대항한 래치동작이 제어되고, 해당제어클럭의 활성화후의 일련의 워드라인 구용의 내부신호를 출력하는 제1의 도통형 래치 회로와, 상기 제어 클럭의 활성화 직후의 상기 동기클럭의 상승에지 또는 하강에지의 의하여 어드레스 래치클럭을 발생하는 클럭발생회로와 상기 어드레스 래치클럭에 의하여 어드레스에 대한 래치동작이 제어되는 제2의 도통형 래치회로와, 상기 제2의 도통형 래치회로의 출력에 의거하여 로우어드레스를 발생하는 어드레스 발생회로와, 상기 로우어드레스를 디코드하고, 그 디코드 동작완료 신호를 출력함과 아울러, 해당 디코드결과 및 드라이브신호에 의하여 워드라인을 선택구동하는 워드라인 디코드회로와, 제어신호 및 상기 디코드동작완료신호에 의거하여 상기 내부신호에 대항하는 논리로서 상기 드라이브신호를 출력하는 위드라인 게이팅 수단을 구비한 것을 특징으로하는 동기식 다이나믹 RAM의 워드라인장치.
제9항에 있어서, 상기 제어신호는 상기 어드레스 래치클럭을 사용한 동기식 다이나믹 RAM의 워드라인 드라이브장치.