JP4970760B2 - 半導体メモリ装置のライン配置構造 - Google Patents

Description

本発明は、半導体メモリ装置に係るもので、詳しくは、半導体メモリ装置のライン配置構造に関する。

半導体メモリ装置の高集積化、高性能化及び低費用化は目立った発展を重ねている。一般に、半導体メモリ装置において比抵抗の大きいポリシリコンで形成されたワードラインはＲＣ遅延が大きくて信号遅延が甚だしい。このようなポリシリコンで形成されたワードラインの信号遅延問題を減らすため、半導体メモリ装置は複数個のメモリセルアレイに分割してメモリセルを配置する形態に設計される。そして、それぞれのセルアレイは、メインワードラインに入力される論理信号とセクションワードライン選択信号との論理演算を通じたデコーディングによりセクションローデコーディング信号を生成するセクションローデコーダーと、このセクションローデコーダーの出力信号により選択されるセクションワードラインとを備えて構成される。

また、工程技術も進歩して多層メタル構造が普遍化されるようになった。このような多層メタル構造は半導体メモリ装置の集積度を高めることができるが、工程費用を上昇させるため、メモリ製造業者は低費用の多層メタル構造で高性能の製品を設計することに主力をおいている。

従来の半導体メモリ装置において、メモリセルアレイはセクションローデコーダーを含んで１つのブロックを構成し、このセクションローデコーダーにはセクションワードラインが連結される。セクションワードラインは、ブロック内の特定部分でメモリセルのゲート領域に連結されたワードラインにタッピング（tapping）される。このようなタッピング方式によりワードラインを配線する理由は、セルのワードラインがポリシリコンまたはタングステンで構成されると、その抵抗値が非常に大きいからである。即ち、メモリセルのワードラインの大きい抵抗に起因するＲＣ遅延のため、セクションローデコーダーから遠い位置に配置されたメモリセルは、ワードラインの遷移が遅く、安定的に動作できないという問題点がある。そこで、このような問題点を解決するために抵抗の低い金属配線ラインを用いて１つのブロック内で一箇所以上だけタッピングをするのである。

従来、２層のメタル構造では、ビットラインを形成する第１金属配線ラインと、セクションワードラインを形成する第２金属配線ラインが配置されていた。即ち、ビットラインに交差する方向にセルのワードラインが配置されるため、セルのワードライン方向に第１金属配線ラインの上部に第２金属配線ラインによりセクションワードラインが形成されていた。特に、メモリセルのサイズが大きい場合には、セクションワードラインと共に第２金属配線ラインにより電源ラインまたは信号ラインが形成されていた。

然るに、従来の２層のメタル構造を有する半導体メモリ装置の配線構造は、高集積化のためには適切でないという問題点があった。そこで、半導体メモリ装置の高集積化及び高性能化のため、３層以上の層からなったメタル構造が使用され、このような状況において、セルアレイ領域内の配線配置構造が一層重要な問題点として浮き上がるようになった。即ち、３層以上の層からなったメタル構造が使用される場合、上部及び下部の金属層間の寄生キャパシタンスの問題、抵抗の減少のためのタッピングの問題、及びそれに従う遅延時間の増加の問題などが顕在化する。このような問題点は高性能化及び高集積化された半導体メモリ装置を製造するにあたって一つの制限要因として作用するため、一層改善されたレイアウト構造の実現が本分野で切実に要求される。

そこで、本発明の目的は、従来の半導体メモリ装置において２層の金属層で構成されることに起因する半導体メモリ装置の高集積化への不適切さを減少させることができる改善された半導体メモリ装置のライン配置構造を提供することにある。

本発明の他の目的は、高性能化及び高集積化された半導体メモリ装置を製作するためのレイアウト構造を具現するに当って、抵抗の減少のためのタッピング問題及びそれに従う遅延時間の増加問題を減少させることができる半導体メモリ装置のライン配置構造を提供することにある。

本発明の更に他の目的は、半導体メモリ装置においてセクションローデコーダーから遠い位置におけるワードラインの遷移の遅れに起因してメモリセルが安定的に動作できない問題を改善した半導体メモリ装置のライン配置構造を提供することにある。

このような問題点を解決するため本発明の実施形態による複数個のメモリセルを有する半導体メモリ装置のライン配置構造は、前記メモリセルに連結されるビットラインを形成する第１金属配線ラインと、前記第１金属配線ラインの上部で前記第１金属配線ラインと交差するように配置されて前記メモリセルに連結されるセクションワードラインを形成する第２金属配線ラインと、前記第２金属配線ラインの上部で前記第２金属配線ラインと平行に配置されて第１電源ラインまたは信号ラインを形成する第３金属配線ラインと、を備えることを特徴とする。

ここで、前記第１電源ライン及び信号ラインは、前記セクションワードラインの垂直上部を外れた領域に形成されることができる。

また、前記第１電源ラインは、前記メモリセルの動作を安定化させるための電源を供給するラインであり、前記信号ラインは前記半導体メモリ装置の動作に必要な信号を印加するラインであることが好ましい。

また、前記セクションワードラインは、１つのセクションローデコーダーに連結されたブロック内の特定Ｉ／Ｏの間で第１コンタクト部により前記メモリセルに連結されたワードラインと連結され、前記セクションワードラインは前記第１コンタクト部まで形成され、前記第１コンタクト部の後には前記第１コンタクト部と一定間隔だけ離隔されて前記セクションワードラインと平行にダミー延長ラインがさらに形成されることができる。前記ダミー延長ラインとしては電源電圧が印加されるかまたは接地電圧が印加されることが好ましい。

また、前記半導体メモリ装置のライン配置構造は、前記第１電源ラインに印加される電圧が前記ビットラインと平行に形成された第２電源ラインに伝達されて前記メモリセルの動作が安定化されるようにするため、前記第１電源ラインと前記第２電源ラインがコンタクトされる第２コンタクト部を備えることが好ましい。ここで、前記第１電源ラインは、前記セクションローデコーダーの領域において前記第１電源ラインの下部で前記第１電源ラインと交差するように形成された第３電源ラインとコンタクトされて、前記第１電源ラインに印加される電圧が前記第３電源ラインに伝達されることが好ましい。

このような目的を達成するため本発明の一実施形態による複数個のメモリセルを有する半導体メモリ装置のライン配置構造は、前記メモリセルに連結されるビットラインを形成する第１金属配線ラインと、前記第１金属配線ラインの上部で前記第１金属配線ラインと交差するように配置されて前記メモリセルに連結されたワードラインと連結されるセクションワードラインを形成する第２金属配線ラインと、セクションローデコーダーの入力端に連結されて前記セクションワードラインを選択するためのメインワードライン、前記メモリセルの動作を安定化させる電源を供給するための第１電源ライン、及び前記メモリ装置の動作に必要な信号を印加するための信号ラインを形成するために前記第２金属配線ラインの上部で前記第２金属配線ラインと平行に配置される第３金属配線ラインと、を備えることを特徴とする。

ここで、前記第１コンタクト部は、前記ワードラインと前記セクションワードラインとの間のコンタクトのため、前記第１金属配線ラインと同一な層に形成された中間層を備える。

また、前記第１金属配線ラインにより前記メモリセルの動作に必要な電源を供給するための第２電源ラインが前記ビットラインと平行に形成される。
また、前記第１電源ラインに印加される電圧が前記第２電源ラインに伝達されるようにするために前記第１電源ラインと前記第２電源ラインが交差する部分でコンタクトされる第２コンタクト部を備え、前記第２コンタクト部は前記第１電源ラインと前記第２電源ライン間のコンタクトのために前記第２金属配線ラインと同一な層に形成された中間層を備える。

また、前記メインワードラインは４個のセクションワードラインごとに１つずつ形成され、前記メインワードラインの両側に前記第１電源ラインが形成される。

また、前記メインワードラインの一つの側方には前記第１電源ラインが形成され、他の側方には前記信号ラインが形成される。

また、前記第１電源ライン及び第２電源ラインはそれぞれ電源電圧印加ラインと接地電圧印加ラインに区別されて配置され、第１電源ラインの電源電圧印加ラインは第２電源ラインの電源電圧印加ラインとコンタクトされ、第１電源ラインの接地電圧印加ラインは第２電源ラインの接地電圧印加ラインとコンタクトされる。

本発明は、半導体メモリ装置において改善されたライン配置構造を提供することにより、従来の半導体メモリ装置において２層の金属配線構造に起因する半導体メモリ装置の高集積化への不適切さを減少させることができるとの効果がある。

また、本発明は、半導体メモリ装置内の上部及び下部の金属ライン間の寄生キャパシタンス問題を減少させ、ワードラインのタッピングを改善することにより、動作時にＲＣ遅延が減少されるとの効果がある。

また、本発明は、半導体メモリ装置でのワードラインが劣化されてメモリセルの動作が不安定な問題を減少させることにより、半導体メモリ装置の誤動作を減らし、寿命を増大させることができるとの効果がある。

以下、添付図を参照して本発明の好ましい実施形態を詳しく説明する。以下の実施形態における説明は、本発明が属する技術分野で通常の知識を有する者に徹底した理解を助けるための意図のほかに他の意図なしに、例を挙げて示されたものに過ぎないため、本発明の範囲を制限する根拠として使用されてはならない。

図１は一般のスタティックＲＡＭ（Static Random Access Memory）における単位メモリセルの等価回路図である。

図１に示すように、スタティックＲＡＭにおける単位メモリセルは、一対のプルダウントランジスタＴＰＤ１，ＴＰＤ２、一対のプルアップトランジスタＴＰＵ１，ＴＰＵ２、及び一対のパストランジスタＴＡ１，ＴＡ２から構成される。ここで、一対のプルダウントランジスタＴＰＤ１，ＴＰＤ２及び一対のパストランジスタＴＡ１，ＴＡ２はＮＭＯＳトランジスタから形成され、一対のプルアップトランジスタＴＰＵ１，ＴＰＵ２はＰＭＯＳトランジスタから形成される。

第１、２パストランジスタＴＡ１，ＴＡ２のゲート領域はワードラインＷＬに連結され、第１、第２パストランジスタＴＡ１、ＴＡ２のそれぞれのドレイン領域またはソース領域はそれぞれビットラインＢＬ、ＢＬＢと連結される。ここで、第１、第２パストランジスタＴＡ１、ＴＡ２がビットラインＢＬ，ＢＬＢと連結された部分は、ドレインまたはソースになることができるため、いずれか１つに特定しない。

図１に示したスタティックＲＡＭの単位メモリセルのフルＣＭＯＳセルの詳しい動作は広く知られているため、その詳しい説明は省略する。

図１に示すように、通常のスタティックＲＡＭにおいてはビットラインは互いに交差する形態に配置され、このような配置構造はスタティックＲＡＭ以外の半導体メモリ装置でも類似である。

スタティックＲＡＭのセル構造は、本発明の一実施形態のライン配置構造が適用される半導体メモリ装置の単位メモリセルの一例である。

図２は本発明の一実施形態に従ってメモリセルアレイに第２金属配線ラインが配置された状態を概略的に示した回路図である。

図２を参照すると、複数個の単位メモリセル（Ｃｅ）、単位メモリセル（Ｃｅ）に連結されたビットラインＢＬ，ＢＬＢと、ワードラインＷＬ、ワードラインＷＬに連結されたセクションワードラインＳＷ、そして、セクションワードラインＳＷＬを選択するためのセクションローデコーダーＳＲＤが図示されている。符号３０が付されたライン（第３電源ライン）は、図４を参照して説明される第１電源ライン（図４のＰＷＲ）から電圧を印加されて、セクションローデコーダーＳＲＤを構成するＭＯＳトランジスタの基板電圧を提供するためのラインである。

ここで、図２は半導体メモリ装置の動作を説明するための図ではないため、単位メモリセルＣｅ、ビットラインＢＬ，ＢＬＢ、ワードラインＷＬ、及びセクションワードラインＳＷＬがそれぞれ複数図示されているが、これらは区別して表記（例えば、ＢＬ０，ＢＬ１，．．．．．，ＷＬ０，ＷＬ１，．．．，ＳＷＬ０、ＳＷＬ１，．．．などに表記）されていない。

ワードラインＷＬは、単位メモリセルＣｅのゲート端子を構成する物質（例えば、ポリシリコン）の上部に連結されたＭＯ層により形成されたラインである。即ち、ゲート端子の上部にＭＯ層が配置され、ＭＯ層はゲート端子と連結される。ここで、ＭＯ層は、ポリシリコンよりも抵抗の低いタングステンであることができる。

ビットラインＢＬ，ＢＬＢは、ワードラインＷＬの上部でワードラインＷＬと交差するように配置される第１金属配線ラインにより形成される。

第３電源ライン３０は、第１金属配線ラインにより形成されるため、ビットラインＢＬ，ＢＬＢと同一の層に形成されるラインである。

セクションワードラインＳＷＬは、ビットラインＢＬ,ＢＬＢの上部でビットラインＢＬ，ＢＬＢと交差されるように配置される。言い換えれば、セクションワードラインＳＷＬは、ビットラインＢＬ，ＢＬＢの下部に配置されたワードラインＷＬと平行に配置される。そして、セクションワードラインＳＷＬは、１つのセクションローデコーダーＳＲＤに連結されたメモリセルアレイ（以下、メモリブロックという）内の特定領域内で第１コンタクト部ＣＴ１によりタッピングされる。

セクションローデコーダーＳＲＤは、メインワードライン（図示せず）に印加された信号及びセクションワードライン選択信号のコラム選択信号を受信して複数個のセクションワードラインＳＷＬのうち１つのセクションワードラインＳＷＬを選択する。

図３Ａは図２において金属配線ラインが配置された状態の垂直構造を示した断面図で、図３Ｂは図２において特に第１コンタクト部ＣＴ１の垂直構造を示した断面図で、図３Ａ及び図３Ｂにおいて金属配線層間の絶縁層は図示されていないが、実際には金属配線層の間には絶縁層が存在する。

まず、図３Ａを参照すると、ゲート端子を形成するゲートポリ層ＧＰ、ゲートポリ層ＧＰの上部に配置されたＭＯ層ＭＯ、ＭＯ層ＭＯの上部に配置された第１金属配線層Ｍ１、そして第１金属配線層Ｍ１の上部に配置された第２金属配線層Ｍ２が図示される。

ゲートポリ層ＧＰは、単位メモリセルを構成するＭＯＳトランジスタのゲート端子を形成するための層である。ＭＯ層ＭＯは、図２におけるワードラインＷＬを形成する。第１金属配線層Ｍ１は、ＭＯ層ＭＯの上部に配置される。第１金属配線層Ｍ１により第１金属配線ラインが形成される。第１金属配線ラインによりメモリセルＣｅに連結されたビットラインＢＬ，ＢＬＢは、ワードラインＷＬと交差するように形成される。

第２金属配線層Ｍ２は、第１金属配線層Ｍ１の上部に配置される。第２金属配線層Ｍ２により第２金属配線ラインが形成される。第２金属配線ラインにより、セクションワードラインＳＷＬは、ビットラインＢＬ，ＢＬＢと交差し、ワードラインＷＬとは平行に形成される。

図３Ｂを参照すると、ゲートポリ層ＧＰは、上部のＭＯ層ＭＯとゲート連結部ＷＣにより連結され、ＭＯ層ＭＯは、上部の第１金属配線層Ｍ１とメタルコンタクト部ＭＣにより連結される。そして、第１金属配線層Ｍ１は、上部の第２金属配線層Ｍ２と第１ビア層ＶＩＡ１により連結される。

以下、図２及び図３Ｂを参照して第１コンタクト部ＣＴ１を詳しく説明する。第２金属配線層Ｍ２により形成された第２金属配線ライン、即ち、セクションワードラインＳＷＬは、第１ビア層ＶＩＡ１により下部の第１金属配線層Ｍ１と連結される。ここで、第１金属配線層Ｍ１は、ビットラインＢＬ，ＢＬＢなどを形成するための第１金属配線ラインとは区別される部分であり、層間のコンタクトのための中間層である。即ち、図３Ｂの第１金属配線層Ｍ１は、ビットラインＢＬ，ＢＬＢと同一な層に形成されるが、上部と下部の層間の電気的コンタクトのためのバッファリング層としての役割をする部分である。

図４は、図２における第２金属配線ラインの上部に第３金属配線ラインが配置された状態をメモリブロック単位に拡大して示した回路図である。特に、図４では、第２金属配線ライン及び第３金属配線ラインの配置が重点的に示されている。

図４に示したように、半導体メモリ装置は、セクションローデコーダーＳＲＤ、メモリブロックＢＬＫ１，ＢＬＫ２，．．．，ＢＬＫｎ−１，ＢＬＫｎ、メインワードラインＭＷＬ、第１電源ラインＰＷＲ、第３電源ライン３０、第３コンタクト部ＣＴ３、第４コンタクト部ＣＴ４、信号ラインＳＩＧ、及びセクションワードラインＳＷＬを備える。それぞれのメモリブロックＢＬＫ１−ＢＬＫｎにおいて、セクションワードラインＳＷＬと交差されるように配置されたビットライン（図２のＢＬ，ＢＬＢ）、メモリセル（図２のＣｅ）、そして、記メモリセルＣｅに連結されセクションワードラインＳＷＬによりタッピングされたワードラインＷＬの図示は省略した。

メモリブロックＢＬＫ１−ＢＬＫｎは、それぞれ所定のＩ／Ｏ（例えば、Ｉ／Ｏが８個である場合、Ｉ／０１，Ｉ／０２，．．．，Ｉ／０８）に区別される。

第１電源ラインＰＷＲ、メインワードラインＭＷＬ及び信号ラインＳＩＧは、第３金属配線ラインにより形成されたラインである。即ち、上記のライン配置構造は、メモリセルＣｅに連結されるビットラインを形成する第１金属配線ライン、第１金属配線ラインの上部で第１金属配線ラインと交差するように配置されてメモリセルＣｅに連結されたワードラインＷＬと連結されるセクションワードラインＳＷＬを形成する第２金属配線ラインを備える。また、第２金属配線ラインの上部に第２金属配線ラインと平行に第３金属配線ラインが配置される。第３金属配線ラインにより、セクションローデコーダーＳＲＤの入力端に連結されてセクションワードラインを選択するためのメインワードラインＭＷＬ、メモリセルＣｅの動作を安定化させる電源を供給するための第１電源ラインＰＷＲ、及びメモリ装置の動作に必要な信号を印加するための信号ラインＳＩＧが形成される。

第１電源ラインＰＷＲ及び信号ラインＳＩＧは、寄生キャパシタンスなどの防止または円滑なコンタクトのためにセクションワードラインＳＷＬの垂直方向の上部を外れた領域に形成されることが好ましい。

第１電源ラインＰＷＲは、第３コンタクト部ＣＴ３により第３電源ライン３０と連結され、メインワードラインＭＷＬは、第４コンタクト部ＣＴ４によりセクションローデコーダーＳＲＤを構成するＰ型ＭＯＳトランジスタのソース領域と連結される。

メインワードラインＭＷＬは、４個のセクションワードラインごとに１つずつ形成されることが好ましい。

図４に示す例では、メインワードラインＭＷＬの一つの側方には第１電源ラインＰＷＲが形成され、他の側方には信号ラインＳＩＧが形成されるが、メインワードラインＭＷＬの両側方に第１電源ラインＰＷＲが形成されてもよい。

図５は、図４のセクションローデコーダーＳＲＤを詳しく示した等価回路図である。

図５を参照すると、メインワードラインＭＷＬに印加される信号及びセクションワードライン選択ラインＢＬＳｉによりデコーディングを行うインバーターＩＮＶが詳しく図示される。そして、第３コンタクト部ＣＴ３及び第４コンタクト部ＣＴ４が図示される。

第４コンタクト部ＣＴ４は、メインワードラインＭＷＬに印加される信号がハイレベルである場合にインバーターＩＮＶにハイレベルを印加する。

以下、図６及び図７を参照して、セクションローデコーダーＳＲＤの階層構造を詳しく説明する。

図６はセクションローデコーダーＳＲＤの金属積層構造を概略的に示した平面図、図７Ａは図６で金属層間のコンタクト部分を除いた部分の垂直断面図、図７Ｂはコンタクト部分中で特に第３コンタクト部ＣＴ３及び第４コンタクト部ＣＴ４の垂直断面図である。

図６及び図７Ａを参照してＭＯ層ＭＯ上部の金属配線層の構造を説明すると、ＭＯ層ＭＯにより、第３電源ライン３０から電圧を印加されてインバーターＩＮＶを構成するＰ型ＭＯＳトランジスタに基板電圧を伝達するための基板電圧ライン６０、及び入力されるセクションワードライン選択ラインＢＬＳｉの信号をインバーターＩＮＶのゲート端子に伝達するためのゲートインターコネクションＧＩＣが形成される。ここで、基板電圧ライン６０と第３電源ライン３０は第６コンタクト部ＣＴ６により連結され、セクションワードライン選択ラインＢＬＳｉとゲートインターコネクションＧＩＣは第５コンタクト部ＣＴ５により連結される。

ＭＯ層ＭＯの上部には第１金属配線層Ｍ１が形成される。第１金属配線層Ｍ１により、第３電源ライン３０、セクションワードライン選択ラインＢＬＳｉ、及びメインワードラインＭＷＬとインバーターＩＮＶとの間を連結するためのライン６２が形成される。従って、第３電源ライン３０、セクションワードライン選択ラインＢＬＳｉ及びメインワードラインＭＷＬは。、ビットラインＢＬ，ＢＬＢと同一な層に形成されることがわかる。ここで、第４コンタクト部は、図７Ｂを参照して詳しく説明される。

第１金属配線層Ｍ１の上部には第２金属配線層Ｍ２が形成される。第２金属配線層Ｍ２によりセクションワードラインＳＷＬを形成するための第２金属配線ラインが形成される。

第２金属配線層Ｍ２の上部には第３金属配線層Ｍ３が形成される。第３金属配線層Ｍ３により、メインワードラインＭＷＬ、第１電源ラインＰＷＲ及び信号ラインＳＩＧが形成される。第１電源ラインＰＷＲと第３電源ライン３０との間を連結するための第３コンタクト部ＣＴ３についても図７Ｂを参照して詳しく説明する。

図７Ｂを参照すると、第３コンタクト部ＣＴ３及び第４コンタクト部ＣＴ４は、第３金属配線層Ｍ３が第２ビア層ＶＩＡ２により下部の第２金属配線層Ｍ２と連結され、第２金属配線層Ｍ２が第１ビア層ＶＩＡ１により下部の第１金属配線層Ｍ１と連結される構造を有する。図７Ｂに示した第２金属層Ｍ２は、別のラインを形成するための金属層でなく、セクションワードラインＳＷＬと同一な層に配置される金属層であるので、上部層と下部層との間の電気的コンタクトのためのバッファリング層としての役割をする。

図８は、図４における１つのブロックＢＬＫ１のライン配置構造を示した回路図である。図４と同様に、それぞれのＩ／Ｏ内でのビットラインＢＬ，ＢＬＢの図示は省略され、特定Ｉ／Ｏ間の第２電源ライン２０及び接地電源供給ラインＧＮＤ、第２金属配線ライン、そして、第３金属配線ラインを重点的に図示した。

図８を参照すると、メモリセルに連結されるビットラインを形成する第１金属配線ライン（図示せず）の上部で第１金属配線ラインと交差するように配置されてメモリセルに連結されるセクションワードラインＳＷＬを形成する第２金属配線ライン、及び第２金属配線ラインの上部で第２金属配線ラインと平行に配置されて第１電源ラインＰＷＲまたは信号ラインＳＩＧを形成する第３金属配線ラインが図示される。そして、ダミーラインＤＬ、第１コンタクト部ＣＴ１及び第２コンタクト部ＣＴ２が図示される。

セクションワードラインＳＷＬは、典型的には第１コンタクト部ＣＴ１まで形成され、第１コンタクト部ＣＴ１の後には第１コンタクト部ＣＴ１と一定間隔だけ離隔されてセクションワードラインＳＷＬと平行にダミーラインＤＬが形成されることができる。即ち、ダミーラインＤＬは、第２金属配線ラインにより形成されるため、セクションワードラインＳＷＬと同一な層に一定間隔だけ離隔されて延長される構造として配置される。そして、ダミー延長ラインＤＬには、電源電圧ＶＤＤが印加されるかまたは接地電圧ＶＳＳが印加されることができる。

第２コンタクト部ＣＴ２は、第１電源ラインＰＷＲに印加される電圧がビットラインＢＬ，ＢＬＢと平行に形成された第２電源ライン２０に伝達されて、メモリセルの動作が安定化されるようにするために第１電源ラインと第２電源ラインがコンタクトされる部分である。

第１コンタクト部ＣＴ１は図３Ｂを参照して既に説明されたので、以下、第２コンタクト部ＣＴ２が添付図を参照して詳しく説明される。

図９は、図８での第２コンタクト部ＣＴ２の垂直構造を示した断面図である。図８及び図９を参照すると、第２コンタクト部ＣＴ２は、第１金属配線層Ｍ１が第１ビア層ＶＩＡ１により上部の第２金属配線層Ｍ２と連結され、第２金属配線層Ｍ２が第２ビア層ＶＩＡ２により上部の第３金属配線層Ｍ３と連結された構造を有する。言い換えれば、第１金属配線層Ｍ１により形成された第１金属配線ラインの一部の第２電源ライン２０が第１ビア層ＶＩＡ１により上部の第２金属配線層Ｍ２と連結される。第２コンタクト部ＣＴ２において、第２金属配線層Ｍ２はセクションワードラインＳＷＬを形成する第２金属配線ラインと同一な層の中間層で、上部層と下部層間を電気的に連結するためのバッファリング層としての役割をする金属層である。

図８において、第１電源ラインＰＷＲに電源電圧ＶＤＤが印加される場合、第２電源ライン２０にも電源電圧ＶＤＤが印加される。ここで、第２電源ライン２０がメモリセルＣｅに電源電圧ＶＤＤを供給するためのラインである場合、第１電源ラインＰＷＲにより電源電圧ＶＤＤがさらに供給されてメモリセルの動作が一層安定される。

本発明の他の実施形態として、半導体メモリ装置のライン配置構造は、第１電源ライン及び第２電源ラインがそれぞれ電源電圧ＶＤＤ印加ラインと接地電圧ＧＮＤ印加ラインに区別されて配置され、第１電源ラインの電源電圧印加ラインが第２電源ラインの電源電圧印加ラインとコンタクトされ、第１電源ラインの接地電圧印加ラインが第２電源ラインの接地電圧印加ラインとコンタクトされる構造である。即ち、図８において、第１電源ラインＰＷＲには電源電圧ＶＤＤが印加されるが、第１電源ラインＰＷＲに接地電圧ＧＮＤが印加される構造である場合には、第１電源ラインＰＷＲが接地電圧供給ライン（ＧＮＤに表記されるライン）とコンタクトされる構造である。

上述のように、本発明では、３層のメタル構造を含む半導体メモリ装置のレイアウト構造を最適化して、メモリ装置の高性能化、高集積化、及び低費用化が実現されることができる。

本発明の実施形態による半導体メモリ装置のライン配置構造は、上述の実施例に限定されず、本発明の基本原理を逸脱しない範囲内で多様に設計され応用されることは、本発明が属する技術分野で通常の知識を有した者に自明である。

一般のスタティックＲＡＭでの単位メモリセルの等価回路図である。 本発明の一実施例に従いメモリセルアレイに第２金属配線ラインが配置された状態を概略的に示す回路図である。 図２において金属配線ラインが配置された状態の垂直構造を示した断面図である。 図２において第１コンタクト部の垂直構造を示した断面図である。 図２において第２金属配線ラインの上部に第３金属配線ラインが配置された状態をメモリブロック単位に拡張して示した回路図である。 図４のセクションローデコーダーを詳しく示した等価回路図である。 図５のセクションローデコーダーの金属積層構造を概略的に示した平面図である。 図６において金属層間のコンタクト部分を除いた部分の垂直断面図である。 図６において第３コンタクト部及び第４コンタクト部の垂直構造を示した断面図である。 図４において１つのブロックでのライン配置構造を示した回路図である。 図８における第２コンタクト部の垂直構造を示した断面図である。

符号の説明

ＢＬ，ＢＬＢ：ビットライン
ＷＬ：ワードライン
ＶＤＤ：電源電圧
ＴＰＵ１，ＴＰＵ２：プルアップトランジスタ
ＴＰＤ１，ＴＰＤ２：プルダウントランジスタ
ＴＡ１，ＴＡ２：アクセストランジスタ
Ｃｅ：メモリセル
ＳＷＬ：セクションワードライン
ＣＴ１：第１コンタクト部
ＳＲＤ：セクションローデコーダー
３０：第３電源ライン
ＧＰ：ゲートポリ層
ＭＯ：ＭＯ層
ＷＣ：ゲート連結部
ＭＣ：メタルコンタクト部
Ｍ１：第１金属配線層
Ｍ２：第２金属配線層
ＶＩＡ１：第１ビア層
ＰＷＲ：第１電源ライン
ＭＷＬ：メインワードライン
ＳＩＧ：信号ライン
ＭＬＫ１−ＢＬＫｎ：メモリブロック
ＩＮＶ：インバーター
ＢＬＳｉ：セクションワードライン選択ライン
ＣＴ３：第３コンタクト部
ＣＴ４：第４コンタクト部
ＣＴ５：第５コンタクト部
ＣＴ６：第６コンタクト部
ＶＩＡ２：第２ビア層
ＧＮＤ、ＶＳＳ：接地電圧
ＤＬ：ダミーライン

Claims (19)

1. 複数個のメモリセルを有する半導体メモリ装置のライン配置構造において、前記メモセルに連結されるビットラインを形成する第１金属配線ラインと、
   前記第１金属配線ラインの上部で前記第１金属配線ラインと交差するように配置されて前記メモリセルに連結されるセクションワードラインを形成する第２金属配線ラインと、
   前記第２金属配線ラインの上部で前記第２金属配線ラインと平行に配置されて第１電源ラインまたは信号ラインを形成する第３金属配線ラインと、を備え、
   前記セクションワードラインは、１つのセクションローデコーダーに連結されたメモリセルアレイ内の特定領域内で第１コンタクト部によりタッピングされてワードラインに連結され、
   平面視において、前記セクションワードラインと、ワードラインと、前記第１電源ラインまたは前記信号ラインと、他の前記セクションワードラインと、他のワードラインと、が順次に平行に配置される
   ことを特徴とする半導体メモリ装置のライン配置構造。
2. 前記第１電源ライン及び信号ラインは、前記セクションワードラインの垂直方向の上部を外れた領域に形成される
   ことを特徴とする請求項１に記載の半導体メモリ装置のライン配置構造。
3. 前記第１電源ラインは、前記メモリセルの動作を安定化させるための電源を供給するラインである
   ことを特徴とする請求項１に記載の半導体メモリ装置のライン配置構造。
4. 前記信号ラインは、前記半導体メモリ装置の動作に必要な信号を印加するためのラインである
   ことを特徴とする請求項１に記載の半導体メモリ装置のライン配置構造。
5. 前記セクションワードラインは、１つのセクションローデコーダーに連結されたブロック内の特定Ｉ／Ｏの間で第１コンタクト部により前記メモリセルに連結されたワードラインと連結される
   ことを特徴とする請求項１に記載の半導体メモリ装置のライン配置構造。
6. 前記セクションワードラインは前記第１コンタクト部まで形成され、前記第１コンタクト部の後は前記第１コンタクト部と一定間隔だけ離隔されて前記セクションワードラインと平行にダミー延長ラインが形成されている
   ことを特徴とする請求項５に記載の半導体メモリ装置のライン配置構造。
7. 前記ダミー延長ラインに電源電圧が印加されるかまたは接地電圧が印加される
   ことを特徴とする請求項６に記載の半導体メモリ装置のライン配置構造。
8. 前記第１電源ラインに印加される電圧が前記ビットラインと平行に形成された第２電源ラインに伝達されて前記メモリセルの動作が安定化されるようにするため、前記第１電源ラインと前記第２電源ラインとがコンタクトされる第２コンタクト部を備える
   ことを特徴とする請求項１に記載の半導体メモリ装置のライン配置構造。
9. 前記第１電源ラインは、前記セクションローデコーダーの領域において、前記第１電源ラインの下部で前記第１電源ラインと交差するように形成された第３電源ラインとコンタクトされて前記第１電源ラインに印加される電圧が前記第３電源ラインに伝達される
   ことを特徴とする請求項８に記載の半導体メモリ装置のライン配置構造。
10. 複数個のメモリセルを有する半導体メモリ装置のライン配置構造において、
    前記メモリセルに連結されるビットラインを形成する第１金属配線ラインと、
    前記第１金属配線ラインの上部で前記第１金属配線ラインと交差するように配置されて前記メモリセルに連結されたワードラインと連結されるセクションワードラインを形成する第２金属配線ラインと、
    セクションローデコーダーの入力端に連結されて前記セクションワードラインを選択するためのメインワードライン、前記メモリセルの動作を安定化させる電源を供給するための第１電源ライン、及び前記メモリ装置の動作に必要な信号を印加するための信号ラインを形成するため、前記第２金属配線ラインの上部で前記第２金属配線ラインと平行に配置される第３金属配線ラインと、を備え、
    前記セクションワードラインは、１つのセクションローデコーダーに連結されたメモリセルアレイ内の特定領域内で第１コンタクト部によりタッピングされてワードラインに連結され、
    平面視において、前記セクションワードラインと、ワードラインと、前記第１電源ラインまたは前記信号ラインと、他の前記セクションワードラインと、他のワードラインと、が順次に平行に配置される
    ことを特徴とする半導体メモリ装置のライン配置構造。
11. 前記セクションワードラインは、第１コンタクト部により前記メモリセルに連結されたワードラインと連結される
    ことを特徴とする請求項１０に記載の半導体メモリ装置のライン配置構造。
12. 前記第１コンタクト部は、前記ワードラインと前記セクションワードラインとの間のコンタクトのために前記第１金属配線ラインと同一な層に中間層を備える
    ことを特徴とする請求項１１に記載の半導体メモリ装置のライン配置構造。
13. 前記第１金属配線ラインにより前記メモリセルの動作に必要な電源を供給するための第２電源ラインが前記ビットラインと平行に形成される
    ことを特徴とする請求項１０に記載の半導体メモリ装置のライン配置構造。
14. 前記第１電源ラインに印加される電圧が前記第２電源ラインに伝達されるように前記第１電源ラインと前記第２電源ラインとが交差する部分でコンタクトされるようにする第２コンタクト部を備える
    ことを特徴とする請求項１３に記載の半導体メモリ装置のライン配置構造。
15. 前記第２コンタクト部は、前記第１電源ラインと前記第２電源ラインとの間のコンタクトのために前記第２金属配線ラインと同一な層に形成された中間層を備える
    ことを特徴とする請求項１４に記載の半導体メモリ装置でのライン配置構造。
16. 前記メインワードラインは、４個のセクションワードラインごとに１つずつ形成される
    ことを特徴とする請求項１０に記載の半導体メモリ装置のライン配置構造。
17. 前記メインワードラインの両側方に前記第１電源ラインが形成される
    ことを特徴とする請求項１０に記載の半導体メモリ装置のライン配置構造。
18. 前記メインワードラインの一つの側方には前記第１電源ラインが形成され、他の側方には前記信号ラインが形成される
    ことを特徴とする請求項１０に記載の半導体メモリ装置のライン配置構造。
19. 前記第１電源ライン及び第２電源ラインはそれぞれ電源電圧印加ラインと接地電圧印加ラインに区別されて配置され、第１電源ラインの電源電圧印加ラインは第２電源ラインの電源電圧印加ラインとコンタクトされ、第１電源ラインの接地電圧印加ラインは第２電源ラインの接地電圧印加ラインとコンタクトされる
    ことを特徴とする請求項１４に記載の半導体メモリ装置のライン配置構造。

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