JP3198420B2 - マイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関
し、特にメモリセルへの電源供給に好適な半導体メモリ
を備えたマイクロプロセッサに関する。

【０００２】

【従来の技術】従来、半導体メモリの電源配線は、特開
昭６４−３５９３４号公報に記載のように、２層目のア
ルミニウム膜をメモリセルの電源配線として使用してい
る例がある。このようにアルミニウム膜を２層用いた半
導体メモリでは、データ線やワード補強線などにそれぞ
れ１層目と２層目のアルミニウム膜を使用している。半
導体メモリに３層以上のアルミニウム膜を形成すること
は製造プロセスが確立していない為に実現していない。
従って、アルミニウム膜を電源配線として使用する場合
は、メモリセル内のデータ線やワード補強線の空きエリ
アか、あるいはメモリセル以外の部分に特別に電源配線
エリアを設けるなど、特別の配慮をする必要がある。

【０００３】

【発明が解決しようとする課題】半導体集積回路は、配
線の微細化が進むにつれ１チップ内に集積出来る素子数
が増加している。しかしそれ以上に、メモリ容量を大き
くしたいという要求のために１チップ内に取り込む素子
数は増加し、チップサイズは増大化する傾向にある。こ
のような背景のもと、メモリ素子の配線は細く長くなる
一方である。電源配線も同様であり、上記従来技術によ
れば、配線が細く長くなるに従い配線抵抗が増え、電源
インピーダンスが増大するという問題がある。すなわ
ち、電源インピーダンスの増大が電源電圧の低下を招
き、回路の動作マージンや動作速度を低下させるという
問題がある。

【０００４】要するに、本発明が解決しようとする課題
は、半導体メモリの電源配線のためにチップ面積を増大
させないようにすることにある。

【０００５】

【課題を解決するための手段】本発明の課題は、次の手
段により解決できる。

【０００６】本発明は、メモリセルアレーとメモリ周辺
回路とを備えてなる半導体メモリユニットが、他の回路
とともに半導体チップ上に形成されてなるマイクロプロ
セッサにおいて、前記半導体チップの周縁部に形成され
たＩ／Ｏ部に面する領域に前記メモリセルアレーを配置
し、該メモリセルアレーを挟んで前記Ｉ／Ｏ部の反対側
の領域に前記メモリ周辺回路を配置し、前記Ｉ／Ｏ部の
上層に前記半導体チップの周辺に沿って電源配線を配設
し、該電源配線から前記メモリセルアレーの上層に電源
配線を引き出し、該電源配線から各部に電源を供給する
ことを特徴とする。

【０００７】このように構成することにより、外部から
供給される電源の配線の幹線はＩ／Ｏ部の上層に配置さ
れ、メモリセルアレー領域は配線が混雑していないか
ら、Ｉ／Ｏ部に面する領域にメモリセルアレーを配置
し、メモリセル等に供給する電源の配線を、配線が混雑
していないメモリセルアレーの上層に配置することによ
り、スペースを有効に利用できる。その結果、チップサ
イズを増大させることなく電源配線を形成することがで
きる。

【０００８】

【０００９】また、メモリセルアレーの上層に形成され
た電源配線は、このメモリセルアレー内のデータ線及び
ワード線と異なるシート抵抗を持つ配線材で形成するこ
とができる。ここで、メモリセルアレーは、メモリセル
に対するデータ読み書き用のデータ線と、メモリセルの
アドレスを指定するメインワード線と、メモリセルに電
源を供給する電源配線とを備え、前記データ線と前記メ
インワード線は1層目と2層目に形成されたアルミニウム
膜に割付け、前記電源配線は３層目及び３層目より上層
に形成されたアルミニウム膜に割付けることができる。
この場合、電源配線がデータ線と同じ方向に配線される
ことが好ましい。

【００１０】

【実施の形態】以下、本発明の実施例について図を用い
て説明する。図中、同一部分には同一番号を付してあ
る。

【００１１】第１実施例 図１は第１実施例の半導体メモリの構成を示す透視平面
図である。図中、１００はメモリユニット、１０１はメ
モリセルをマトリクス状に配置したメモリセルアレー、
１０２はローアドレスを指定するＸデコーダ、１０３は
カラムアドレスを指定するＹデコーダやセンスアンプか
ら構成される周辺回路、１０４はＸデコーダ１０２から
出力されるメインワード線、１０５はメモリセルへのデ
ータの読み書きを行うためのデータ線、１０６及び１０
７はメモリセルアレー１０１上層に設けられた電源配線
である。本図の例では、電源配線１０６及び１０７はメ
モリセルのデータ線１０５と平行に設けられているが、
これ以外にメインワード線１０４と平行な方向に設ける
ことができる。

【００１２】図２は第１実施例のメモリユニットの構成
を示す透視平面図である。図中、２００はメモリユニッ
ト、２０１はメモリセルをマトリクス状に配置したメモ
リセルアレー、２０２はローアドレスを指定するＸデコ
ーダ、２０３はカラムアドレスを指定するＹデコーダや
センスアンプから構成される周辺回路である。２０４は
接地電位の電源配線、２０５は電源電位の電源配線であ
り、共に３層目アルミニウム膜からなりメモリセルアレ
ー２０１の上層に設けられている。３層目アルミニウム
膜の形成は従来コストと時間がかかり実施されていなか
ったが、製造プロセスの進歩により可能となった。接地
電位の電源配線２０４及び電源電位の電源配線２０５
は、メモリセル内に設けられた２層目アルミニウム膜か
ら成る接地電位の電源配線及び電源電位の電源配線にそ
れぞれ接続されている。前記メモリセル内に設けられた
２層目アルミニウム膜から成る接地電位の電源配線及び
電源電位の電源配線は、電源配線２０４、２０５と直交
する方向にメモリセル間同士それぞれ接続されている。
また、電源電位の電源配線２０５は、メモリセルと周辺
回路の１部に設けられている２層目アルミニウム膜から
成る電源電位の電源配線に接続されている。本実施例に
よれば、メモリセル内や周辺回路に設けられた２層目ア
ルミニウム膜からなる電源配線を、メモリセルアレー２
０１の上層全面に設けた３層目アルミニウム膜で補強す
ることができる。そのため、メモリユニット２００以外
のエリアに電源幹線を特別に設けなくてもメモリセルや
周辺回路の電源インピーダンスを低くすることができ
る。すなわち、ＬＳＩチップの面積を増大させることな
くメモリユニット２００内の各回路を、電源電圧の低下
に起因する回路の動作マージンの低下や動作速度の低下
を防止することができる。本実施例のように多層で半導
体装置を形成すると上の層程厚くなるからシート抵抗が
小さくなり、最も上層の３層目に電源幹線を設けると電
源インピーダンスをより低くすることが出来る。

【００１３】図３は図２に示したメモリユニットのメモ
リセル配線パターン透視平面図である。３０１はメモリ
セル、３０２ポリシリコン膜からなるワード線、３０３
及び３０４は１層目アルミニウム膜からなる差動のデー
タ線対である。３０５はメインワード線、３０６はワー
ド補強線、３０７、３０８はメモリセル内に設けられた
電源電位及び接地電位用の電源配線である。メインワー
ド線３０５、ワード補強線３０６、メモリセル内電源配
線３０７及び３０８は２層目アルミニウム膜から構成さ
れている。ワード線３０２とワード補強線３０６は、メ
モリセル３０１以外のエリアで接続されている。本図で
は、差動のデータ線対３０３、３０４を１層目アルミニ
ウム膜で構成し、メインワード線３０５、ワード補強線
３０６、電源配線３０７、３０８を２層目アルミニウム
膜で構成しているが、１層目アルミニウム膜と２層目ア
ルミニウム膜を逆にして、差動のデータ線対３０３及び
３０４を２層目アルミニウム膜から構成し、メインワー
ド線３０５、ワード補強線３０６、メモリセル内電源配
線３０７及び３０８を１層目アルミニウム膜で構成する
ことも可能である。

【００１４】次にメモリセルへの電源供給を示す第１の
例を説明する。図４は図３に示したメモリセルへの電源
供給配線を示す透視平面図である。メモリセル３０１が
マトリクス状に配置されたメモリセルアレー２０１の上
層に接地電位の電源配線２０４と電源電位の電源配線２
０５が交互に設けられている。メモリセル３０１はデー
タ線対３０３、３０４方向にメインワード線３０５を中
心としてミラー反転しながら配置されている。従って、
メインワード線３０５は両側２つのメモリセルで１本を
共用することになる。４０１はコンタクトホールで接地
電位の電源配線２０４とメモリセル内の接地電位の電源
配線３０８を接続している。４０２もコンタクトホール
で電源電位の電源配線２０５とメモリセル内の電源電位
の電源配線３０７を接続している。このように接地電位
の電源配線２０４はメモリセル内の接地電位の電源配線
３０８を介して隣の接地電位の電源配線２０４と接続し
ている。同様に電源電位の電源配線２０５もメモリセル
内の電源電位の電源配線３０７を介して隣の電源電位の
電源配線２０５と接続している。本図では、接地電位の
電源配線２０４と電源電位の電源配線２０５をメモリセ
ル内のデータ線３０３、３０４と平行に設けている。メ
インワード線３０５の両側２つのメモリセルにおいて、
選ばれたワードすなわちワード線３０２がＨになった方
のメモリセルだけが動作する。従って、１つの接地電位
の電源配線２０４や電源電位の電源配線２０５について
みると、ワード線３０２がＨになった方のメモリセルへ
コンタクトホールを介してメモリセル電流を供給し、同
時にメモリセル内の電源配線３０７や３０８を介してコ
ンタクトホールを有しない隣のメモリセルへメモリセル
電流を供給し２つ分のメモリセル電流を供給すればよい
から電源配線２０４、２０５は電圧降下が小さくなる効
果がある。また本図では、メモリセル毎に接地電位の電
源配線或いは電源電位の電源配線を設けているが、ワー
ド線３０２の方向で複数メモリセルをまとめて接地電位
の電源配線或いは電源電位の電源配線を設けてもよい。

【００１５】図５は図４に示したメモリセルの断面を示
す縦断面図である。基板３１０上の半導体に拡散層３１
４が形成され、拡散層３１４にタングステン３１５のセ
ル内配線が接続されている。タングステン３１５のセル
内配線間にポリシリコンゲート３１６が形成されてい
る。タングステン３１５の上の層に１層目アルミニウム
膜３１１が形成されデータ線３０３、３０４として用い
られ、１層目アルミニウム膜３１１の上の層に２層目ア
ルミニウム膜３１２が形成されメインワード線３０５、
ワード補強線３０６、メモリセル内の電源配線３０７、
３０８として用いられ、更に２層目アルミニウム膜の上
の層に３層目アルミニウム膜３１３が形成され電源配線
２０４、２０５として用いられている。なお各層のアル
ミニウム膜の間には絶縁膜３１７が配置されている。

【００１６】次にメモリセルへの電源供給を示す第２の
例を説明する。図６は図３に示したメモリセルへの電源
供給配線を示す透視平面図である。５０１はメモリセ
ル、５０２はメモリセル内の接地電位の電源配線であ
り、２層目アルミニウム膜から構成されている。５０３
はメモリセル内の電源電位の電源配線であり、２層目ア
ルミニウム膜から構成されている。５０４はコンタクト
ホールであり、接地電位の電源配線２０４とメモリセル
内の接地電位の電源配線５０２を接続している。５０５
もコンタクトホールであり、電源電位の電源配線２０５
とメモリセル内の電源電位の電源配線５０３を接続して
いる。本図では、１つのメモリセル毎に接地電位の電源
配線２０４と電源電位の電源配線２０５の両配線を設け
ているため、メモリセル内に設けられた接地電位の電源
配線５０２と電源電位の電源配線５０３は、両隣のメモ
リセルと接続する必要がない。従って、メモリセル内の
接地電位の電源配線５０２と電源電位の電源配線５０３
はセル境界まで配線を伸ばしておく必要がなく、メモリ
セルサイズを小さくできるという効果がある。

【００１７】次にメモリセルの代表的な構成の２例を示
す。図７は一般的な４ＭＯＳメモリセルの回路図であ
る。６０１、６０２は差動のデータ線対であり、例えば
１層目アルミニウム膜から構成される。６０３はワード
線であり、例えばポリシリコン膜から構成される。６０
４、６０５及び６０８、６０９はＮＭＯＳＦＥＴ、６０
６、６０７は高抵抗、６１０は電源端子、６１１は接地
端子である。

【００１８】図８は一般的な６ＭＯＳメモリセルの回路
図である。７０１、７０２はＰＭＯＳＦＥＴである。

【００１９】図９はＬＳＩチップにおけるメモリユニッ
トの配置を示す透視平面図である。８０１はＬＳＩチッ
プ、８０２はボンディングパッド、８０３はＩ／Ｏセ
ル、８０４はチップ内部回路用の接地電位の電源配線、
８０５はチップ内部回路用の電源電位の電源配線であ
り、どちらもＩ／Ｏセル８０３の上層に２層目アルミニ
ウム膜で構成されている。８０６は３層目アルミニウム
膜で構成された接地電位の電源配線であり、チップ内部
回路用の接地電位の電源配線８０４からメモリユニット
２００或いは８１０へコンタクトホール８０８を介して
接続されている。８０７は３層目アルミニウム膜で構成
された電源電位の電源配線であり、チップ内部回路用の
電源電位の電源配線８０５からメモリユニット２００或
いは８１０へコンタクトホール８０９を介して接続され
ている。８１１、８１４はメモリセルアレー、８１２、
８１５はＸデコーダ、８１３はメモリ周辺回路である。
本図では、Ｉ／Ｏセル上層の電源配線８０４、８０５か
ら直接メモリユニット２００或いは８１０へ電源配線が
接続されている。これにより、メモリユニット２００或
いは８１０以外のエリアに電源幹線を特別設ける必要が
なく、ＬＳＩチップの面積を小さくできるという効果が
ある。

【００２０】第２実施例 図１０は第２実施例の半導体メモリの構成を示す透視平
面図である。２０６、２０７、２０８はそれぞれ電位の
異なる接地電位用の電源配線及び電源電位用の電源配線
である。例えば、２０６は周辺回路へ接続される接地電
位の電源配線、２０７はメモリセル及び周辺回路へ接続
される電源電位の電源配線、２０８は第３の電位でメモ
リセルへ接続されるための接地電位の電源配線である。
本図では電位の異なる３種類の電源配線について説明し
たが、電位の異なる３種類以上の電源配線が存在するこ
とも可能である。

【００２１】第３実施例 図１１は第３実施例の半導体メモリの構成を示す透視平
面図である。２０９、２１０は接地電位或いは電源電位
供給用の電源配線であり、メモリセルアレー２０１の上
層全面に形成されている。電源配線２０９、２１０は、
同電位の電源電位であっても良いし異電位の電源電位で
あっても良い。

【００２２】第４実施例 図１２は第４実施例の半導体メモリの構成を示す透視平
面図である。２１１、２１２は接地電位或いは電源電位
用の電源配線であり、それぞれ異なる配線層から構成さ
れている。例えば、電源配線２１１を接地電位用の３層
目アルミニウム膜で構成し、電源配線２１２を電源電位
用の４層目アルミニウム膜から構成している。本図で
は、３層目と４層目のアルミニウム膜に異なる電位を与
えたが、３種類以上の配線層を設け同電位や異電位の電
源電位を多様な例で割り当てることも可能である。

【００２３】以上述べたように、メモリユニット内のメ
モリセルアレー上層を全面電源配線エリアとして利用で
きるため、電源配線を強化する目的でメモリユニット以
外の場所に余分に電源配線エリアを確保する必要がな
い。従って、このような半導体メモリを用いたスタティ
ックＲＡＭ、マイクロプロセッサ、ゲートアレイ等はチ
ップの面積を増大させることなくチップ内部の電源電圧
降下を防止すると共に、電源電圧の低下に起因する回路
の動作マージンの低下や動作速度の低下を防止すること
ができる。

【００２４】

【発明の効果】以上説明したように、本発明によれば、
チップ面積を増大させることなく半導体メモリの電源配
線を配置することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の半導体メモリの構成を示
す透視平面図である。

【図２】本発明の第１実施例のメモリユニットの構成を
示す透視平面図である。

【図３】図２に示したメモリユニットのメモリセル配線
パターン透視平面図である。

【図４】図３に示したメモリセルへの電源供給配線を示
す透視平面図である。

【図５】図４に示したメモリセルの断面を示す縦断面図
である。

【図６】図３に示したメモリセルへの電源供給配線を示
す透視平面図である。

【図７】一般的な４ＭＯＳメモリセルの回路図である。

【図８】一般的な６ＭＯＳメモリセルの回路図である。

【図９】ＬＳＩチップにおけるメモリユニットの配置を
示す透視平面図である。

【図１０】本発明の第２実施例の半導体メモリの構成を
示す透視平面図である。

【図１１】本発明の第３実施例の半導体メモリの構成を
示す透視平面図である。

【図１２】本発明の第４実施例の半導体メモリの構成を
示す透視平面図である。

【符号の説明】

１００ メモリユニット １０１ メモリセルアレイ １０２ Ｘデコーダ １０３ メモリ周辺回路 １０４ メインワード線 １０５ データ線 １０６ 電源配線 １０７ 電源配線 ２０４ 電源配線 ２０５ 電源配線 ２０６ 電源配線 ２０７ 電源配線 ２０８ 電源配線 ２０９ 電源配線 ２１０ 電源配線 ２１１ 電源配線 ２１２ 電源配線 ３０７ メモリセル内の電源配線 ３０８ メモリセル内の電源配線 ３１１ １層目アルミニウム膜 ３１２ ２層目アルミニウム膜 ３１３ ３層目アルミニウム膜 ８０６ 電源配線 ８０７ 電源配線

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−217631（ＪＰ，Ａ) 特開 昭62−67835（ＪＰ，Ａ) 特開 平１−272149（ＪＰ，Ａ) 特開 昭62−188363（ＪＰ，Ａ) 特開 昭64−61051（ＪＰ，Ａ) 特開 昭64−35934（ＪＰ，Ａ) 特開 平２−36563（ＪＰ，Ａ) 特開 平１−166553（ＪＰ，Ａ) 特開 昭60−170966（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/3205 H01L 21/82 H01L 21/8242

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 メモリセルアレーとメモリ周辺回路とを
   備えてなる半導体メモリユニットが、他の回路とともに
   半導体チップ上に形成されてなるマイクロプロセッサに
   おいて、前記半導体チップの周縁部に形成されたＩ／Ｏ
   部に面する領域に前記メモリセルアレーを配置し、該メ
   モリセルアレーを挟んで前記Ｉ／Ｏ部の反対側の領域に
   前記メモリ周辺回路を配置し、前記Ｉ／Ｏ部の上層に前
   記半導体チップの周辺に沿って電源配線を配設し、該電
   源配線から前記メモリセルアレーの上層に電源配線を引
   き出し、該電源配線から各部に電源を供給することを特
   徴とするマイクロプロセッサ。
2. 【請求項２】 前記メモリセルアレーの上層に形成され
   た電源配線は、該メモリセルアレー内のデータ線及びワ
   ード線と異なるシート抵抗を持つ配線材で形成されたこ
   とを特徴とする請求項１に記載のマイクロプロセッサ。
3. 【請求項３】 前記メモリセルアレーは、メモリセルに
   対するデータ読み書き用のデータ線と、メモリセルのア
   ドレスを指定するメインワード線と、メモリセルに電源
   を供給する電源配線とを備え、前記データ線と前記メイ
   ンワード線は1層目と2層目に形成されたアルミニウム膜
   に割付け、前記電源配線は３層目及び３層目より上層に
   形成されたアルミニウム膜に割付けてなることを特徴と
   する請求項１に記載のマイクロプロセッサ。
4. 【請求項４】 前記メモリセルに電源を供給する電源配
   線が、前記データ線と同じ方向に配線されたことを特徴
   とする請求項３に記載のマイクロプロセッサ。