JP2785655B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 27
- 239000002184 metal Substances 0.000 claims description 68
- 229910052751 metal Inorganic materials 0.000 claims description 68
- 229910021332 silicide Inorganic materials 0.000 claims description 22
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 22
- 239000003990 capacitor Substances 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 230000004913 activation Effects 0.000 claims description 6
- 238000003491 array Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 23
- 230000002093 peripheral effect Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
シェアードセンスアンプ方式を用いたダイナミック型半
導体記憶装置に関する。
シェアードセンスアンプ方式を用いたダイナミック型半
導体記憶装置に関する。
【０００２】
【従来の技術】シェアードセンスアンプ方式を用いたダ
イナミック型半導体記憶装置は、センスアンプとデータ
出力線間のスイッチを制御する選択信号を出す列デコー
ダ回路を複数のセンスアンプで共有する方式で（特願昭
５５−４１６２２参照）、列デコーダの数を減らすこと
ができるため、半導体装置の大規模化において、面積の
増大を防ぐことが可能になる。図６〜図１０は、従来の
シェアードセンスアンプ方式を用いた半導体装置のレイ
アウトを示した図であり、配線に用いた材料の抵抗値お
よび半導体装置の規模により、いくつかの方式がある。
イナミック型半導体記憶装置は、センスアンプとデータ
出力線間のスイッチを制御する選択信号を出す列デコー
ダ回路を複数のセンスアンプで共有する方式で（特願昭
５５−４１６２２参照）、列デコーダの数を減らすこと
ができるため、半導体装置の大規模化において、面積の
増大を防ぐことが可能になる。図６〜図１０は、従来の
シェアードセンスアンプ方式を用いた半導体装置のレイ
アウトを示した図であり、配線に用いた材料の抵抗値お
よび半導体装置の規模により、いくつかの方式がある。
【０００３】図６は、第１の従来技術のレイアウト図を
示し、多結晶シリコン層１層、金属シリサイド層１層、
金属配線層１層の計３層の配線を用いる方式で、ワード
線４０１に多結晶シリコンを用い、メモリセル４０２の
ＭＩＳトランジスタのゲート電極と共用し、また、ビッ
ト線４０３および列デコーダからの選択信号を伝える配
線４０４（以後、Ｙスイッチ４０４と称する）が、同層
の金属シリサイド配線から成り、Ｙスイッチ４０４は、
ビット線４０３の４本に１本または８本に１本の割合で
配列されている。さらに、金属配線は、ワード線４０１
を実質的に低抵抗化させる目的でセルアレイ４０５上に
配列されたワード裏打ち配線４０６、センスアンプ駆動
信号等センスアンプ４０７内をワード線方向に配置され
たアレイ信号４０８、行デコーダ４０９、列デコーダ４
１０、アレイ信号駆動回路４１１および周辺回路内の配
線に用いられる。
示し、多結晶シリコン層１層、金属シリサイド層１層、
金属配線層１層の計３層の配線を用いる方式で、ワード
線４０１に多結晶シリコンを用い、メモリセル４０２の
ＭＩＳトランジスタのゲート電極と共用し、また、ビッ
ト線４０３および列デコーダからの選択信号を伝える配
線４０４（以後、Ｙスイッチ４０４と称する）が、同層
の金属シリサイド配線から成り、Ｙスイッチ４０４は、
ビット線４０３の４本に１本または８本に１本の割合で
配列されている。さらに、金属配線は、ワード線４０１
を実質的に低抵抗化させる目的でセルアレイ４０５上に
配列されたワード裏打ち配線４０６、センスアンプ駆動
信号等センスアンプ４０７内をワード線方向に配置され
たアレイ信号４０８、行デコーダ４０９、列デコーダ４
１０、アレイ信号駆動回路４１１および周辺回路内の配
線に用いられる。
【０００４】図７は、第２の従来技術のレイアウト図を
示し、多結晶シリコン層１層、金属配線層２層の計３層
の配線層を用いる方式である。第２の従来技術は、第１
の従来技術の金属シリサイド層を金属配線に置き換えた
構成で、Ｙスイッチ４０４の抵抗が、金属配線にした分
小さくなり、第１の従来技術より多くのセンスアンプ４
０７を接続でき、半導体装置の大規模化に適している。
示し、多結晶シリコン層１層、金属配線層２層の計３層
の配線層を用いる方式である。第２の従来技術は、第１
の従来技術の金属シリサイド層を金属配線に置き換えた
構成で、Ｙスイッチ４０４の抵抗が、金属配線にした分
小さくなり、第１の従来技術より多くのセンスアンプ４
０７を接続でき、半導体装置の大規模化に適している。
【０００５】図８は、第３の従来技術のレイアウト図を
示し、多結晶シリコンと金属シリサイドの積層配線層
（以下、ポリサイド層と称す）１層、金属シリサイド配
線層１層、金属配線層１層の計３層の配線層を用いる方
式で、ワード線６０１にポリサイド層を用い、メモリセ
ル６０２のＭＩＳトランジスタのゲート電極と共有し、
Ｙスイッチ６０４に金属シリサイド層を用い、ビット線
６０３、センスアンプ６０７内のアレイ信号６０８、行
デコーダ６０９、列デコーダ６１０、アレイ信号駆動回
路６１１および周辺回路内の配線に金属配線を用いた。
この第３の技術は、第１、第２の従来技術と異なりビッ
ト線とＹスイッチを別の配線層で形成するので、同じ加
工技術を用いた場合、Ｙスイッチがない分ビット線間隔
を狭くできメモリセルアレイサイズを小さくできるメリ
ットがある。また、Ｙスイッチ６０４が広い間隔で配置
されるので配線幅を第１の従来技術例と比べ広くでき、
抵抗を小さくできるので大容量化には適している。
示し、多結晶シリコンと金属シリサイドの積層配線層
（以下、ポリサイド層と称す）１層、金属シリサイド配
線層１層、金属配線層１層の計３層の配線層を用いる方
式で、ワード線６０１にポリサイド層を用い、メモリセ
ル６０２のＭＩＳトランジスタのゲート電極と共有し、
Ｙスイッチ６０４に金属シリサイド層を用い、ビット線
６０３、センスアンプ６０７内のアレイ信号６０８、行
デコーダ６０９、列デコーダ６１０、アレイ信号駆動回
路６１１および周辺回路内の配線に金属配線を用いた。
この第３の技術は、第１、第２の従来技術と異なりビッ
ト線とＹスイッチを別の配線層で形成するので、同じ加
工技術を用いた場合、Ｙスイッチがない分ビット線間隔
を狭くできメモリセルアレイサイズを小さくできるメリ
ットがある。また、Ｙスイッチ６０４が広い間隔で配置
されるので配線幅を第１の従来技術例と比べ広くでき、
抵抗を小さくできるので大容量化には適している。
【０００６】しかしながら、第２の従来技術例のように
Ｙスイッチに金属配線を用いたものと比べ、抵抗が増大
するので、第２の従来技術例ほどは、大容量化に適して
いない。この他、ワード線の低抵抗化のためのワード裏
打ち配線を用いず、ワード線にポリサイド層を用いるこ
とによる低抵抗化を行うため、ワード裏打ち方式ほどの
低抵抗化ができず、ワード線に接続できるセル数を増や
せない。
Ｙスイッチに金属配線を用いたものと比べ、抵抗が増大
するので、第２の従来技術例ほどは、大容量化に適して
いない。この他、ワード線の低抵抗化のためのワード裏
打ち配線を用いず、ワード線にポリサイド層を用いるこ
とによる低抵抗化を行うため、ワード裏打ち方式ほどの
低抵抗化ができず、ワード線に接続できるセル数を増や
せない。
【０００７】図９は、第４の従来技術のレイアウト図を
示す。第４の従来技術は、多結晶シリコン配線層１層、
金属シリサイド配線層１層、金属配線層２層の計４層の
配線層を用いる方式である。多結晶シリコン配線層をポ
リサイド配線層に置換して用いる場合もある。この第４
の従来技術例では、ワード線７０１に多結晶シリコン層
またはポリサイド層を用いメモリセル７０２のＭＩＳト
ランジスタのゲート電極と共有し、ビット線７０３に金
属シリサイド層を用い、セルアレイ７０５上にワード線
７０１と平行に配置したワード裏打ち配線７０６と、セ
ンスアンプ７０７上をワード線７０１と平行に配置した
アレイ信号７０８と、行デコーダ７０９内、列デコーダ
７１０内、アレイ信号駆動回路７１１内および周辺回路
内の配線の一部に２層の金属配線のうちの一層を用い、
セルアレイ７０５およびセンサンプ７０７上にワード線
７０１と垂直に配置したＹスイッチ７０４と、行デコー
ダ７０９内、列デコーダ７１０内、アレイ信号駆動回路
７１１内および周辺回路内の配線の一部を、２層の金属
配線のうちの残りの１層を用いた。この第４の従来技術
例は、Ｙスイッチ７０４と、ワード裏打ち配線７０６を
別層の金属配線層で形成するため、第１、第２、第３の
従来技術例と比べ、ワード線と平行方向配線垂直方向配
線共に低抵抗化が可能になり、大容量化に適している。
示す。第４の従来技術は、多結晶シリコン配線層１層、
金属シリサイド配線層１層、金属配線層２層の計４層の
配線層を用いる方式である。多結晶シリコン配線層をポ
リサイド配線層に置換して用いる場合もある。この第４
の従来技術例では、ワード線７０１に多結晶シリコン層
またはポリサイド層を用いメモリセル７０２のＭＩＳト
ランジスタのゲート電極と共有し、ビット線７０３に金
属シリサイド層を用い、セルアレイ７０５上にワード線
７０１と平行に配置したワード裏打ち配線７０６と、セ
ンスアンプ７０７上をワード線７０１と平行に配置した
アレイ信号７０８と、行デコーダ７０９内、列デコーダ
７１０内、アレイ信号駆動回路７１１内および周辺回路
内の配線の一部に２層の金属配線のうちの一層を用い、
セルアレイ７０５およびセンサンプ７０７上にワード線
７０１と垂直に配置したＹスイッチ７０４と、行デコー
ダ７０９内、列デコーダ７１０内、アレイ信号駆動回路
７１１内および周辺回路内の配線の一部を、２層の金属
配線のうちの残りの１層を用いた。この第４の従来技術
例は、Ｙスイッチ７０４と、ワード裏打ち配線７０６を
別層の金属配線層で形成するため、第１、第２、第３の
従来技術例と比べ、ワード線と平行方向配線垂直方向配
線共に低抵抗化が可能になり、大容量化に適している。
【０００８】図１０は、第５の従来技術のレイアウト図
を示し、ポリサイド配線層１層、金属シリサイド配線層
１層、金属配線層２層の計４層の配線層を用いる方式
で、ワード線８０１にポリサイド配線層を用い、メモリ
セル８０２のＭＩＳトランジスタのゲート電極を共有
し、ビット線８０３に金属シリサイド配線層を用い、セ
ルアレイ８０５上にワード線８０１と平行に配置した主
ワード線８０６と、センスアンプ８０７上にワード線８
０１と平行に配置したアレイ信号８０８と、行デコーダ
８０９内、列デコーダ８１０内、アレイ信号駆動回路８
１１内、分割デコーダ８１２内、分割デコーダ駆動回路
８１３内および周辺回路内の配線の一部に２層の金属配
線の１層を用い、セルアレイ８０５およびセンスアンプ
８０７上にワード線８０１と垂直に配置したＹスイッチ
８０４と、分割デコーダ８１２上にワード線８０１と垂
直に配置した分割デコーダ駆動信号線８１４と、行デコ
ーダ８０９内、列デコーダ８１０内、アレイ信号駆動回
路８１１内、分割デコーダ８１２内、分割デコーダ駆動
回路８１３内および周辺回路内の配線の一部に２層の金
属配線のうちの残りの１層を用いる。この第５の従来技
術例は、第４の従来技術例のワード裏打ち配線を廃止
し、かわりに、行デコーダの一部をメモリセル内に分散
配置し、分割デコーダ８１２とし、分割デコーダ８１２
および行デコーダ８０９間を主ワード線８０６で接続
し、分割デコーダ８１２内でのワード線８０１の選択の
ために必要な信号を、分割デコーダ駆動回路８１３およ
び分割デコーダ駆動信号線８１４で受けるものである。
（K.Noda, T.Saeki, A.Tsujimoto, T.Murotani andK.Ko
yama, “A boosted Dual Word-line Decoding Scheme f
or 256MbDRAMs”, 1992 Symposium on VLSI Circuits D
igest of Technical Papers, pp. 112-113.T.Sugibayas
hi, et. al,“A 30ns 256Mb DRAM with multi-divideda
rray structure ”, 1993 IEEE ISSCC Digest of Techn
ical Papers, pp. 50-51 ）．この第５の従来例の主ワ
ード線８０６は、ワード裏打線の２n 倍のピッチで配置
できるので低抵抗化が可能であり、より大容量化に適し
ている。
を示し、ポリサイド配線層１層、金属シリサイド配線層
１層、金属配線層２層の計４層の配線層を用いる方式
で、ワード線８０１にポリサイド配線層を用い、メモリ
セル８０２のＭＩＳトランジスタのゲート電極を共有
し、ビット線８０３に金属シリサイド配線層を用い、セ
ルアレイ８０５上にワード線８０１と平行に配置した主
ワード線８０６と、センスアンプ８０７上にワード線８
０１と平行に配置したアレイ信号８０８と、行デコーダ
８０９内、列デコーダ８１０内、アレイ信号駆動回路８
１１内、分割デコーダ８１２内、分割デコーダ駆動回路
８１３内および周辺回路内の配線の一部に２層の金属配
線の１層を用い、セルアレイ８０５およびセンスアンプ
８０７上にワード線８０１と垂直に配置したＹスイッチ
８０４と、分割デコーダ８１２上にワード線８０１と垂
直に配置した分割デコーダ駆動信号線８１４と、行デコ
ーダ８０９内、列デコーダ８１０内、アレイ信号駆動回
路８１１内、分割デコーダ８１２内、分割デコーダ駆動
回路８１３内および周辺回路内の配線の一部に２層の金
属配線のうちの残りの１層を用いる。この第５の従来技
術例は、第４の従来技術例のワード裏打ち配線を廃止
し、かわりに、行デコーダの一部をメモリセル内に分散
配置し、分割デコーダ８１２とし、分割デコーダ８１２
および行デコーダ８０９間を主ワード線８０６で接続
し、分割デコーダ８１２内でのワード線８０１の選択の
ために必要な信号を、分割デコーダ駆動回路８１３およ
び分割デコーダ駆動信号線８１４で受けるものである。
（K.Noda, T.Saeki, A.Tsujimoto, T.Murotani andK.Ko
yama, “A boosted Dual Word-line Decoding Scheme f
or 256MbDRAMs”, 1992 Symposium on VLSI Circuits D
igest of Technical Papers, pp. 112-113.T.Sugibayas
hi, et. al,“A 30ns 256Mb DRAM with multi-divideda
rray structure ”, 1993 IEEE ISSCC Digest of Techn
ical Papers, pp. 50-51 ）．この第５の従来例の主ワ
ード線８０６は、ワード裏打線の２n 倍のピッチで配置
できるので低抵抗化が可能であり、より大容量化に適し
ている。
【０００９】図１１は、従来技術のセンスアンプ領域の
回路図の一例を示す。従来のセンスアンプ領域の回路で
は、ビット線９０３とＹスイッチ９０４が平行に配置さ
れ、また、書き込みデータ線９２１、書き込み駆動信号
９２２、読み出しデータ線９２３、読み出し駆動信号９
２４、Ｎチャネルセンスアンプ駆動信号９２５およびＰ
チャネルセンスアンプ駆動信号９２６等のアレイ信号９
０８がビット線９０３と垂直に配置される。アレイ信号
９０８のうちＮチャネルセンスアンプ駆動信号９２５と
Ｐチャネルセンスアンプ駆動信号９２６は、従来技術例
の回路構成ではビット線９０３の充放電電流を通すため
低抵抗材料を用いる必要があり、金属配線を要する。
回路図の一例を示す。従来のセンスアンプ領域の回路で
は、ビット線９０３とＹスイッチ９０４が平行に配置さ
れ、また、書き込みデータ線９２１、書き込み駆動信号
９２２、読み出しデータ線９２３、読み出し駆動信号９
２４、Ｎチャネルセンスアンプ駆動信号９２５およびＰ
チャネルセンスアンプ駆動信号９２６等のアレイ信号９
０８がビット線９０３と垂直に配置される。アレイ信号
９０８のうちＮチャネルセンスアンプ駆動信号９２５と
Ｐチャネルセンスアンプ駆動信号９２６は、従来技術例
の回路構成ではビット線９０３の充放電電流を通すため
低抵抗材料を用いる必要があり、金属配線を要する。
【００１０】
【発明が解決しようとする課題】従来のシェアードセン
スアンプ方式を用いた半導体装置では、１台の列デコー
ダで複数のセンスアンプをＹスイッチを用いて制御する
ことで、列デコーダの数を少なくし、半導体装置の大容
量化に伴う面積増大を抑制している。したがって、大容
量化が、１Ｍｂｉｔ，４Ｍｂｉｔ，１６Ｍｂｉｔ，６４
Ｍｂｉｔと進むにしたがって、１台の列デコーダに接続
されるセンスアンプの数が増大し、Ｙスイッチの低抵抗
化が必須となり、第４、第５の従来技術例にみられるよ
うにセルアレイ上ではＹスイッチのみに使用する金属配
線層が必要となる。一方センスアンプ上のアレイ信号線
は、大電流を通すため、低抵抗の金属配線を用いる必要
がある。したがって、シェアードセンスアンプ方式を用
いる大容量の半導体装置では、センスアンプ部でＹスイ
ッチと、アレイ信号線を交差させるため、第４、第５の
従来例にみられるようにキャパシタ形成に用いる導電層
以外に４層配線を用いて構成されていた。そのため、工
程数の増大とそれに伴う歩留まりの低下を招くという問
題点があった。
スアンプ方式を用いた半導体装置では、１台の列デコー
ダで複数のセンスアンプをＹスイッチを用いて制御する
ことで、列デコーダの数を少なくし、半導体装置の大容
量化に伴う面積増大を抑制している。したがって、大容
量化が、１Ｍｂｉｔ，４Ｍｂｉｔ，１６Ｍｂｉｔ，６４
Ｍｂｉｔと進むにしたがって、１台の列デコーダに接続
されるセンスアンプの数が増大し、Ｙスイッチの低抵抗
化が必須となり、第４、第５の従来技術例にみられるよ
うにセルアレイ上ではＹスイッチのみに使用する金属配
線層が必要となる。一方センスアンプ上のアレイ信号線
は、大電流を通すため、低抵抗の金属配線を用いる必要
がある。したがって、シェアードセンスアンプ方式を用
いる大容量の半導体装置では、センスアンプ部でＹスイ
ッチと、アレイ信号線を交差させるため、第４、第５の
従来例にみられるようにキャパシタ形成に用いる導電層
以外に４層配線を用いて構成されていた。そのため、工
程数の増大とそれに伴う歩留まりの低下を招くという問
題点があった。
【００１１】本発明は、キャパシタを形成する導電層以
外の配線層を３層の構成で、大容量化できる半導体装置
を提供しようとするものである。
外の配線層を３層の構成で、大容量化できる半導体装置
を提供しようとするものである。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
前記キャパシタ形成用導電層以外に、配線層を３層有
し、前記ワード線、ビット線、および、Ｙスイッチがセ
ルアレイ上で互いに別の配線層で形成され、Ｙスイッチ
がセルアレイ上で金属配線層から形成されるものであ
り、さらに、上記Ｙスイッチが、セルアレイ上では金属
配線層から成るが、センスアンプ上では、キャパシタの
プレート電極と同層の導電層から成るものである。
前記キャパシタ形成用導電層以外に、配線層を３層有
し、前記ワード線、ビット線、および、Ｙスイッチがセ
ルアレイ上で互いに別の配線層で形成され、Ｙスイッチ
がセルアレイ上で金属配線層から形成されるものであ
り、さらに、上記Ｙスイッチが、セルアレイ上では金属
配線層から成るが、センスアンプ上では、キャパシタの
プレート電極と同層の導電層から成るものである。
【００１３】また、前記３層の配線層について、下記の
ような実施態様がある。
ような実施態様がある。
【００１４】ＭＩＳトランジスタのゲート電極を形成
し、ポリサイド層配線から成り、その一部がワード線を
形成する第１の配線層と、金属シリサイド配線またはポ
リサイド層配線から成り、その一部がビット線を形成す
る第２の配線層と、金属配線から成り、その一部がセル
アレイ上でＹスイッチを形成する第３の配線層を有する
ものでもよい。
し、ポリサイド層配線から成り、その一部がワード線を
形成する第１の配線層と、金属シリサイド配線またはポ
リサイド層配線から成り、その一部がビット線を形成す
る第２の配線層と、金属配線から成り、その一部がセル
アレイ上でＹスイッチを形成する第３の配線層を有する
ものでもよい。
【００１５】また、Ｙスイッチの間に、電源線および接
地線がセルアレイ上とセンスアンプ上に配置され、電源
線は、センスアンプ領域でＰチャネルＭＯＳトランジス
タのソースに接続され、該ＰチャネルＭＯＳトランジス
タのドレインは、ＰチャネルＭＯＳトランジスタで構成
されるフリップフロップ型センスアンプの共通のソース
と接続され、該ＰチャネルＭＯＳトランジスタのゲート
電極は、前記第１の配線層の一部から成りＰチャネルセ
ンスアンプ活性化信号線を形成し、上記接地線は、セン
スアンプ領域でＮチャネルＭＯＳトランジスタのソース
に接続され、該ＮチャネルＭＯＳトランジスタのドレイ
ンは、ＮチャネルＭＯＳトランジスタで構成されるフリ
ップフロップ型センスアンプの共通ソースと接続され、
該ＮチャネルＭＯＳトランジスタのゲートは、前記第１
の配線層の一部から成りＮチャネルセンスアンプ活性化
信号線を形成するものであってよい。
地線がセルアレイ上とセンスアンプ上に配置され、電源
線は、センスアンプ領域でＰチャネルＭＯＳトランジス
タのソースに接続され、該ＰチャネルＭＯＳトランジス
タのドレインは、ＰチャネルＭＯＳトランジスタで構成
されるフリップフロップ型センスアンプの共通のソース
と接続され、該ＰチャネルＭＯＳトランジスタのゲート
電極は、前記第１の配線層の一部から成りＰチャネルセ
ンスアンプ活性化信号線を形成し、上記接地線は、セン
スアンプ領域でＮチャネルＭＯＳトランジスタのソース
に接続され、該ＮチャネルＭＯＳトランジスタのドレイ
ンは、ＮチャネルＭＯＳトランジスタで構成されるフリ
ップフロップ型センスアンプの共通ソースと接続され、
該ＮチャネルＭＯＳトランジスタのゲートは、前記第１
の配線層の一部から成りＮチャネルセンスアンプ活性化
信号線を形成するものであってよい。
【００１６】また、ＭＩＳトランジスタのゲート電極を
形成し、ポリサイド層配線から成り、その一部がワード
線を形成する第１の配線層と、金属シリサイド配線また
は、ポリサイド層配線から成り、その一部がビット線を
形成する第２の配線層と、金属配線層から成りその一部
がセルアレイ上およびセンスアンプ上でＹスイッチを形
成する第３の配線層を形成するものであってもよい。
形成し、ポリサイド層配線から成り、その一部がワード
線を形成する第１の配線層と、金属シリサイド配線また
は、ポリサイド層配線から成り、その一部がビット線を
形成する第２の配線層と、金属配線層から成りその一部
がセルアレイ上およびセンスアンプ上でＹスイッチを形
成する第３の配線層を形成するものであってもよい。
【００１７】さらに、ＭＩＳトランジスタのゲート電極
を形成し、ポリサイド積層配線から成り、その一部がワ
ード線を形成する第１の配線層と、金属配線から成りそ
の一部がビット線を形成する第２の配線層と、更に、金
属配線から成り、その一部がＹスイッチを形成す第３の
配線層から成るものであってよい。
を形成し、ポリサイド積層配線から成り、その一部がワ
ード線を形成する第１の配線層と、金属配線から成りそ
の一部がビット線を形成する第２の配線層と、更に、金
属配線から成り、その一部がＹスイッチを形成す第３の
配線層から成るものであってよい。
【００１８】
【作用】上記のように構成された半導体装置において、
キャパシタに用いる導電層以外の配線層を３層で構成し
ても、ワード線、ビット線およびＹスイッチがセルアレ
イ上で互いに別の配線層で形成され、Ｙスイッチは少な
くともセルアレイ上では、金属配線層により形成される
ことにより、Ｙスイッチの低抵抗化が実現され、このた
め多くのセンスアンプを接続できることになる。
キャパシタに用いる導電層以外の配線層を３層で構成し
ても、ワード線、ビット線およびＹスイッチがセルアレ
イ上で互いに別の配線層で形成され、Ｙスイッチは少な
くともセルアレイ上では、金属配線層により形成される
ことにより、Ｙスイッチの低抵抗化が実現され、このた
め多くのセンスアンプを接続できることになる。
【００１９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の基礎になるシェアードセ
ンスアンプ半導体装置のレイアウト図、図２（ａ）は、
そのセンスアンプ領域でのＹスイッチのパターン図、図
２（ｂ）はそのメモリセルの断面図である。
て説明する。図１は、本発明の基礎になるシェアードセ
ンスアンプ半導体装置のレイアウト図、図２（ａ）は、
そのセンスアンプ領域でのＹスイッチのパターン図、図
２（ｂ）はそのメモリセルの断面図である。
【００２０】この半導体装置は、キャパシタ形成用導電
層以外にポリサイド配線層１層、金属シリカサイド層１
層、金属配線層１層の計３層の配線層を用いる方式であ
る。上記導電体層としては、メモリセルのキャパシタの
ノード電極１１２に用いる多結晶シリコン層１層と、メ
モリセルのキャパシタのプレート電極に用いるポリサイ
ド層１層の２層を用いる。
層以外にポリサイド配線層１層、金属シリカサイド層１
層、金属配線層１層の計３層の配線層を用いる方式であ
る。上記導電体層としては、メモリセルのキャパシタの
ノード電極１１２に用いる多結晶シリコン層１層と、メ
モリセルのキャパシタのプレート電極に用いるポリサイ
ド層１層の２層を用いる。
【００２１】ワード線１０１にポリサイド層を用い、メ
モリセル１０２のＭＩＳトランジスタのゲート電極を共
有し、ビット線１０３に金属シリサイド層を用い、Ｙス
イッチ１０４にセルアレイ１０５上では金属配線層を、
また、センスアンプ１０７上では、メモリセル１０２の
キャパシタのプレート電極１１３に用いたポリサイド層
を用い、さらに、センスアンプ１０７上をワード線１０
１と平行に配置したアレイ信号１０８と、行デコーダ１
０９内、列デコーダ１１０内、アレイ信号駆動回路１１
１内および周辺回路内の配線に金属配線を用いる。
モリセル１０２のＭＩＳトランジスタのゲート電極を共
有し、ビット線１０３に金属シリサイド層を用い、Ｙス
イッチ１０４にセルアレイ１０５上では金属配線層を、
また、センスアンプ１０７上では、メモリセル１０２の
キャパシタのプレート電極１１３に用いたポリサイド層
を用い、さらに、センスアンプ１０７上をワード線１０
１と平行に配置したアレイ信号１０８と、行デコーダ１
０９内、列デコーダ１１０内、アレイ信号駆動回路１１
１内および周辺回路内の配線に金属配線を用いる。
【００２２】図２（ａ）は、上記半導体装置のセンスア
ンプ領域でのＹスイッチ１０４のパターン図である。図
２（ｂ）はメモリセルの断面図で、これからわかるよう
にメモリセルのキャパシタのプレート電極１１３が金属
配線の真下にあるためセンスアンプ領域ではアレイ信号
１０８に用いた金属配線と下層との接続孔を回避する形
式でキャパシタのプレート電極１１３と同層のポリサイ
ド層をＹスイッチ１０４としてレイアウトしてある。
ンプ領域でのＹスイッチ１０４のパターン図である。図
２（ｂ）はメモリセルの断面図で、これからわかるよう
にメモリセルのキャパシタのプレート電極１１３が金属
配線の真下にあるためセンスアンプ領域ではアレイ信号
１０８に用いた金属配線と下層との接続孔を回避する形
式でキャパシタのプレート電極１１３と同層のポリサイ
ド層をＹスイッチ１０４としてレイアウトしてある。
【００２３】次に、本発明の第１の実施例に関して図面
を参照して説明する。図３は、本発明の第２の実施例の
レイアウト図、図４は、本発明の第１の実施例とセンス
アンプ領域の回路図を示す。
を参照して説明する。図３は、本発明の第２の実施例の
レイアウト図、図４は、本発明の第１の実施例とセンス
アンプ領域の回路図を示す。
【００２４】本実施例は、キャパシタ形成用導電層以外
にポリサイド配線層１層、金属シリサイド層１層、金属
配線層１層の計３層の配線層を用いる方式である。
にポリサイド配線層１層、金属シリサイド層１層、金属
配線層１層の計３層の配線層を用いる方式である。
【００２５】ワード線２０１にポリサイド層を用い、メ
モリセル２０２のＭＩＳトランジスタのゲート電極を共
有し、ビット線２０３に金属シリサイド層を用い、Ｙス
イッチ２０４には、セルアレイ２０５上、センスアンプ
２０７上共に金属配線層を用いる。また、センスアンプ
２０７上のアレイ信号２０８には、主としてポリサイド
層を用いる。更に行デコーダ２０９内、列デコーダ２１
０内、アレイ信号駆動回路２１１内および周辺回路内の
配線には、金属配線を用いる。
モリセル２０２のＭＩＳトランジスタのゲート電極を共
有し、ビット線２０３に金属シリサイド層を用い、Ｙス
イッチ２０４には、セルアレイ２０５上、センスアンプ
２０７上共に金属配線層を用いる。また、センスアンプ
２０７上のアレイ信号２０８には、主としてポリサイド
層を用いる。更に行デコーダ２０９内、列デコーダ２１
０内、アレイ信号駆動回路２１１内および周辺回路内の
配線には、金属配線を用いる。
【００２６】また、本実施例ではアレイ信号線２０８を
主としてポリサイド配線で形成しているため抵抗が大き
く電流を充分に流すことができない。したがって、図
３、図４に示すようにＹスイッチの間に、電源線（ＶＣ
Ｃ）２３１および接地線（ＧＶＤ）２３２をセルアレイ
上２０５とセンスアンプ２０７上に配置し、Ｎチャネル
センスアンプ駆動信号２２５およびＰチャネルセンスア
ンプ駆動信号２２６は、ビット線の充放電電流を直接流
さないようにするため、電源線は、センスアンプ領域で
ＰチャネルＭＯＳトランジスタのソースに接続され、該
ＰチャネルＭＯＳトランジスルのドレインはＰチャネル
ＭＯＳトランジスタで構成されるフリップフロップ型セ
ンスアンプの共通ソースと接続され、該ＰチャネルＭＯ
Ｓトランジスタのゲート電極は、前記第１の配線から成
りＰチャネルセンスアンプ活性化信号線を形成する。接
地線は、センスアンプ領域でＮチャネルＭＯＳトランジ
スタのソースに接続され、該ＮチャネルＭＯＳトランジ
スタのドレインは、ＮチャネルＭＯＳトランジスタで構
成されるフリップフロップ型センスアンプの共通ソース
と接続され、該Ｎチャネルトランジスタのゲートは、前
記第１の配線層からなりＮチャネルセンスアンプ活性化
信号線を形成する。
主としてポリサイド配線で形成しているため抵抗が大き
く電流を充分に流すことができない。したがって、図
３、図４に示すようにＹスイッチの間に、電源線（ＶＣ
Ｃ）２３１および接地線（ＧＶＤ）２３２をセルアレイ
上２０５とセンスアンプ２０７上に配置し、Ｎチャネル
センスアンプ駆動信号２２５およびＰチャネルセンスア
ンプ駆動信号２２６は、ビット線の充放電電流を直接流
さないようにするため、電源線は、センスアンプ領域で
ＰチャネルＭＯＳトランジスタのソースに接続され、該
ＰチャネルＭＯＳトランジスルのドレインはＰチャネル
ＭＯＳトランジスタで構成されるフリップフロップ型セ
ンスアンプの共通ソースと接続され、該ＰチャネルＭＯ
Ｓトランジスタのゲート電極は、前記第１の配線から成
りＰチャネルセンスアンプ活性化信号線を形成する。接
地線は、センスアンプ領域でＮチャネルＭＯＳトランジ
スタのソースに接続され、該ＮチャネルＭＯＳトランジ
スタのドレインは、ＮチャネルＭＯＳトランジスタで構
成されるフリップフロップ型センスアンプの共通ソース
と接続され、該Ｎチャネルトランジスタのゲートは、前
記第１の配線層からなりＮチャネルセンスアンプ活性化
信号線を形成する。
【００２７】ＶＣＣ２３１およびＧＮＤ２３２は、大電
流を通すため抵抗の小さい金属配線を用いる必要があ
り、Ｙスイッチ２０４と平行に配置される。ＶＣＣ２３
１およびＧＮＤ２３２をＹスイッチの間に配置すること
により、配線ピッチが狭くなることを防ぐために、Ｙス
イッチ２０４数を半減させ、Ｙスイッチ２０４一本当た
りに接続するセンスアンプを増し、これに対応して書き
込み駆動信号２２２、読み出しデータ線２２３の数を増
した。
流を通すため抵抗の小さい金属配線を用いる必要があ
り、Ｙスイッチ２０４と平行に配置される。ＶＣＣ２３
１およびＧＮＤ２３２をＹスイッチの間に配置すること
により、配線ピッチが狭くなることを防ぐために、Ｙス
イッチ２０４数を半減させ、Ｙスイッチ２０４一本当た
りに接続するセンスアンプを増し、これに対応して書き
込み駆動信号２２２、読み出しデータ線２２３の数を増
した。
【００２８】次に、本発明の第２の実施例について、図
面を参照して説明する。図５は、本発明の第２の実施例
のレイアウト図である。
面を参照して説明する。図５は、本発明の第２の実施例
のレイアウト図である。
【００２９】本実施例はキャパシタ形成用導電層以外に
ポリサイド配線層１層、金属配線層２層の計３層の配線
層を用いる方式である。
ポリサイド配線層１層、金属配線層２層の計３層の配線
層を用いる方式である。
【００３０】ワード線３０１にポリサイド層を用い、メ
モリセル３０２のＭＩＳトランジスタのゲート電極を共
有し、ビット線３０３は、セルアレイ３０５上では第１
の金属配線層を用い、センスアンプ３０７上では、主と
して、ポリサイド配線層を用いる。Ｙスイッチ３０４
は、セルアレイ３０５上、および、センスアンプ３０７
上に共に第２の金属配線層を用いる。行デコーダ３０９
内、列デコーダ３１０内、アレイ信号駆動回路３１１内
および周辺回路内の配線には、第１、第２の金属配線を
共に用いる。アレイ信号３０８には、第１の金属配線を
用いる。
モリセル３０２のＭＩＳトランジスタのゲート電極を共
有し、ビット線３０３は、セルアレイ３０５上では第１
の金属配線層を用い、センスアンプ３０７上では、主と
して、ポリサイド配線層を用いる。Ｙスイッチ３０４
は、セルアレイ３０５上、および、センスアンプ３０７
上に共に第２の金属配線層を用いる。行デコーダ３０９
内、列デコーダ３１０内、アレイ信号駆動回路３１１内
および周辺回路内の配線には、第１、第２の金属配線を
共に用いる。アレイ信号３０８には、第１の金属配線を
用いる。
【００３１】
【発明の効果】以上説明したように本発明は、キャパシ
タに用いる導伝層以外の配線層を３層で構成しても、Ｙ
スイッチに対しては少なくともセルアレイ上では、金属
配線層を用いる構成にしたので、Ｙスイッチ全体の低抵
抗化ができ、このため多くのセンスアンプが接続可能に
なり高速および大容量の半導体装置を提供できると共に
配線層の削減により歩留りおよび生産性の向上という効
果を有する。
タに用いる導伝層以外の配線層を３層で構成しても、Ｙ
スイッチに対しては少なくともセルアレイ上では、金属
配線層を用いる構成にしたので、Ｙスイッチ全体の低抵
抗化ができ、このため多くのセンスアンプが接続可能に
なり高速および大容量の半導体装置を提供できると共に
配線層の削減により歩留りおよび生産性の向上という効
果を有する。
【図１】本発明の基礎となるシェアードセンスアンプ半
導体装置のレイアウト図である。
導体装置のレイアウト図である。
【図２】（ａ）図１に示すセンスアンプ領域でのＹスイ
ッチ１０４のパターン図である。（ｂ）図１に示すメモ
リセルの断面図である。
ッチ１０４のパターン図である。（ｂ）図１に示すメモ
リセルの断面図である。
【図３】本発明の半導体装置の第１の実施例のレイアウ
ト図である。
ト図である。
【図４】本発明の半導体装置の第１の実施例のセンスア
ンプ領域の回路図である。
ンプ領域の回路図である。
【図５】本発明の半導体装置の第２の実施例のレイアウ
ト図である。
ト図である。
【図６】第１の従来技術例のレイアウト図である。
【図７】第２の従来技術例のレイアウト図である。
【図８】第３の従来技術例のレイアウト図である。
【図９】第４の従来技術例のレイアウト図である。
【図１０】第５の従来技術例のレイアウト図である。
【図１１】従来技術のセンスアンプ領域の回路図であ
る。
る。
１０１，２０１，３０１， ワード線 １０２，２０２，３０２， メモリセル １０３，２０３，３０３， ビット線 １０４，２０４，３０４， Ｙスイッチ １０５，２０５，３０５， セルアレイ １０７，２０７，３０７， センスアンプ １０８，２０８，３０８， アレイ信号 １０９，２０９，３０９， 行デコーダ １１０，２１０，３１０， 列デコーダ １１１，２１１，３１１， アレイ信号駆動回路 １１２ ノード電極 １１３ プレート電極 １１５ 接続孔 ２２１ 書き込みデータ線 ２２２ 書き込み駆動信号 ２２３ 読み出しデータ線 ２２４ 読み出し駆動信号 ２２５ Ｎチャネルセンスアンプ駆動信号 ２２６ Ｐチャネルセンスアンプ駆動信号 ２２７ Ｎチャネルセンスアンプ ２２８ Ｐチャネルセンスアンプ ２３１ ＶＣＣ ２３２ ＧＮＤ
Claims (5)
- 【請求項１】 １つのＭＩＳトランジスタと１つのキャ
パシタからなるメモリセルと、複数のワード線と複数の
ビット線が交差した交点に前記メモリセルを配置したセ
ルアレイと、センスアンプと、行デコーダと、列デコー
ダと、列デコーダからの選択信号を伝える配線を有し、
前記セルアレイと前記センスアンプが複数交互に配列
し、前記列デコーダからの選択信号を伝える配線が、前
記セルアレイと前記センスアンプの配列方向に配置さ
れ、１台の列デコーダと複数のセンスアンプを接続する
シェアードセンスアンプ方式を有し、前記キャパシタ形
成用導電層以外の配線層を３層有し、前記ワード線、ビ
ット線、および、列デコーダからの選択信号を伝える配
線がセルアレイ上で互いに別の配線層で形成され、列デ
コーダからの選択信号を伝える配線がセルアレイ上で金
属配線層から形成されている半導体装置において、前記列デコーダからの選択信号を伝える配線が、セルア
レイ上では、金属配線層から成るが、センスアンプ上で
は、前記キャパシタのプレート電極と同層の導電層から
成ること を特徴とする半導体装置。 - 【請求項２】 ＭＩＳトランジスタのゲート電極を形成
し、多結晶シリコンと金属シリサイドの積層配線から成
り、その一部がワード線を形成する第１の配線層と、 金属シリサイド配線、または、多結晶シリコンと金属シ
リサイドの積層配線から成り、その一部がビット線を形
成する第２の配線層と、 金属配線から成り、その一部がセルアレイ上で列デコー
ダからの選択信号を伝える配線を形成する第３の配線層
とを有する請求項１記載の半導体装置。 - 【請求項３】 前記デコーダからの選択信号を伝える配
線の間に、電源線および、接地線がセルアレイ上とセン
スアンプ上に配置され、 前記電源線は、センスアンプ領域でＰチャネルＭＯＳト
ランジスタのソースに接続され、該ＰチャネルＭＯＳト
ランジスタのゲートのドレインは、ＰチャネルＭＯＳト
ランジスタで構成されるフリップフロップ型センスアン
プの共通のソースと接続され、該ＰチャネルＭＯＳトラ
ンジスタのゲート電極は、前記第１の配線層の一部から
成って、Ｐチャネルセンスアンプ活性化信号線を形成
し、 前記接地線は、センスアンプ領域でＮチャネルＭＯＳト
ランジスタのソースに接続され、該ＮチャネルＭＯＳト
ランジスタノドレインは、ＮチャネルＭＯＳトランジス
タで構成されるフリップフロップ型センスアンプの共通
のソースに接続され、該チャネルＭＯＳトランジスタの
ゲートは、前記第１の配線層の一部から成り、Ｎチャネ
ルセンスアンプ活性化信号線を形成する請求項２記載の
半導体装置。 - 【請求項４】 ＭＩＳトランジスタのゲート電極を形成
し、多結晶シリコンと金属シリサイドの積層配線から成
り、その一部がワード線を形成する第１の配線層と、金
属シリサイド配線、または、多結晶シリコンと金属シリ
サイドの積層配線から成り、その一部がビット線を形成
する第２の配線層と、金属配線から成りその一部がセル
アレイ上、および、センスアンプ上で前記列デコーダか
らの選択信号を伝える配線を形成する第３の配線層を形
成する請求項３記載の半導体装置。 - 【請求項５】 ＭＩＳトランジスタのゲート電極を形成
し、多結晶シリコンと金属シリサイドの積層配線から成
り、その一部がワード線を形成する第１の配線層と、金
属配線から成りその一部がビット線を形成する第２の配
線層と、金属配線から成り、その一部が前記列デコーダ
からの選択信号を伝える配線を形成する第３の配線層か
ら成る請求項１記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273682A JP2785655B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
| US08/322,347 US5535153A (en) | 1993-11-01 | 1994-10-13 | Semiconductor device |
| KR1019940028174A KR0142037B1 (ko) | 1993-11-01 | 1994-10-31 | 반도체 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273682A JP2785655B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130164A JPH07130164A (ja) | 1995-05-19 |
| JP2785655B2 true JP2785655B2 (ja) | 1998-08-13 |
Family
ID=17531085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273682A Expired - Fee Related JP2785655B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5535153A (ja) |
| JP (1) | JP2785655B2 (ja) |
| KR (1) | KR0142037B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3304635B2 (ja) * | 1994-09-26 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3386924B2 (ja) * | 1995-05-22 | 2003-03-17 | 株式会社日立製作所 | 半導体装置 |
| KR0164391B1 (ko) * | 1995-06-29 | 1999-02-18 | 김광호 | 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 |
| US5640338A (en) * | 1995-12-07 | 1997-06-17 | Hyundai Electronics Industries Co. Ltd. | Semiconductor memory device |
| JP2757849B2 (ja) * | 1996-01-25 | 1998-05-25 | 日本電気株式会社 | 半導体記憶装置 |
| KR100554112B1 (ko) * | 1997-05-30 | 2006-02-20 | 미크론 테크놀로지,인코포레이티드 | 256 메가 다이내믹 랜덤 액세스 메모리 |
| DE19960558B4 (de) * | 1999-12-15 | 2008-07-24 | Qimonda Ag | Halbleiterspeicher vom wahlfreien Zugriffstyp (DRAM) |
| JP2001344966A (ja) * | 2000-06-06 | 2001-12-14 | Toshiba Corp | 半導体記憶装置 |
| US7283389B2 (en) * | 2005-12-09 | 2007-10-16 | Macronix International Co., Ltd. | Gated diode nonvolatile memory cell array |
| JP5261003B2 (ja) * | 2008-03-31 | 2013-08-14 | ローム株式会社 | 半導体記憶装置 |
| US20220077161A1 (en) * | 2020-09-04 | 2022-03-10 | Changxin Memory Technologies, Inc. | Semiconductor device |
| CN115132737A (zh) * | 2022-07-28 | 2022-09-30 | 北京知存科技有限公司 | 半导体器件阵列 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054471A (ja) * | 1983-09-05 | 1985-03-28 | Hitachi Ltd | 半導体メモリ |
| JPS60246092A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体記憶装置 |
| JPH02246090A (ja) * | 1989-03-17 | 1990-10-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02236893A (ja) * | 1990-02-23 | 1990-09-19 | Hitachi Ltd | 半導体メモリ装置 |
| JPH0430385A (ja) * | 1990-05-25 | 1992-02-03 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH0799620B2 (ja) * | 1991-07-19 | 1995-10-25 | 株式会社日立製作所 | 半導体メモリ装置 |
-
1993
- 1993-11-01 JP JP5273682A patent/JP2785655B2/ja not_active Expired - Fee Related
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1994
- 1994-10-13 US US08/322,347 patent/US5535153A/en not_active Expired - Lifetime
- 1994-10-31 KR KR1019940028174A patent/KR0142037B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07130164A (ja) | 1995-05-19 |
| KR0142037B1 (ko) | 1998-07-15 |
| US5535153A (en) | 1996-07-09 |
| KR950015785A (ko) | 1995-06-17 |
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