JPS6054471A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体メモリに於てチップの短辺あるいは長
辺寸法をより小さくするだめのメモリアレー構成法ある
いは選択法、駆動法に関するものである。

〔発明の背景〕

従来の半導体メモリは、第１図に示すように、メモリセ
ルＭＣがマトリクス状に配置されたメモリアレー（以下
アレー）に於て、Ｘデコーダ（（ＸＤＥＣ）やそのドラ
イバ（ＤＲｖ）が、Ｙ方向のＸデコーダやドライバ（Ｙ
　Ｔ）ＥＣ，ＤＲＹ　）に対して直角方向に配置しであ
るために、チップ（ＣＨＩＰ）の長・短辺のいずれか一
方を小さくしようとした場合問題があった。たとえば１
）ｕａ　ｌｌｎ　Ｉ、ｉｎｅパッケージ（以下ＤＩＴ、
Ｐ）に収容する場合、チップ短辺を特に小さく抑える必
要があるが、この場合、従来のままで限界があった。こ
こで第１図の動作を後述の実施例との差を明らかにする
ため以下に説明する。

まず読み出し動作は以下のようにして行われる。

外部からのアドレス信号ＡＯ−Ａ３が入力されると％Ｘ
デコーダ（ＸＤＥＣ）が定まる。この結果、たとえばワ
ード線であるＸｏ線が選択されると。

ドライバＤＲＶによりＸｏに選択パルスが出力され、こ
れに接続されるメモリセルＭＣから各データ線Ｙｏ読み
出し信号があられれる。一方Ｙ　ＤＥＣによりＹ０線が
選択されているとすると、Ｙｏに読み出された信月はス
イッチＳＷｏを通ってＩ１０線に出力されデータ出力Ｄ
ｏとなって外部に出力される。１′きこみは％曹へこみ
制御信号ＷＥによってデータ入力ＤＩがＩ１０線、ＳＷ
ｏ　、Ｙｏ線に送られ、選択されているＸ６との交点に
接続されているメモリセルにデータが書きこまれる。こ
こでクロックφによってタイミング発生回路ＴＭ（１１
、ＴＭ０１によって各種内部タイミングが発生し、各積
回路動作が制御される。また電源電圧Ｖｃｃ（たとえば
５Ｖ）やＶｓｓ　（ＯＶ　）も各回路に供給されている
。通常Ｖｃｃ　、　Ｖｇｓ　、あるいは各種内部タイミ
ングには、アルミニウムＡｔといった低抵抗配線材かつ
かわれる。一方メモリアレーＡＲ，内も同じ材質が使わ
れる。したがってＶｓａ　、　Ｖｃｃあるいは各種タイ
ミングの配線はメのメモリアレーを構成していた材質と
は異なる材質の配線を通過埒せ、これによってスイッチ
Ｓ　Ｗ。

〜ＳＷ３を制御し、また電源線やタイミング配線もメモ
リアレーとは異なる材質で形成し、これらをメモリアレ
ー内を通過させることによってチップの一方向寸法を小
さくすることにある。以下実ドライバ（Ｙ　ＤＥＣ，Ｄ
ＲＶ　ｌからの出力線Ｙ　Ｃ。

〜Ｙ　Ｃｓ　ｉｊ：　、従来のメモリアレーＡＲを構成
する材質とは異なる配線であるため、下部のメモリセル
の集積密度に何ら影響を与えることなく、メモリセルの
上部を図中の点線のように配線しスイッチＳ　Ｗｏ　＝
　８　Ｗｓを制御できる。たとえば、従来のメモリアレ
ーＡＲが、拡散層、ポリＳｉｌアルミニウムで形成され
ているとすれば、アルミニウムを２層にし、ＹＣ０〜Ｙ
Ｃ３を２層目のアルミニウムで配線すればよい。電源線
や各種内部タイミングも、たとえば、途中から（図中０
１点）スルーホールによってアルミニウム１層配線から
アルミニウム２層配線に換えればメモリアレーＡＲ。

内を通過させることができる。ｙＣｏ〜Ｙ　Ｃｓがアル
ミニウム２１−配線で、」二重電源線などはアルミニウ
ム３層配線も可能なことは、自明であろう。

このようにすることによって、Ｙ　ＤＥＣ，ＤＲＶと給
ＷＪなどの分だけチップの一方の寸法は短くできる。こ
こで他の一方の寸法はＹ　ＤＥＣ，ＤＲＶＯ分だけ大き
くなるが、これは実用上さほど問題にはならない。これ
θ、ＤＴＴ、Ｐでは、そのパッケージ形状から明らかな
ように、チップ長辺寸法が比較的余裕があるためである
。尚、Ｘ線ＸＯ〜Ｘ３ピッチと制御線ＹＣＩＩ−ＹＣ３
のピッチは必らずしも等しくする必要はない。たとえば
Ｙ　Ｃ。

〜ＹＣｓ　ピッチをより小さくできれば、その分だけ上
記電源線や内部タイミング信号を多数アレー内を通過さ
せられるので、アレー外に配線せざるを得ない配線数が
減り、実効的にチップ短辺寸法はさらに小きくできる。

第３図は第２図の変形例である。すなわち１本のＹＣ，
たとえばｙＣｏでスイッチＳＷ、、ＳＷ。

を同時に制御し出力線ｉ１０．　ｉ１０’に対する授受
信号をデータ選択回路１）　８　Ｌ　Ｔで制御したもの
である。本方式の特長は、ＹＣ線のピッチが大きくでき
るので製造しやすいことである。メモリアレー内のビッ
ト数がさらに犬になった場合、１本のＹＣ線で４個、８
個と一度に制御することも可能である。

第４図は、Ｘ線（ワード線）が抵抗性の材質、たとえば
ポリＳｉとかシリサイドなどの場合の実施例である。こ
の場合、Ｘ線の抵抗による遅延が問題になるのでＸ線を
２分割（Ｘｏ　”’−Ｘ　３　、　Ｘｏ　’〜Ｘ３′）
にし、たとえば選択時にｉｔ、　Ｘ　ｏとＸｏ′に同時
に出力パルスが出るようにして、実効的に遅延時間を小
さくした例である。ＸＤＥＣへのアドレス信号ａＯＨａ
Ｏ、ａｌ　、ａｌはアレー−トを通過させ、このアドレ
ス信号を受けて、Ｘ　ＤＥＣが決定されるように構成さ
れている。アドレス信号線の材質が、前述のように、従
来のアレー材質とは異なっていれば、アレー上の通過は
可能である。

本実施例ノ変形トシテ、ＡＲ，Ｘ　ＤＥＣ，ＤＲＶ。

ＡＲ’の組が縦方向に繰り返され、　Ｙ　ＤＥＣ，ＤＲ
Ｖとアドレス（ｒｉ　−’Ｓ　ａ　ｏ　−”　ｔ　がこ
れらの繰り返しに対して共通に使える構成も考えられる
。この場合この共通にできた分だけチップ面積が小にで
きる利点がある。？ｆ、た必要に応じて、Ｙ　ＤＥＣ，
ＤＢ、ＶをＸ　ＤＩ（Ｃ，ｎＴ１．Ｖと隣り合せて、ア
レーＡＲ。

Ａｌｌ、’の中点に置くこともできる。こうすることに
、Ｉつ一’［、Ｘ　Ｉ）ＥＣ，ＤＩ’ｔＶとｙ　Ｔ）Ｅ
Ｃ，Ｉ）Ｒ■カ近接しているためこれらの間で電源線な
どを共通化できるのでチップ面積をさらに小さくできる
。

第５図は、第４し１がＸ線を分割したのに対して、Ｙ線
を分割しＹｏ　＊　Ｙｏ’　〜Ｙｓ　、　Ｙｓ’とした
例である。メモリによってはＹ線の抵抗が高くて遅延時
間が大きくなったり、寄生容量が大きくてメモリセルか
らの読み出し信号電圧が小さくなったりとかの問題があ
る。この場合、本図のような分割が効果的である。本例
は、ザブアレーＡＲ。

Ａｌｔ’に楓するスイッチ８　Ｗｏ　〜８Ｗｓ　、　Ｓ
Ｗｏ’〜ＳＷｓ’を近接し、８ＷｏとＳＷｏ’　、８Ｗ
ｓ　とＳＷｌ’　というように同時に１個のＹＣ線で制
御した例で凌〕る。読み出し信号電圧はｉｌｏ、　ｉ１
０’に同時に出力され、データ選択回路Ｄ　Ｓ　Ｌ　Ｔ
によって１個の読み出し信号電圧となってＩｌｏに出力
される。本実施例ではＹＣ線のピッチが大きくできるの
で製造しやすいという利点がある。

第６図は％２組のスイッチＳ　Ｗｅ　＝　Ｓ　Ｗｓ　。

８　Ｗ　ｏ　’〜ＳＷ３′が互いに離れて配置された例
である。第５図のように１本のＹＣ線でたとえばＳＷｏ
と８Ｗｏ’を同時に制御しようとすると、図中点線がア
ルミニウム２層配線とすれば、他のＹＣ線と交叉してし
まう不都合が生じるので、本図のように、特定のサブア
レー内で独立のＹＣ線（ＹＣｓ　、ＹＣｓ’）でＳＷｏ
とＳＷｏ’を別個に制御しなければならない。また変形
として、ＹＣ０〜Ｙｅｓ　、ＹＣｏ’〜ｙｅｓ’の８本
の制御線のいずれか１個のみを選択できるようにＹＪ）
Ｆ、Ｃ。

ＤＲＶを構成すればｉ　／　ｏ　、　ｉ　／　ｏ　’の
いずれか一方にのみ読み出し信号が出力きれるようにす
ることもできる。出力されない他の一方は他の役割をも
つ信号線に使える利点がある。たとえばＹ線が多分割さ
れてＡＨ，、ＡＲ’が横方向に繰り返される構成の場合
、他の丈ブアレーのＩ　／　Ｏｅ　Ｉ　／　Ｏ’に流用
できることになる。

第５．６図に於て、ｉｌｏ、ｉ１０’に同時に出力され
た２個の読み出し信号を、必らずしもｒ）　Ｓ　Ｔ、　
Ｔを用いて１個の信号に選択する必要はない。メモリに
よっては多数の読み出し信号を同時にチップ外に出力し
、利用できるデータ量を多くしたい場合もある。この場
合には％ＤＳＬＴを通さずにそのまま出力すればよい。

第７図は、Ｔ１０線の読み出し信号出力を常に１個にし
た例である。第５．６図に比べｉ　／　ｏ　。

ｉ１０′線が１個になった分だけチップ面積を小さくで
きる。スイッチ８Ｗｏ　、ＳＷｏ’などの制御は、第６
図のように、独立したＹＣｏ　、ＹＯ２などで制御され
る。しかし場合によっては、たとえば、多数データを並
列に読み出ししたい場合などは、Ｔ１０線をＳＷＯＫＭ
するものとｓｗｏ’に属するものの２本にして％たとえ
ばＹＣｏ　、ＹＯ２に選択パルスを同時に印加し、８Ｗ
ｏとＳＷｏ’を同時に制御して２本のＴ１０線に読み出
し電圧をとり（Ｑｌ 出すこともできる。

以上の構成例は、メモリセルとしてダイナミックＭＯＳ
メモリ、フリップフロップ形のスタティックメモリ、Ｒ
，ＯＮなどのすべての半導体メモリセルに適用可能であ
る。また概念的に各メモリセルは１本のデータ線（Ｙ線
）を有する例を述べてきたが、具体的にはデータ対線に
も適用可能であることは自明である。

第８図は、　ｆｏｌｄｅｄ　ｄａｔａ　１ｉｎｅ　ｃｅ
ｌｌ　（以下２交点セル）と称するダイナミックメモリ
用セルを用いた第４図の具体的実施例である。この詳細
構造は、ＩＥＥ　ＰＲＯＣ，、Ｖｏｌ、１３０．Ｐｔ。

１、Ａ　３．　ｐ、　１２７．　Ｊｕｎｅ　１９８３に
記載されている。データ線は対線り、Ｄで構成され、Ｘ
線（以下ワード線）との２個の交点の中の１個に、１個
のトランジスタとキャパシターで構成されるメモリセル
（図中白丸）が接続されている。メモリセルが読み出さ
れた場合、たとえばワード線Ｘｏに選択パルスが印加さ
れて、Ｄに情報′１”と′０”に対応した微少信号電圧
がメモリセルか（１０） ら読み出された場合に、ダミーワード線ＤＸｏが同時に
選沢埒ねて、ダミーセルＩ）ＭＣ（図中黒丸）から一定
の参照電圧がｂに出力きれるようになっている。この参
照’ｉｆｆ圧が情報”１＃％Ｑ＃の信号電圧の中間点に
設定されていれば、センスアンプＳＡによって」９１幅
され′１”、′０＃が弁別される。２交点セルはワード
（Ｘｌ線はポリＳ＋あるいはシリサイドといった比較的
高抵抗の材料で形成きれているので、第４図にならって
ワード線方向が４分割されている。ＹＣ制御線（Ｙ　Ｃ
ｏ〜ＹＣｓ　）は、アルミニウム２ＪＷＩ配線が低抵抗
なので都合がよいが％　２交点セルのデータ線がたとえ
ばポリＳ１３層目で形成するならば、アルミニウム１層
配線も可能である。この場合、特にＡ１２層配線に伴う
製造の問題がなくなり低価格化できる利点がある。ここ
でＹ　Ｉ）Ｅｃ、　Ｔ’）Ｒ，ＶをアレーＡＲ，，の直
下に配置すると、チップ短辺方向にＹＣ線の数が増加し
てし筐い、マトリクスの形状によってはアレーからＹＣ
線がはみ出ることにもなる。そこで図示するようにＹ　
ＤＥＣ，ＤＲＶを（１１） 八Ｒ１とＡＲ２の中間に配置し、チップ短辺方向に寄与
するＹＣ線数を半減している。本例は１本のＹＣ，たと
えばＹＣｏで、スイッチＳＷｏ。

罰Ｃの他に他のアレーＡＩ’Ｌ’に属するスイッチ８Ｗ
ｏ　’　、　ＳＷｏ　’も同時に制御する例であり、第
５図の応用例である。しかし第７図の変形のように、互
に異なるアレーＡＲ，ＡＲ，’上を独立のＹＣ線を走ら
せ、これでたとえばＳＷｏ　、ＳＷ。

とＳＷｏ’　、８Ｗｏ’を独立に制御し、同時に■１０
゜口、　Ｉ１０’　、　Ｉ１０’に増幅された信号電圧
をとり出すこともできる。あるいはまた第３図のように
１本のＹＣ線で、たとえばＹＣｏで、２組のスイッチＳ
Ｗｏ　、　８Ｗｏ　、　ＳＷｌ、　ＳＷｔを制御するこ
ともできる。もちろんこの場合のＩ１０線は２対必要に
なることは明らかである。本構成例では、スイッチはセ
ンスアンプと反対側に配置されているが、スイッチをセ
ンスアンプと近接して配置することも可能であるし、あ
るいはセンスアンプをスイッチと近接して配置すること
も可能である。

しかし一般的にセンスアンプを図示するようにア（１２
） レーの外側に配ＩＮする方が、レイアウト面積の大きく
なりがちなセンスアンプをレイアウトするのが容易とな
る。片側に何らの回路もないので、そのスペースを有効
に１ψえるためである。また最上層の立体配線を前提と
【７た複数のＹＣ線が、アレー１−で交叉しないために
は、図示するように、制御すべきスイッチ群を包む形で
配線すればよい。

さらにＡｒｔ、４二を通過するＹＣ線群の長さとＡＲ’
−トを通過するＹＣ線群の長さをできるだけ等しくして
、配線遅廷に関連した設計の複雑さを少くするためにＦ
ｉ、図示するようにＹＣ線を配線すればよい。すなわち
Ｙ　ＤｌｉＣ，Ｉ）ＲＶからのＹＣ線でＡＩＲｏとＡｌ
ｌ、ｏ’のスイッチとＡ　１１２　とＡ　Ｒ＊　’のス
イッチを制御し、　Ｙ　ＤＥＣ’・ＤＲＶ’からのＹＣ
線でＡｌｌ、、とＡＲ，’のスイッチとＡ　Ｒｓとｉ　
ｎ　ｓ　’のスイッチを制御すればよい。ただしたとえ
ばＡ　Ｒ６とＡ１１ｏ’に属すスイッチ８Ｗｌ。

ＳＷＩならびにＳ　Ｗｔ　’　、　８　Ｗｓ　’を制御
する場合、ドライバＤ　ＲＶ　ｏのみをＯＮにし、ＹＣ
ｔにパルスを印加すればよいが、この場合、ドライ（１
３） バＤＲＶｓはＯＦＦとじＹＣ，’にはパルスを印加して
はならない。なぜならアレーＡＲｏ　とＡＲ２からＩｌ
ｏ、Ｉｌｏに同時に２種の読み出し信号電圧が出力（多
重選択）され、誤動作するためである。また本実施例で
は、前述したように、　Ｘ　ＤＥＣを決定するアドレス
信号ａｏ　ｌ　ａＱならびにＹ　ＤＥＣを決定するアド
レス信号ａｌ　、Ａ２などはアレー上を通過している。

また他の制御信号φ。

φ′あるいは本例では記述していないが、前述のように
、電源配線もアレー上を貫通させることによって実効的
にチップ面積を小さくすることもできる。尚、２交点セ
ルを用いているので、制御信号φ、φ′によってデータ
対線り、Ｄに結合容量を通して結合電圧が同相に誘起さ
れても、これらの電圧は差動絹音という点では、相殺さ
れて零にできるという利点がある。しかし場合によって
は同相結合電圧といえども小さく抑える必要がある。

この場合には、同じデータ対線り、Ｄに結合する制御信
号数を減らすために、アレーＡ　Ｒｏ側とＡ　ＲＯ’に
これらの制御信号を均等化して配線する（１４） ゛ことも効果的である。さらに本実施例の変形として、
ｙＣｏで８Ｗｏ　、　ＳＷｏ　、　ＳＷｏ’　、　８Ｗ
ｏ’を制御し、ＹＣ２でスイッチＳＷ凰ｅ　ＳＷｌ　＊
ＳＷｔ’　、　Ｓ’ＷＩ’を制御し、ＹＣｌでスイッチ
５Ｗ２ＩＳＷｓ　、　ＳＷ２’　、　ＳＷ２’を、また
ＹＣｓでスイッチ８Ｗｓ　、ＳＷａ　、８Ｗｓ’　、Ｓ
Ｗｓ’　を制御し、Ｙ　Ｃｏ　’〜ＹＣ３’　でも同様
に制御するというようにＡ　Ｒ６、Ａ　ＩＬｏ　０１１
ＶＣ稿するＹＣ線でスイッチを斜線部に形成されている
。データ線は、拡散層と目のポリＳ　ｉ　（ＰＯＴ、Ｙ
２　）で形成されている。ここでワード線としてより低
抵抗のシリサイドあるいはモリブデンやタングステンな
どのメタルでも（１５） よい。またデータ線としてＦｉ、ＰＯＪ、ＹｌとＰＯＬ
Ｙ２とは異なる他の層で形成してもよい。この場合には
、前述したようにＹＣとして１層配線目のアルミニウム
を使うことができる。本図は、このような２交点セルに
対して、ワード（Ｘ）線に平行にアレー上に配線された
ＹＣ線が、途中で９０°曲がって、データ線（Ｙ）に平
行に配線される場合、ＹＣによるデータ対線への結合雑
音、あるいはワード線からＹＣへの結合雑音を小さくす
るための実施例である。すなわちＹＣをワード線Ｗｏ　
、Ｗｌの間に配置しこれらの結合容量を小さくしている
。これによって選択されたワード線にパルスが印加され
た場合に、ワード線とＹＣｉとの容量結合によって、Ｙ
Ｃ線に電圧が結合し、これによってＹＣによって制御さ
れるスイッチがＯＮとなるのを防いでいる。あるいは選
択されたＹＣ線にパルスが印加された場合に、非選択ワ
ード線に電圧が結合し、そのワード線に接続されるメモ
リセルがＯＮになるのを防いでいる。またデータ対線Ｄ
ｏ　、Ｄ６とＹＣｉ等しく結合させ、デ（１６） 一タ対線への差動雑音を少くするために、ＹＣ線をＩ）
ｏ線に酸量に結合（図中Ｂ点）略せている。

また同じ目的でＤｏとＤｏの中間にＹＣを配線している
。データ対線とＹＣ線を平行に配線する場合に、より低
雑音にレイアウトする手段は、特願昭５８−１０５７０
９に記されているが、この手法がそのまま本実施例に適
用できるのは言うまでもない。また電源線のように幅の
広い配線は、複数のワード線上に配線される。またＹＣ
線のピッチが、ワード線のピッチよりも小さい場合も考
えられるが、その場合は極力上記思想のもとにＹＣ線を
配線すればよい。この場合、ＹＣ線により大きな雑音が
結合するのは避けられないので、ｙｃ線にプルダウン回
路を接続し、非選択ＹＣ線が低インピーダンスになるよ
うに制御するのが効果的である。このプルダウン回路を
含めた一連の回路の実施例を、第１０図に示す。実際の
アレーは多数のデータ（Ｙ）対線とワード（Ｘ）線とで
マトリクス状になっているが、理解を容易にするために
、１個のアレーに１対のデータ対線のみを記入して（１
７） ある。またデータ対線にはプリチャージ回路や、アクテ
ィブリストア回路などの公知の回路が接続されるのが普
通であるが本例ではこれらは発明の本質とは直接関係な
いので省略しである。また図中センスアンプＳＡは通常
のフリップフロップ形で構成される。本例では、メモリ
セルＭＣとダミーセルＤＭＣ’からデータ対線に読み出
された微少信号電圧は、センスアンプＳＡで増幅され、
選択された制御線ＹＣに印加されたパルス電圧によって
トランジスタＱｙ、ＱｙがＯＮとなりＩｌｏ。

Ｉ１０線に差動出力となる。書き込み動作も、前述し友
ように、書き込みデータ情報に対応した差動入力が、Ｉ
ｌｏ、Ｉ１０線に入力され、選択されたスイッチＳＷを
通ってデータ対線に伝わり、選択されたメモリセルに誓
きこまれる。ここでワード線は、次のようにして選択さ
れる。まずワード（Ｘ）線の選択に関係するアレー上を
走るアドレス群ａ６！、・・・・・・ｌ　ａＩｘによっ
て、ＸデコーダＸＤＥＣが選択され、その後にワード線
起動信号φ８によって、ドライバＱｘｎ　、　Ｑ’ＸＤ
全通して複（１８） 数σシリーグワード線にワードパルスが印加キ扛る。

またＹＣ線の選択に関係イるアドレス信号群ａＯＹ。

・・・・・・、ａｋＹもアレー上を１市ｉ１Ｊし、これ
によってＹデコーダＹＩ′）ＥＣがＳ　４）＜これ、次
にＹＣ線の起動パルスが印加式れ、特定のＹＣ線にのみ
パルス電圧が出力され、スイッチＳＷ’ｒ制御すること
になる。ここでスイッチＳ胃内のトランジスタＱ、　ｙ
　＋Ｑ、　ｙのＯＮ時のインピーダンスを小にして、デ
ータ対線１）、’Ｉ）とＴ１０．「Ｚ罫線のデータの授
受を高速に行うためにＹＣ線に印加されるパルス電圧は
％電源電圧よりも十分高い振幅になるように制御でれて
いる。すなわち電源電圧が５■と仮定した場合に、φ′
ｙに５■のパルスが印加式れるとＹＣ線にも５■のパル
スが１１１力されるが、その倍にキャパシタＣｂの−り
１＾ｉから５■振幅の昇圧用クロック信号φｂ’（５印
加する。これによって結局、ＹＣ線には％ＣｂとＹＣの
寄生容量でφｂのパルス振幅が分割された電圧が加算さ
れたパルスφアが出力される。このような昇圧技術は、
従来ダイナミックメモリに於いて、メモリセルへの蓄積
電（１９） 荷を増大させる目的で、ワード線に適用されていたが、
これと同様な技術がＹＣ線にも使えるわけである。また
図中でＰＤならびにＰＤ’は、前述した非選択ＹＣ線を
低インピーダンスにするためのプルダウン回路である。

本回路は、すでにダイナミックメモリでは非選択ワード
線を低インピーダンスにする目的で使用されている。す
なわち本プルダウン回路は、選択された場合には高イン
ピーダンスに、また非選択時には低インピーダンスに彦
ることが一般的な特長である。場合によっては、レイア
ウトの占有面積の関係から、ゲートに一定電圧を印加し
た１個のトランジスタで代用されることもある。本例で
は、読み出し、あるいは書き込み動作の前にプリチャー
ジ信号φＰによってＭＯＳ）ランジスタＱ１のゲートに
高電圧が印加されＱ、ＩはＯＮに々る。これによってす
べてのＹＣ線はＱｌのインピーダンスに支配されるよう
な低インピーダンスになり、前述したように、結合雑音
を誘起しにくくすることになる。一方選択されたＹＣ線
の場合にＩｔｓ、ＱＹＤとＱ、ｔがレシオ動（２０） 作をする結果、ＹＣ線にはそれによって決まるある高電
圧が発生する。この電圧によってＱ２はＯＮとなりＱ、
　ｓのグーｌ−電圧は０■となってＱｌけ０１ｉ”　Ｆ
となる。したがってこのレシオ動作は短時間なので消費
電力は増大しない。プルダウン回路Ｔ）Ｔ）、ＰＤ’な
どのレイアウト面積が大きくなり問題となる場合には、
パルスφｙ、γｙ、ドライバー（１）、　ｙｎ　、　Ｑ
、　’ｙｏ　ならびにＹＣ，ＹＣ’といったように完全
に独立な２個の制御系にせずに、１個にすればよい。こ
うすることによって、ＹＣとＹＣ’は１本の制御線に統
合できるからプルダウン回路０１個でよいことになる。

ただしこの場合％選択されるスイッチＳＷがＡ、Ｒｏ　
＆Ａ’Ｒｓに輌しているならば、Ａｌｌ、ｏ、ＡＲ３用
にそれぞれ別個のＴ１０．ｌ／（１線を設ける必要があ
る。

第１１図は、　ｏｐｅｎ　ｄａｔａ　１ｉｎｅ　ｃｅｌ
ｌ　（以下１交点セル）のダイナミックメモリセルに、
本方式を適用ｉ〜だ例である。アレー内の白丸はメモリ
セル、黒丸はダミーセルである。その構造は前記した論
文に峰述されている。本例はスイッチが（２１） アレーＡＲ，ＡＲの内側に向い合っている例である。第
５図とは下記の点で異なる。すなわち第５図の場合％Ａ
ＲとＡＲ’に属するメモリセルが独立に選択されｈ　ｌ
　／　Ｏ＋　Ｉ　／　Ｏ’線に独立の２個のデータが入
出力されるのに対して、第１１図は、Ｉｌｏ、Ｉｌｏに
入出力されるデータは１個でそれが差動で入出力される
点で異なる。本例ではデータ対線り、Ｄの電気的平衡を
保つために、ＡＲ側にもデータ線りと平行にＹＣ線が配
線されている。しかしあるＹＣ線が他のＹＣ線と交叉す
るのを避けるために、どうしてもＹＣ線とＤとが結合す
る長さとＹＣ線とＤとが結合する長さを等しくできない
ためにＤとＤとの電気的不平衡が生じて雑音が大きくな
り易い。第１２図、第１３図はスイッチの制御法に関す
る他の実施例である。いずれも前述した電気的不平衡を
生じ易く特に第１３図ではそれが著しい。また他の制御
線（第２図のφ）をアレー内を貫通させる場合、データ
対線の一方のデータ線と結合するので差動雑音が生じや
すい。したがってアレー上を通常できる信号線数（２２
） にも限界があるのでチップの短辺を小袋くするにも２交
点セルに比べて限界がある。しかし２交点セルに比べて
交点セルは、ワード線が低抵抗のアルミニウムで形成で
きるので、ワード線方向を分割する必要はない。したが
ってチップ長辺は２交点セルよりも小さくできる利点が
ある。この１交点セルは一般にイ、４号対腑音比が悪い
のでこれを改善するために、第５図のようにデータ線を
多分割にする方式が一般的である。この場合、第１１図
の構成を単純に多重ＩＩ″、する方法がある。すなわち
第１１図の全体′ｆ：ＡＲ（０）とすれば、このＡＲ（
０）の構成全データ線方向に繰り返す方法である。つま
り１組のセンスアンプの属するサブアレー、ＡＲ。

ＡＲ内にＹＣ制御１ｉ！を完結ζせる方法である。他の
方法としてす１、第１４図に示したように、より大きな
サブアレーＡ　ｌｔ、　（０）　、　ＡＲ，’　（０１
間でＹＣ線を共通に配線し制御する方法である。同様に
第１２図、第１３図の考え方をもとにして、データ線を
多分割にすることもできることは自明である。

第１５図は、１交点セルに於て、スイッチ５Ｗ（２３） がセンスアンプＳＡＯ遠端に配置された場合の一実施例
である。一般にＳＡのレイアウト面積は大きくなるので
、これと近接してスイッチをレイアウトした場合に、デ
ータ対線の電気的平衡を保つことが困難となるために、
スイッチをＳＡと分離する本実施例は実用上重要である
。本実施例は、形式的には第６図の具体例とも考えられ
る。ただし第６図は互いに独立な２個のデータがｉｌｏ
。

ｉ１０’に入出力されるのに対して、第１５図は１個の
データが差動にＩｌｏ、Ｉｌｏに入出力される点が異な
る。本実施例の利点は、各データ対線の電気的平衡がほ
ぼ完全であることである。なぜならり、ＤとｙＣ３，Ｙ
Ｃｓ’がほぼ同等の容量結合をしているためである。動
作は％ＹＣ３とＹＣｓ’。

ＹＣｍとＹＣ２’　、ＹＣｔ　とＹＣｔ’　、ＹＣ（１
とＹＣｏ’というように常に対応する２本のＹＣ線が選
択されて、対応するデータ対線とＩｌｏ、　Ｔ１０間で
データの授受が行われる。

第１６図は、データ線を多分割にした第１４図に対応し
た第１５図の拡張例である。ＡＲ（０）と（２４） Ａ　Ｒ’（０）　に属するＩｌｏ、’Ｉ１０’側のスイ
ッチは同じＹＣ線で制御することになる。ＹＣｓ　、　
ＹＣｓ’　。

ｙＣｓ“が同時に選択されて、２対のＩ１０線Ｉ１０゜
Ｔ１０．Ｉ１０’、Ｉ１０’とデータの入出力が行われ
ることになる。

尚、１交点セルに於けるＹＣ制御線の具体的配線は、第
９図と同様な配慮を行えばよい。

以上ダイナミックメモリを例に具体的実施例を述べてき
たが、ＸデコーダとＸデコーダの相互の位置の関係なら
びにＸデコーダで制御される制御線ＹＣを用いた制御法
とその配線法についてはすべての半導体メモリに共通で
ある。したがって本発明はそのまま他の半導体メモリに
適用でき、その結果チップ寸法の縮少化が可能となる。

また以−ヒの具体例ではチップ短辺寸法をより小さくす
る効果を主体に述べてきたが、チップ長辺寸法をより小
さくしたい場合にも同様に適用できることは明らかであ
る。なぜならチップ寸法を短くしたい方向にデコーダと
ドライバを配置しなければよいという本発明の趣旨から
自明である。

（２５） Ｉｌｏ、Ｉｌｏ、Ｉ１０’、Ｉ１０’とデータの入出力
が行われることになる。

尚、１交点セルに於けるＹＣ制御線の具体的配線は、第
９図と同様々配慮を行えばよい。

以上ダイナミックメモリを例に具体的実施例を述べてき
たが、ＸデコーダとＸデコーダの相互の位置の関係なら
びにＸデコーダで制御される制御線ＹＣを用いた制御法
とその配線法についてはすべての半導体メモリに共通で
ある。したがって本発明はそのまま他に半導体メモリに
適用でき、その結果チップ寸法の縮少化が可能となる。

また以上の具体例ではチップ短辺寸法をより小さくする
効果を主体に述べてきたが、チップ長辺寸法をより小さ
くしたい場合にも同様に適用できることは明らかである
。なぜならチップ寸法を短くしたい方向にデコーダとド
ライバを配置しなければよいという本発明の趣旨から自
明である。

以上の結果１本発明による半導体メモリは細長くできる
ので特にプラスチックを用いた細長いパッケージに用い
ることができる。この結果、バラ（２６） ケージコストを低減できる。

〔発明の効果〕

以上述べたように１本発明によれば、チップの一辺を小
さくすることができ、細長いパッケージに適用するのに
好都合となる。

【図面の簡単な説明】

第１図は従来の半導体メモリの概略構成図、第２図から
第１６図まではそれぞれ本発明の一実施（２７） 第　１　図 ■　４　回 ！　ｌ　１１ １１＋ｌ Ａｏ　Ａ＋ 罰　５　図 σ２友ｔ（１弘３ ￥　〆　図 ′躬　７　図

Claims (1)

1. 【特許請求の範囲】 ｉ、ｘ、ｙのマトリクスからなるメモリアレー内の特定
   ビットを選択するためのＸ、Ｘデコーダが互いに平行に
   配置された半導体メモリ。 ２、Ｘデコーダを制御する配線が、メモリセルを構成す
   る材質と異なる材質で形成され、当該メモリアレー上に
   配線された第１項の半導体メモリ。 ３、当該制御配線と同じ材質で形成された電源線や信号
   線が当該メモリアレー上に配線された第２項の半導体メ
   モリ。