JPH07130164A - 半導体装置 - Google Patents
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- JPH07130164A JPH07130164A JP5273682A JP27368293A JPH07130164A JP H07130164 A JPH07130164 A JP H07130164A JP 5273682 A JP5273682 A JP 5273682A JP 27368293 A JP27368293 A JP 27368293A JP H07130164 A JPH07130164 A JP H07130164A
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- 229910021332 silicide Inorganic materials 0.000 claims abstract description 22
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- 239000002184 metal Substances 0.000 claims description 67
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C—STATIC STORES
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【目的】 本発明は、複数のセンスアンプと１台の列デ
コーダを接続するシェアードセンスアンプ方式を有する
半導体装置において、キャパシタを形成する導電層以外
の配線層を３層の構成で大容量化を実現することを最も
主要な特徴とする。 【構成】 前記キャパシタ形成用導電層以外の配線層を
３層有し、ワード線、ビット線及び列デコーダからの選
択信号を伝える配線（Ｙスイッチ）が、セルアレイ上で
互いに別の配線層で形成され、Ｙスイッチの配線が少な
くとも、セルアレイ上で金属配線層から形成されること
を特徴としている。
コーダを接続するシェアードセンスアンプ方式を有する
半導体装置において、キャパシタを形成する導電層以外
の配線層を３層の構成で大容量化を実現することを最も
主要な特徴とする。 【構成】 前記キャパシタ形成用導電層以外の配線層を
３層有し、ワード線、ビット線及び列デコーダからの選
択信号を伝える配線（Ｙスイッチ）が、セルアレイ上で
互いに別の配線層で形成され、Ｙスイッチの配線が少な
くとも、セルアレイ上で金属配線層から形成されること
を特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
シェアードセンスアンプ方式を用いたダイナミック型半
導体記憶装置に関する。
シェアードセンスアンプ方式を用いたダイナミック型半
導体記憶装置に関する。
【０００２】
【従来の技術】シェアードセンスアンプ方式を用いたダ
イナミック型半導体記憶装置は、センスアンプとデータ
出力線間のスイッチを制御する選択信号を出す列デコー
ダ回路を複数のセンスアンプで共有する方式で（特願昭
５５−４１６２２参照）、列デコーダの数を減らすこと
ができるため、半導体装置の大規模化において、面積の
増大を防ぐことが可能になる。図６〜図１０は、従来の
シェアードセンスアンプ方式を用いた半導体装置のレイ
アウト図を示し、配線に用いた材料の抵抗値及び半導体
装置の規模により、いくつかの方式がある。
イナミック型半導体記憶装置は、センスアンプとデータ
出力線間のスイッチを制御する選択信号を出す列デコー
ダ回路を複数のセンスアンプで共有する方式で（特願昭
５５−４１６２２参照）、列デコーダの数を減らすこと
ができるため、半導体装置の大規模化において、面積の
増大を防ぐことが可能になる。図６〜図１０は、従来の
シェアードセンスアンプ方式を用いた半導体装置のレイ
アウト図を示し、配線に用いた材料の抵抗値及び半導体
装置の規模により、いくつかの方式がある。
【０００３】図６は、第１の従来技術のレイアウト図を
示し、多結晶シリコン層１層、金属シリサイド層１層、
金属配線層１層の計３層の配線を用いる方式で、ワード
線４０１に多結晶シリコンを用い、メモリセル４０２の
ＭＩＳトランジスタのゲート電極と共用し、またビット
線４０３及び列デコーダからの選択信号を伝える配線４
０４（以後、Ｙスイッチ４０４と称する）が、同層の金
属シリサイド配線から成り、Ｙスイッチ４０４は、ビッ
ト線４０３の４本に１本または８本に１本の割合で配列
されている。更に金属配線は、ワード線４０１を実質的
に低抵抗化させる目的でセルアレイ４０５上に配列され
たワード裏打ち配線４０６、センスアンプ駆動信号等セ
ンスアンプ４０７内をワード線方向に配置されたアレイ
信号４０８、行デコーダ４０９、列デコーダ４１０、ア
レイ信号駆動回路４１１及び周辺回路内の配線に用いら
れる。
示し、多結晶シリコン層１層、金属シリサイド層１層、
金属配線層１層の計３層の配線を用いる方式で、ワード
線４０１に多結晶シリコンを用い、メモリセル４０２の
ＭＩＳトランジスタのゲート電極と共用し、またビット
線４０３及び列デコーダからの選択信号を伝える配線４
０４（以後、Ｙスイッチ４０４と称する）が、同層の金
属シリサイド配線から成り、Ｙスイッチ４０４は、ビッ
ト線４０３の４本に１本または８本に１本の割合で配列
されている。更に金属配線は、ワード線４０１を実質的
に低抵抗化させる目的でセルアレイ４０５上に配列され
たワード裏打ち配線４０６、センスアンプ駆動信号等セ
ンスアンプ４０７内をワード線方向に配置されたアレイ
信号４０８、行デコーダ４０９、列デコーダ４１０、ア
レイ信号駆動回路４１１及び周辺回路内の配線に用いら
れる。
【０００４】図７は、第２の従来技術のレイアウト図を
示し、多結晶シリコ層１層、金属配線層２層の計３層の
配線層を用いる方式である。第２の従来技術は、第１の
従来技術の金属シリサイド層を金属配線に置き換えた構
成で、Ｙスチッチ４０４の抵抗が、金属配線にした分小
さくなり、第１の従来技術より多くのセンスアンプ４０
７を接続でき、半導体装置の大規模化に適している。
示し、多結晶シリコ層１層、金属配線層２層の計３層の
配線層を用いる方式である。第２の従来技術は、第１の
従来技術の金属シリサイド層を金属配線に置き換えた構
成で、Ｙスチッチ４０４の抵抗が、金属配線にした分小
さくなり、第１の従来技術より多くのセンスアンプ４０
７を接続でき、半導体装置の大規模化に適している。
【０００５】図８は、第３の従来技術のレイアウト図を
示し、多結晶シリコンと金属シリサイドの積層配線層
（以下、ポリサイド層と称す）１層、金属シリサイド配
線層１層、金属配線層１層の計３層の配線層を用いる方
式で、ワード線６０１にポリサイド層を用い、メモリセ
ル６０２のＭＩＳトランジスタのゲート電極と共有し、
Ｙスイッチ６０４に金属シリサイド層を用い、ビット線
６０３、センスアンプ６０７内のアレイ信号６０８、行
デコーダ６０９、列デコーダ６１０、アレイ信号駆動回
路６１１及び周辺回路内の配線に金属配線を用いた。こ
の第３の技術は、第１、第２の従来技術と異なりビット
線とＹスイッチを別の配線層で形成するので、同じ加工
技術を用いた場合、Ｙスイッチがない分ビット線間隔を
狭くできメモリセルアレイサイズを小さくできるメリッ
トがある。また、Ｙスイッチ６０４が広い間隔で配置さ
れるので配線幅を第１の従来技術例と比べ広くでき、抵
抗を小さくできるので大容量化には適している。
示し、多結晶シリコンと金属シリサイドの積層配線層
（以下、ポリサイド層と称す）１層、金属シリサイド配
線層１層、金属配線層１層の計３層の配線層を用いる方
式で、ワード線６０１にポリサイド層を用い、メモリセ
ル６０２のＭＩＳトランジスタのゲート電極と共有し、
Ｙスイッチ６０４に金属シリサイド層を用い、ビット線
６０３、センスアンプ６０７内のアレイ信号６０８、行
デコーダ６０９、列デコーダ６１０、アレイ信号駆動回
路６１１及び周辺回路内の配線に金属配線を用いた。こ
の第３の技術は、第１、第２の従来技術と異なりビット
線とＹスイッチを別の配線層で形成するので、同じ加工
技術を用いた場合、Ｙスイッチがない分ビット線間隔を
狭くできメモリセルアレイサイズを小さくできるメリッ
トがある。また、Ｙスイッチ６０４が広い間隔で配置さ
れるので配線幅を第１の従来技術例と比べ広くでき、抵
抗を小さくできるので大容量化には適している。
【０００６】しかしながら、第２の従来技術例のように
Ｙスイッチに金属配線を用いたものと比べ、抵抗が増大
するので、第２の従来技術例ほどは、大容量化に適して
いない。この他、ワード線の低抵抗化のためのワード裏
打ち配線を用いず、ワード線にポリサイド層を用いるこ
とによる低抵抗化を行うため、ワード裏打ち方式ほどの
低抵抗化ができず、ワード線に接続できるセル数を増や
せない。
Ｙスイッチに金属配線を用いたものと比べ、抵抗が増大
するので、第２の従来技術例ほどは、大容量化に適して
いない。この他、ワード線の低抵抗化のためのワード裏
打ち配線を用いず、ワード線にポリサイド層を用いるこ
とによる低抵抗化を行うため、ワード裏打ち方式ほどの
低抵抗化ができず、ワード線に接続できるセル数を増や
せない。
【０００７】図９は、第４の従来技術のレイアウト図を
示す。第４の従来技術は、多結晶シリコン配線層１層、
金属シリサイド配線層１層、金属配線層２層の計４層の
配線層を用いる方式である。多結晶シリコン配線層をポ
リサイド配線層に置換して用いる場合もある。この第４
の従来技術例では、ワード線７０１に多結晶シリコン層
またはポリサイド層を用いメモリセル７０２のＭＩＳト
ランジスタのゲート電極と共有し、ビット線７０３に金
属シリサイド層を用い、セルアレイ７０５上にワード線
７０１と平行に配置したワード裏打ち配線７０６と、セ
ンスアンプ７０７上をワード線７０１と平行に配置した
アレイ信号７０８と、行デコーダ７０９内、列デコーダ
７１０内、アレイ信号駆動回路７１１内及び周辺回路内
の配線の一部に２層の金属配線のうちの一層を用い、セ
ルアレイ７０５及びセンサンプ７０７上にワード線７０
１と垂直に配置したＹスイッチ７０４と、行デコーダ７
０９内、列デコーダ７１０内、アレイ信号駆動回路７１
１内及び周辺回路内の配線の一部を、２層の金属配線の
うちの残りの１層を用いた。この第４の従来技術例は、
Ｙスイッチ７０４と、ワード裏打ち配線７０６を別層の
金属配線層で形成するため、第１、第２、第３の従来技
術例と比べ、ワード線と平行方向配線垂直方向配線共に
低抵抗化が可能になり、大容量化に適している。
示す。第４の従来技術は、多結晶シリコン配線層１層、
金属シリサイド配線層１層、金属配線層２層の計４層の
配線層を用いる方式である。多結晶シリコン配線層をポ
リサイド配線層に置換して用いる場合もある。この第４
の従来技術例では、ワード線７０１に多結晶シリコン層
またはポリサイド層を用いメモリセル７０２のＭＩＳト
ランジスタのゲート電極と共有し、ビット線７０３に金
属シリサイド層を用い、セルアレイ７０５上にワード線
７０１と平行に配置したワード裏打ち配線７０６と、セ
ンスアンプ７０７上をワード線７０１と平行に配置した
アレイ信号７０８と、行デコーダ７０９内、列デコーダ
７１０内、アレイ信号駆動回路７１１内及び周辺回路内
の配線の一部に２層の金属配線のうちの一層を用い、セ
ルアレイ７０５及びセンサンプ７０７上にワード線７０
１と垂直に配置したＹスイッチ７０４と、行デコーダ７
０９内、列デコーダ７１０内、アレイ信号駆動回路７１
１内及び周辺回路内の配線の一部を、２層の金属配線の
うちの残りの１層を用いた。この第４の従来技術例は、
Ｙスイッチ７０４と、ワード裏打ち配線７０６を別層の
金属配線層で形成するため、第１、第２、第３の従来技
術例と比べ、ワード線と平行方向配線垂直方向配線共に
低抵抗化が可能になり、大容量化に適している。
【０００８】図１０は、第５の従来技術のレイアウト図
を示し、ポリサイド配線層１層、金属シリサイド配線層
１層、金属配線層２層の計４層の配線層を用いる方式
で、ワード線８０１にポリサイド配線層を用い、メモリ
セル８０２のＭＩＳトランジスタのゲート電極を共有
し、ビット線８０３に金属シリサイド配線層を用い、セ
ルアレイ８０５上にワード線８０１と平行に配置した主
ワード線８０６と、センスアンプ８０７上にワード線８
０１と平行に配置したアレイ信号８０８と、行デコーダ
８０９内、列デコーダ８１０内、アレイ信号駆動回路８
１１内、分割デコーダ８１２内、分割デコーダ駆動回路
８１３内及び周辺回路内の配線の一部に２層の金属配線
の１層を用い、セルアレイ８０５及びセンスアンプ８０
７上にワード線８０１と垂直に配置したＹスイッチ８０
４と、分割デコーダ８１２上にワード線８０１と垂直に
配置した分割デコーダ駆動信号線８１４と、行デコーダ
８０９内、列デコーダ８１０内、アレイ信号駆動回路８
１１内、分割デコーダ８１２内、分割デコーダ駆動回路
８１３内及び周辺回路内の配線の一部に２層の金属配線
のうちの残りの１層を用いる。この第５の従来技術例
は、第４の従来技術例のワード裏打ち配線を廃止し、か
わりに、行デコーダの一部をメモリセル内に分散配置
し、分割デコーダ８１２とし、分割デコーダ８１２及び
行デコーダ８０９間を主ワード線８０６で接続し、分割
デコーダ８１２内でのワード線８０１の選択のために必
要な信号を、分割デコーダ駆動回路８１３及び分割デコ
ーダ駆動信号線８１４で受けるものである。（K.Noda,
T.Saeki, A.Tsujimoto, T.Murotani andK.Koyama, “A
boosted Dual Word-line Decoding Scheme for 256Mb D
RAMs”,1992 Symposium on VLSI Circuits Digest of T
echnical Papers, pp. 112-113.T.Sugibayashi, et. a
l,“A 30ns 256Mb DRAM with multi-divided array st
ructure ”, 1993 IEEE ISSCC Digest of Technical Pa
pers, pp. 50-51 ）．この第５の従来例の主ワード線８
０６は、ワード裏打線の２n 倍のピッチで配置できるの
で低抵抗化が可能であり、より大容量化に適している。
を示し、ポリサイド配線層１層、金属シリサイド配線層
１層、金属配線層２層の計４層の配線層を用いる方式
で、ワード線８０１にポリサイド配線層を用い、メモリ
セル８０２のＭＩＳトランジスタのゲート電極を共有
し、ビット線８０３に金属シリサイド配線層を用い、セ
ルアレイ８０５上にワード線８０１と平行に配置した主
ワード線８０６と、センスアンプ８０７上にワード線８
０１と平行に配置したアレイ信号８０８と、行デコーダ
８０９内、列デコーダ８１０内、アレイ信号駆動回路８
１１内、分割デコーダ８１２内、分割デコーダ駆動回路
８１３内及び周辺回路内の配線の一部に２層の金属配線
の１層を用い、セルアレイ８０５及びセンスアンプ８０
７上にワード線８０１と垂直に配置したＹスイッチ８０
４と、分割デコーダ８１２上にワード線８０１と垂直に
配置した分割デコーダ駆動信号線８１４と、行デコーダ
８０９内、列デコーダ８１０内、アレイ信号駆動回路８
１１内、分割デコーダ８１２内、分割デコーダ駆動回路
８１３内及び周辺回路内の配線の一部に２層の金属配線
のうちの残りの１層を用いる。この第５の従来技術例
は、第４の従来技術例のワード裏打ち配線を廃止し、か
わりに、行デコーダの一部をメモリセル内に分散配置
し、分割デコーダ８１２とし、分割デコーダ８１２及び
行デコーダ８０９間を主ワード線８０６で接続し、分割
デコーダ８１２内でのワード線８０１の選択のために必
要な信号を、分割デコーダ駆動回路８１３及び分割デコ
ーダ駆動信号線８１４で受けるものである。（K.Noda,
T.Saeki, A.Tsujimoto, T.Murotani andK.Koyama, “A
boosted Dual Word-line Decoding Scheme for 256Mb D
RAMs”,1992 Symposium on VLSI Circuits Digest of T
echnical Papers, pp. 112-113.T.Sugibayashi, et. a
l,“A 30ns 256Mb DRAM with multi-divided array st
ructure ”, 1993 IEEE ISSCC Digest of Technical Pa
pers, pp. 50-51 ）．この第５の従来例の主ワード線８
０６は、ワード裏打線の２n 倍のピッチで配置できるの
で低抵抗化が可能であり、より大容量化に適している。
【０００９】図１１は、従来技術のセンスアンプ領域の
回路図の一例を示す。従来のセンスアンプ領域の回路で
は、ビット線９０３とＹスイッチ９０４が平行に配置さ
れ、また、書き込みデータ線９２１、書き込み駆動信号
９２２、読み出しデータ線９２３、読み出し駆動信号９
２４、Ｎチャネルセンスアンプ駆動信号９２５及びＰチ
ャネルセンスアンプ駆動信号９２６等のアレイ信号９０
８がビット線９０３と垂直に配置される。アレイ信号９
０８のうちＮチャネルセンスアンプ駆動信号９２５とＰ
チャネルセンスアンプ駆動信号９２６は、従来技術例の
回路構成ではビット線９０３の充放電電流を通すため低
抵抗材料を用いる必要があり、金属配線を要する。
回路図の一例を示す。従来のセンスアンプ領域の回路で
は、ビット線９０３とＹスイッチ９０４が平行に配置さ
れ、また、書き込みデータ線９２１、書き込み駆動信号
９２２、読み出しデータ線９２３、読み出し駆動信号９
２４、Ｎチャネルセンスアンプ駆動信号９２５及びＰチ
ャネルセンスアンプ駆動信号９２６等のアレイ信号９０
８がビット線９０３と垂直に配置される。アレイ信号９
０８のうちＮチャネルセンスアンプ駆動信号９２５とＰ
チャネルセンスアンプ駆動信号９２６は、従来技術例の
回路構成ではビット線９０３の充放電電流を通すため低
抵抗材料を用いる必要があり、金属配線を要する。
【００１０】
【発明が解決しようとする課題】従来のシェアードセン
スアンプ方式を用いた半導体装置では、１台の列デコー
ダで複数のセンスアンプをＹスイッチを用いて制御する
ことで、列デコーダの数を少なくし、半導体装置の大容
量化に伴う面積増大を抑制している。したがって、大容
量化が、１Ｍｂｉｔ，４Ｍｂｉｔ，１６Ｍｂｉｔ，６４
Ｍｂｉｔと進むにしたがって、１台の列デコーダに接続
されるセンスアンプの数が増大し、Ｙスイッチの低抵抗
化が必須となり、第４、第５の従来技術例にみられるよ
うにセルアレイ上ではＹスイッチのみに使用する金属配
線層が必要となる。一方センスアンプ上のアレイ信号線
は、大電流を通すため、低抵抗の金属配線を用いる必要
がある。したがって、シェアードセンスアンプ方式を用
いる大容量の半導体装置では、センスアンプ部でＹスイ
ッチと、アレイ信号線を交差させるため、第４、第５の
従来例にみられるようにキャパシタ形成に用いる導電層
以外に４層配線を用いて構成されていた。そのため、工
程数の増大とそれに伴う歩留まりの低下を招くという問
題点があった。
スアンプ方式を用いた半導体装置では、１台の列デコー
ダで複数のセンスアンプをＹスイッチを用いて制御する
ことで、列デコーダの数を少なくし、半導体装置の大容
量化に伴う面積増大を抑制している。したがって、大容
量化が、１Ｍｂｉｔ，４Ｍｂｉｔ，１６Ｍｂｉｔ，６４
Ｍｂｉｔと進むにしたがって、１台の列デコーダに接続
されるセンスアンプの数が増大し、Ｙスイッチの低抵抗
化が必須となり、第４、第５の従来技術例にみられるよ
うにセルアレイ上ではＹスイッチのみに使用する金属配
線層が必要となる。一方センスアンプ上のアレイ信号線
は、大電流を通すため、低抵抗の金属配線を用いる必要
がある。したがって、シェアードセンスアンプ方式を用
いる大容量の半導体装置では、センスアンプ部でＹスイ
ッチと、アレイ信号線を交差させるため、第４、第５の
従来例にみられるようにキャパシタ形成に用いる導電層
以外に４層配線を用いて構成されていた。そのため、工
程数の増大とそれに伴う歩留まりの低下を招くという問
題点があった。
【００１１】本発明は、キャパシタを形成する導電層以
外の配線層を３層の構成で、大容量化できる半導体装置
を提供しようとするものである。
外の配線層を３層の構成で、大容量化できる半導体装置
を提供しようとするものである。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
前記キャパシタ形成用導電層以外の配線層を３層有し、
前記ワード線、ビット線及びＹスイッチがセルアレイ上
で互いに別の配線層で形成され、Ｙスイッチがセルアレ
イ上で金属配線層から形成されるものである。
前記キャパシタ形成用導電層以外の配線層を３層有し、
前記ワード線、ビット線及びＹスイッチがセルアレイ上
で互いに別の配線層で形成され、Ｙスイッチがセルアレ
イ上で金属配線層から形成されるものである。
【００１３】また、上記Ｙスイッチが、セルアレイ上で
は金属配線層から成り、センスアンプ上では、キャパシ
タのプレート電極と同層の導電層から成るものであって
よい。
は金属配線層から成り、センスアンプ上では、キャパシ
タのプレート電極と同層の導電層から成るものであって
よい。
【００１４】また、ＭＩＳトランジスタのゲート電極を
形成し、ポリサイド層配線から成り、その一部がワード
線を形成する第１の配線層と、金属シリサイド配線また
はポリサイド層配線から成り、その一部がビット線を形
成する第２の配線層と、金属配線から成り、その一部が
セルアレイ上でＹスイッチを形成する第３の配線層を有
するものでもよい。
形成し、ポリサイド層配線から成り、その一部がワード
線を形成する第１の配線層と、金属シリサイド配線また
はポリサイド層配線から成り、その一部がビット線を形
成する第２の配線層と、金属配線から成り、その一部が
セルアレイ上でＹスイッチを形成する第３の配線層を有
するものでもよい。
【００１５】また、Ｙスイッチの間に、電源線及び接地
線がセルアレイ上とセンスアンプ上に配置され、電源線
は、センスアンプ領域でＰチャネルＭＯＳトランジスタ
のソースに接続し、該Ｐチャネルトランジスタのドレイ
ンは、Ｐチャネルトランジスタで構成されるフリップフ
ロップ型センスアンプの共通のソースと接続し、該Ｐチ
ャネルトランジスタのゲート電極は、前記第１の配線か
ら成りＰチャネルセンスアンプ活性化信号線を形成し、
上記接地線は、センスアンプ領域でＮチャネルＭＯＳト
ランジスタのソースに接続し、該Ｎチャネルトランジス
タのドレインは、Ｎチャネルトランジスタで構成される
フリップフロップ型センスアンプの共通ソースと接続
し、該Ｎチャネルトランジスタのゲートは、前記第１の
配線から成りＮチャネルセンスアンプ活性化信号線を形
成するものであってよい。
線がセルアレイ上とセンスアンプ上に配置され、電源線
は、センスアンプ領域でＰチャネルＭＯＳトランジスタ
のソースに接続し、該Ｐチャネルトランジスタのドレイ
ンは、Ｐチャネルトランジスタで構成されるフリップフ
ロップ型センスアンプの共通のソースと接続し、該Ｐチ
ャネルトランジスタのゲート電極は、前記第１の配線か
ら成りＰチャネルセンスアンプ活性化信号線を形成し、
上記接地線は、センスアンプ領域でＮチャネルＭＯＳト
ランジスタのソースに接続し、該Ｎチャネルトランジス
タのドレインは、Ｎチャネルトランジスタで構成される
フリップフロップ型センスアンプの共通ソースと接続
し、該Ｎチャネルトランジスタのゲートは、前記第１の
配線から成りＮチャネルセンスアンプ活性化信号線を形
成するものであってよい。
【００１６】また、ＭＩＳトランジスタのゲート電極を
形成し、ポリサイド層配線から成り、その一部がワード
線を形成する第１の配線層と、金属シリサイド配線また
は、ポリサイド層配線から成り、その一部がビット線を
形成する第２の配線層と、金属配線層から成りその一部
がセルアレイ上及びセンスアンプ上でＹスイッチを形成
する第３の配線層を形成するものであってもよい。
形成し、ポリサイド層配線から成り、その一部がワード
線を形成する第１の配線層と、金属シリサイド配線また
は、ポリサイド層配線から成り、その一部がビット線を
形成する第２の配線層と、金属配線層から成りその一部
がセルアレイ上及びセンスアンプ上でＹスイッチを形成
する第３の配線層を形成するものであってもよい。
【００１７】更に、ＭＩＳトランジスタのゲート電極を
形成し、ポリサイド積層配線から成り、その一部がワー
ド線を形成する第１の配線層と、金属配線から成りその
一部がビット線を形成する第２の配線層と、更に、金属
配線から成り、その一部がＹスイッチを形成す第３の配
線層から成るものであってよい。
形成し、ポリサイド積層配線から成り、その一部がワー
ド線を形成する第１の配線層と、金属配線から成りその
一部がビット線を形成する第２の配線層と、更に、金属
配線から成り、その一部がＹスイッチを形成す第３の配
線層から成るものであってよい。
【００１８】
【作用】上記のように構成された半導体装置において、
キャパシタに用いる導電層以外の配線層を３層で構成し
ても、ワード線、ビット線及びＹスイッチがセルフアレ
イ上で互いに別の配線層で形成され、Ｙスイッチは少な
くともセルアレイ上では、金属配線層により形成される
ことにより、Ｙスイッチの低抵抗化が実現され、このた
め多くのセンスアンプを接続できることになる。
キャパシタに用いる導電層以外の配線層を３層で構成し
ても、ワード線、ビット線及びＹスイッチがセルフアレ
イ上で互いに別の配線層で形成され、Ｙスイッチは少な
くともセルアレイ上では、金属配線層により形成される
ことにより、Ｙスイッチの低抵抗化が実現され、このた
め多くのセンスアンプを接続できることになる。
【００１９】
【実施例】次に本発明の第１の実施例に関して図面を参
照して説明する。図１は、本発明の第１の実施例のレイ
アウト図、図２（ａ）は、本発明の第１の実施例のセン
スアンプ領域でのＹスイッチのパターン図、そして図２
（ｂ）は本発明の第１の実施例のメモリセルの断面図で
ある。
照して説明する。図１は、本発明の第１の実施例のレイ
アウト図、図２（ａ）は、本発明の第１の実施例のセン
スアンプ領域でのＹスイッチのパターン図、そして図２
（ｂ）は本発明の第１の実施例のメモリセルの断面図で
ある。
【００２０】本実施例は、キャパシタ形成用導電層以外
にポリサイド配線層１層、金属シリカサイド層１層、金
属配線層１層の計３層の配線層を用いる方式である。上
記導電体層としては、メモリセルのキャパシタのノード
電極１１２に用いる多結晶シリコン層１層と、メモリセ
ルのキャパシタのプレート電極に用いるポリサイド層１
層の２層を用いる。
にポリサイド配線層１層、金属シリカサイド層１層、金
属配線層１層の計３層の配線層を用いる方式である。上
記導電体層としては、メモリセルのキャパシタのノード
電極１１２に用いる多結晶シリコン層１層と、メモリセ
ルのキャパシタのプレート電極に用いるポリサイド層１
層の２層を用いる。
【００２１】ワード線１０１にポリサイド層を用い、メ
モリセル１０２のＭＩＳトランジスタのゲート電極を共
有し、ビット線１０３に金属シリサイド層を用い、Ｙス
イッチ１０４にセルアレイ１０５上では金属配線層を、
また、センスアンプ１０７上では、メモリセル１０２の
キャパシタのプレート電極１１３に用いたポリサイド層
を用い、更にセンスアンプ１０７上をワード線１０１と
平行に配置したアレイ信号１０８と、行デコーダ１０９
内、列デコーダ１１０内、アレイ信号駆動回路１１１内
及び周辺回路内の配線に金属配線を用いる。
モリセル１０２のＭＩＳトランジスタのゲート電極を共
有し、ビット線１０３に金属シリサイド層を用い、Ｙス
イッチ１０４にセルアレイ１０５上では金属配線層を、
また、センスアンプ１０７上では、メモリセル１０２の
キャパシタのプレート電極１１３に用いたポリサイド層
を用い、更にセンスアンプ１０７上をワード線１０１と
平行に配置したアレイ信号１０８と、行デコーダ１０９
内、列デコーダ１１０内、アレイ信号駆動回路１１１内
及び周辺回路内の配線に金属配線を用いる。
【００２２】図２（ａ）は、本発明の第１の実施例のセ
ンスアンプ領域でのＹスイッチ１０４のパターン図であ
る。図２（ｂ）の本発明の第１の実施例のメモリセル断
面図からわかるようにメモリセルのキャパシタのプレー
ト電極１１３が金属配線の真下にあるためセンスアンプ
領域ではアレイ信号１０８に用いた金属配線と下層との
接続孔を回避する形式でキャパシタのプレート電極１１
３と同層のポリサイド層をＹスイッチ１０４としてレイ
アウトしてある。
ンスアンプ領域でのＹスイッチ１０４のパターン図であ
る。図２（ｂ）の本発明の第１の実施例のメモリセル断
面図からわかるようにメモリセルのキャパシタのプレー
ト電極１１３が金属配線の真下にあるためセンスアンプ
領域ではアレイ信号１０８に用いた金属配線と下層との
接続孔を回避する形式でキャパシタのプレート電極１１
３と同層のポリサイド層をＹスイッチ１０４としてレイ
アウトしてある。
【００２３】次に本発明の第２の実施例に関して図面を
参照して説明する。図３は、本発明の第２の実施例のレ
イアウト図、図４は、本発明の第２の実施例とセンスア
ンプ領域の回路図を示す。
参照して説明する。図３は、本発明の第２の実施例のレ
イアウト図、図４は、本発明の第２の実施例とセンスア
ンプ領域の回路図を示す。
【００２４】本実施例は、キャパシタ形成用導電層以外
にポリサイド配線層１層、金属シリサイド層１層、金属
配線層１層の計３層の配線層を用いる方式である。
にポリサイド配線層１層、金属シリサイド層１層、金属
配線層１層の計３層の配線層を用いる方式である。
【００２５】ワード線２０１にポリサイド層を用い、メ
モリセル２０２のＭＩＳトランジスタのゲート電極を共
有し、ビット線２０３に金属シリサイド層を用い、Ｙス
イッチ２０４には、セルアレイ２０５上、センスアンプ
２０７上共に金属配線層を用いる。また、センスアンプ
２０７上のアレイ信号２０８には、主としてポリサイド
層を用いる。更に行デコーダ２０９内、列デコーダ２１
０内、アレイ信号駆動回路２１１内及び周辺回路内の配
線には、金属配線を用いる。
モリセル２０２のＭＩＳトランジスタのゲート電極を共
有し、ビット線２０３に金属シリサイド層を用い、Ｙス
イッチ２０４には、セルアレイ２０５上、センスアンプ
２０７上共に金属配線層を用いる。また、センスアンプ
２０７上のアレイ信号２０８には、主としてポリサイド
層を用いる。更に行デコーダ２０９内、列デコーダ２１
０内、アレイ信号駆動回路２１１内及び周辺回路内の配
線には、金属配線を用いる。
【００２６】また、本実施例ではアレイ信号線２０８を
主としてポリサイド配線で形成しているため抵抗が大き
く電流を充分に流すことができない。したがって、図
３、図４に示すようにＹスイッチの間に、電源線（ＶＣ
Ｃ２３１）及び接地線（ＧＶＤ２３２）をセルアレイ上
とセンスアンプ上に配置し、Ｎチャネルセンスアンプ駆
動信号２２５及びＰチャネルセンスアンプ駆動信号２２
６は、ビット線の充放電電流を直接流さないようにする
ため、電源線は、センスアンプ領域でＰチャネルＭＯＳ
トランジスタのソースに接続し、該Ｐチャネルトランジ
スルのドレインはＰチャネルトランジスタで構成される
フリップフロップ型センスアンプの共通ソースと接続
し、該Ｐチャネルトランジスタのゲート電極は、前記第
１の配線から成りＰチャネルセンスアンプ活性化信号線
を形成する。接地線は、センスアンプ領域でＮチャネル
ＭＯＳトランジスタのソースに接続し、該Ｎチャネルト
ランジスタのドレインは、Ｎチャネルトランジスタで構
成されるフリップフロップ型センスアンプの共通ソース
と接続し、該Ｎチャネルトランジスタのゲートは、前記
第１の配線からなりＮチャネルセンスアンプ活性化信号
線を形成する。
主としてポリサイド配線で形成しているため抵抗が大き
く電流を充分に流すことができない。したがって、図
３、図４に示すようにＹスイッチの間に、電源線（ＶＣ
Ｃ２３１）及び接地線（ＧＶＤ２３２）をセルアレイ上
とセンスアンプ上に配置し、Ｎチャネルセンスアンプ駆
動信号２２５及びＰチャネルセンスアンプ駆動信号２２
６は、ビット線の充放電電流を直接流さないようにする
ため、電源線は、センスアンプ領域でＰチャネルＭＯＳ
トランジスタのソースに接続し、該Ｐチャネルトランジ
スルのドレインはＰチャネルトランジスタで構成される
フリップフロップ型センスアンプの共通ソースと接続
し、該Ｐチャネルトランジスタのゲート電極は、前記第
１の配線から成りＰチャネルセンスアンプ活性化信号線
を形成する。接地線は、センスアンプ領域でＮチャネル
ＭＯＳトランジスタのソースに接続し、該Ｎチャネルト
ランジスタのドレインは、Ｎチャネルトランジスタで構
成されるフリップフロップ型センスアンプの共通ソース
と接続し、該Ｎチャネルトランジスタのゲートは、前記
第１の配線からなりＮチャネルセンスアンプ活性化信号
線を形成する。
【００２７】ＶＣＣ２３１及びＧＮＤ２３２は、大電流
を通すため抵抗の小さい金属配線を用いる必要があり、
Ｙスイッチ２０４と平行に配置される。ＶＣＣ２３１及
びＧＮＤ２３２をＹスイッチの間に配置することによ
り、配線ピッチが狭くなることを防ぐために、Ｙスイッ
チ２０４数を半減させ、Ｙスイッチ２０４一本当たりに
接続するセンスアンプを増し、これに対応して書き込み
駆動信号２２２、読み出しデータ線２２３の数を増し
た。
を通すため抵抗の小さい金属配線を用いる必要があり、
Ｙスイッチ２０４と平行に配置される。ＶＣＣ２３１及
びＧＮＤ２３２をＹスイッチの間に配置することによ
り、配線ピッチが狭くなることを防ぐために、Ｙスイッ
チ２０４数を半減させ、Ｙスイッチ２０４一本当たりに
接続するセンスアンプを増し、これに対応して書き込み
駆動信号２２２、読み出しデータ線２２３の数を増し
た。
【００２８】次に本発明の第３の実施例に関して、図面
を参照して説明する。図５は、本発明の第３の実施例の
レイアウト図である。
を参照して説明する。図５は、本発明の第３の実施例の
レイアウト図である。
【００２９】本実施例はキャパシタ形成用導電層以外に
ポリサイド配線層１層、金属配線層２層の計３層の配線
層を用いる方式である。
ポリサイド配線層１層、金属配線層２層の計３層の配線
層を用いる方式である。
【００３０】ワード線３０１にポリサイド層を用い、メ
モリセル３０２のＭＩＳトランジスタのゲート電極を共
有し、ビット線３０３は、セルアレイ３０５上では第１
の金属配線を用い、センスアンプ３０７上では、主とし
て、ポリサイド配線層を用いる。Ｙスイッチ３０４は、
セルアレイ３０５上センスアンプ３０７上共に第２の金
属配線層を用いる。行デコーダ３０９内、列デコーダ３
１０内、アレイ信号駆動回路３１１内及び周辺回路内の
配線には、第１、第２の金属配線を共に用いる。アレイ
信号３０８には、第１の金属配線を用いる。
モリセル３０２のＭＩＳトランジスタのゲート電極を共
有し、ビット線３０３は、セルアレイ３０５上では第１
の金属配線を用い、センスアンプ３０７上では、主とし
て、ポリサイド配線層を用いる。Ｙスイッチ３０４は、
セルアレイ３０５上センスアンプ３０７上共に第２の金
属配線層を用いる。行デコーダ３０９内、列デコーダ３
１０内、アレイ信号駆動回路３１１内及び周辺回路内の
配線には、第１、第２の金属配線を共に用いる。アレイ
信号３０８には、第１の金属配線を用いる。
【００３１】
【発明の効果】以上説明したように本発明は、キャパシ
タに用いる導電層以外の配線層を３層で構成しても、Ｙ
スイッチに対しては少なくともセルアレイ上では、金属
配線層を用いる構成にしたので、Ｙスイッチ全体の低抵
抗化ができ、このため多くのセンスアンプが接続可能に
なり高速及び大容量の半導体装置を提供できると共に配
線層の削減により歩留まり及び生産性の向上という効果
を有する。
タに用いる導電層以外の配線層を３層で構成しても、Ｙ
スイッチに対しては少なくともセルアレイ上では、金属
配線層を用いる構成にしたので、Ｙスイッチ全体の低抵
抗化ができ、このため多くのセンスアンプが接続可能に
なり高速及び大容量の半導体装置を提供できると共に配
線層の削減により歩留まり及び生産性の向上という効果
を有する。
【図１】本発明の第１の実施例のレイアウト図である。
【図２】（ａ）本発明の第１の実施例のセンスアンプ領
域でのＹスイッチのパターン図である。 （ｂ）本発明の第１の実施例のメモリセル断面図であ
る。
域でのＹスイッチのパターン図である。 （ｂ）本発明の第１の実施例のメモリセル断面図であ
る。
【図３】本発明の第２の実施例のレイアウト図である。
【図４】本発明の第２の実施例のセンスアンプ領域の回
路図である。
路図である。
【図５】本発明の第３の実施例のレイアウト図である。
【図６】第１の従来技術例のレイアウト図である。
【図７】第２の従来技術例のレイアウト図である。
【図８】第３の従来技術例のレイアウト図である。
【図９】第４の従来技術例のレイアウト図である。
【図１０】第５の従来技術例のレイアウト図である。
【図１１】従来技術のセンスアンプ領域の回路図であ
る。
る。
１０１，２０１，３０１，４０１，５０１，６０１，７
０１，８０１ ワード線 １０２，２０２，３０２，４０２，５０２，６０２，７
０２，８０２ メモリセル １０３，２０３，３０３，４０３，５０３，６０３，７
０３，８０３，９０３ビット線 １０４，２０４，３０４，４０４，５０４，６０４，７
０４，８０４，９０４Ｙスイッチ １０５，２０５，３０５，４０５，５０５，６０５，７
０５，８０５，９０５セルアレイ ４０６，５０６，７０６ ワード裏打ち配線 ８０６ 主ワード線 １０７，２０７，３０７，４０７，５０７，６０７，７
０７，８０７ センスアンプ １０８，２０８，３０８，４０８，５０８，６０８，７
０８，８０８，９０８アレイ信号 １０９，２０９，３０９，４０９，５０９，６０９，７
０９，８０９ 行デコーダ １１０，２１０，３１０，４１０，５１０，６１０，７
１０，８１０ 列デコーダ １１１，２１１，３１１，４１１，５１１，６１１，７
１１，８１１ アレイ信号駆動回路 １１２ ノード電極 １１３ プレート電極 ８１２ 分割デコーダ ８１３ 分割デコーダ駆動回路 ８１４ 分割デコーダ駆動信号線 １１５ 接続孔 ２２１，９２１ 書き込みデータ線 ２２２，９２２ 書き込み駆動信号 ２２３，９２３ 読み出しデータ線 ２２４，９２４ 読み出し駆動信号 ２２５，９２５ Ｎチャネルセンスアンプ駆動信号 ２２６，９２６ Ｐチャネルセンスアンプ駆動信号 ２２７，９２７ Ｎチャネルセンスアンプ ２２８，９２８ Ｐチャネルセンスアンプ ２３１ ＶＣＣ ２３２ ＧＮＤ
０１，８０１ ワード線 １０２，２０２，３０２，４０２，５０２，６０２，７
０２，８０２ メモリセル １０３，２０３，３０３，４０３，５０３，６０３，７
０３，８０３，９０３ビット線 １０４，２０４，３０４，４０４，５０４，６０４，７
０４，８０４，９０４Ｙスイッチ １０５，２０５，３０５，４０５，５０５，６０５，７
０５，８０５，９０５セルアレイ ４０６，５０６，７０６ ワード裏打ち配線 ８０６ 主ワード線 １０７，２０７，３０７，４０７，５０７，６０７，７
０７，８０７ センスアンプ １０８，２０８，３０８，４０８，５０８，６０８，７
０８，８０８，９０８アレイ信号 １０９，２０９，３０９，４０９，５０９，６０９，７
０９，８０９ 行デコーダ １１０，２１０，３１０，４１０，５１０，６１０，７
１０，８１０ 列デコーダ １１１，２１１，３１１，４１１，５１１，６１１，７
１１，８１１ アレイ信号駆動回路 １１２ ノード電極 １１３ プレート電極 ８１２ 分割デコーダ ８１３ 分割デコーダ駆動回路 ８１４ 分割デコーダ駆動信号線 １１５ 接続孔 ２２１，９２１ 書き込みデータ線 ２２２，９２２ 書き込み駆動信号 ２２３，９２３ 読み出しデータ線 ２２４，９２４ 読み出し駆動信号 ２２５，９２５ Ｎチャネルセンスアンプ駆動信号 ２２６，９２６ Ｐチャネルセンスアンプ駆動信号 ２２７，９２７ Ｎチャネルセンスアンプ ２２８，９２８ Ｐチャネルセンスアンプ ２３１ ＶＣＣ ２３２ ＧＮＤ
Claims (6)
- 【請求項１】 １つのＭＩＳトランジスタと１つのキャ
パシタからなるメモリセルと、複数のワード線と複数の
ビット線が交差した交点に前記メモリセルを配置したセ
ルアレイと、センスアンプと、行デコーダと、列デコー
ダと、列デコーダからの選択信号を伝える配線を有し、
前記セルアレイと前記センスアンプが複数交互に配列
し、前記列デコーダからの選択信号を伝える配線が、前
記セルアレイと前記センスアンプの配列方向に配置さ
れ、１台の列デコーダと複数のセンスアンプを接続する
シェアードセンスアンプ方式を有する半導体装置におい
て、 前記キャパシタ形成用導電層以外の配線層を３層有し、
前記ワード線、ビット線及び列デコーダからの選択信号
を伝える配線がセルアレイ上で互いに別の配線層で形成
され、列デコーダからの選択信号を伝える配線がセルア
レイ上で金属配線層から形成されることを特徴とする半
導体装置。 - 【請求項２】 前記列デコーダからの選択信号を伝える
配線が、セルアレイ上では、金属配線層から成り、セン
スアンプ上では、前記キャパシタのプレート電極と同層
の導電層から成る請求項１記載の半導体装置。 - 【請求項３】 ＭＩＳトランジスタのゲート電極を形成
し、多結晶シリコンと金属シリサイドの積層配線から成
り、その一部がワード線を形成する第１の配線層と、金
属シリサイド配線または、多結晶シリコンと金属シリサ
イドの積層配線から成り、その一部がビット線を形成す
る第２の配線層と、金属配線から成り、その一部がセル
アレイ上で列デコーダからの選択信号を伝える配線を形
成する第３の配線層を有する請求項１記載の半導体装
置。 - 【請求項４】 前記列デコーダからの選択信号を伝える
配線の間に、電源線及び接地線がセルアレイ上とセンス
アンプ上に配置され、 前記電源線は、センスアンプ領域でＰチャネルＭＯＳト
ランジスタのソースに接続し、該Ｐチャネルトランジス
タのドレインは、Ｐチャネルトランジスタで構成される
フリップフロップ型センスアンプの共通のソースと接続
し、該Ｐチャネルトランジスタのゲート電極は、前記第
１の配線から成りＰチャネルセンスアンプ活性化信号線
を形成し、 前記接地線は、センスアンプ領域でＮチャネルＭＯＳト
ランジスタのソースに接続し、該Ｎチャネルトランジス
タのドレインは、Ｎチャネルトランジスタで構成される
フリップフロップ型センスアンプの共通ソースと接続
し、該Ｎチャネルトランジスタのゲートは、前記第１の
配線から成りＮチャネルセンスアンプ活性化信号線を形
成する請求項１記載の半導体装置。 - 【請求項５】 ＭＩＳトランジスタのゲート電極を形成
し、多結晶シリコンと金属シリサイドの積層配線から成
り、その一部がワード線を形成する第１の配線層と、金
属シリサイド配線または、多結晶シリコンと金属シリサ
イドの積層配線から成り、その一部がビット線を形成す
る第２の配線層と、金属配線から成りその一部がセルア
レイ上及びセンスアンプ上で前記列デコーダからの選択
信号を伝える配線を形成する第３の配線層を形成する請
求項４記載の半導体装置。 - 【請求項６】 ＭＩＳトランジスタのゲート電極を形成
し、多結晶シリコンと金属シリサイドの積層配線から成
り、その一部がワード線を形成する第１の配線層と、金
属配線から成りその一部がビット線を形成する第２の配
線層と、金属配線から成り、その一部が前記列デコーダ
からの選択信号を伝える配線を形成する第３の配線層か
ら成る請求項１記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273682A JP2785655B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
| US08/322,347 US5535153A (en) | 1993-11-01 | 1994-10-13 | Semiconductor device |
| KR1019940028174A KR0142037B1 (ko) | 1993-11-01 | 1994-10-31 | 반도체 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273682A JP2785655B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130164A true JPH07130164A (ja) | 1995-05-19 |
| JP2785655B2 JP2785655B2 (ja) | 1998-08-13 |
Family
ID=17531085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273682A Expired - Fee Related JP2785655B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5535153A (ja) |
| JP (1) | JP2785655B2 (ja) |
| KR (1) | KR0142037B1 (ja) |
Cited By (4)
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