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KR950015785A - 반도체 디바이스 - Google Patents

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KR950015785A
KR950015785A KR1019940028174A KR19940028174A KR950015785A KR 950015785 A KR950015785 A KR 950015785A KR 1019940028174 A KR1019940028174 A KR 1019940028174A KR 19940028174 A KR19940028174 A KR 19940028174A KR 950015785 A KR950015785 A KR 950015785A
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KR
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sense amplifiers
column decoders
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lines
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KR1019940028174A
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다까노리 사에끼
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
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Publication date
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  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
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Abstract

반도체 디바이스는 각각 전도층으로 형성된 캐패시터 및 MIS 트랜지스터로 각각 구성된 다수의 메모리 셀, 메모리 셀에서 서로 교차하는 다수의 워드 라인 및 비트 라인, 셀 어레이들과 교호하는 다수의 감지 증폭기, 다수의 행 디코더, 다수의 열 디코더, 다수의 감지 증폭기에 접속 및 공유되는 각각의 열 디코더들, 및 워드 라인들, 비트 라인들 및 열 디코더들로부터 선택적인 신호들을 전송하기 위한 다수의 배선들을 포함한다. 워드 라인들, 비트 라인들 및 열 디코더들로부터 선택적인 신호들을 전송하기 위한 배선은 셀 어레이들과 감지 증폭기들이 배열된 방향으로 연장한다. 워드 라인들, 비트 라인들 및 열 디코더들로부터 선택적인 신호들을 전송하기 위한 배선들은 캐패시터를 형성하기 위한 전도층 외에도 3개의 다른 층으로 셀 어레이상에 형성되어 있다. 열 디코더들로부터 선택적인 신호들을 전송하기 위한 배선들은 금속층으로 셀 어레이상에 형성된다.

Description

반도체 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도는 본 발명의 제1 실시예에 따른 반도체 디바이스의 레이아웃을 도시하는 블럭도.
제8(a)도는 본 발명의 제1 실시예에 따른 반도체 디바이스의 감지 증폭기 영역의 Y 스위치 패턴의 단면도.
제8(b)도는 본 발명의 제1 실시예에 따른 반도체 디바이스의 메모리 셀의 단면도.

Claims (8)

  1. 전도층으로 형성된 캐패시터 및 금속 절연 반도체로 각각 구성된 다수의 메모리 셀을 각각 포함하는 다수의 셀 어레이; 상기 메모리 셀들에 서로 교차하는 다수의 워드 라인 및 다수의 비트 라인; 상기 셀 어레이들과 교호하는 다수의 감지 증폭기; 다수의 행 디코더; 다수의 상기 감지 증폭기에 각각 접속 및 공유되어 있는 다수의 열 디코더; 및 상기 워드 라인들, 상기 비트 라인들 및 상기 열 디코더들로부터 선택적인 신호들을 전송하고, 상기 셀 어레이들 및 상기 감지 증폭기들이 배열되는 방향으로 연장되어 상기 비트 라인들 및 상기 열 디코더들로부터 선택적인 신호들을 전송하기 위한 다수의 배선을 포함하고, 상기 워드 라인들, 상기 비트 라인들 및 상기 열 디코더들로부터 선택적인 신호들을 전송하기 위한 상기 배선들은 캐패시터를 형성하기 위한 상기 전도층 이외의 3개의 층으로 셀 어레이들상에 형성되고, 상기 열 디코더들로부터 선택적인 신호를 전송하기 위한 상기 배선들은 금속층으로 상기 셀 어레이들상에 형성되는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 열 디코더들로부터 선택적인 신호들을 전송하기 위한 상기 배선들이 셀 어레이상에서는 금속층으로 형성되고, 감지 증폭기들상에는 캐패시터들의 플레이트 전극들을 형성하는 층과 동일한 층인 전도층으로 형성되는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 3개의 다른 층들은 MIS 트랜지스터들의 게이트 전극들을 제공하고, 다결정 실리콘과 실리사이드의 적층을 포함하며, 상기 워드 라인들을 제공하는 부분을 갖고 있는 제1층; 실리사이드층을 포함하고, 상기 비트 라인들을 제공하는 부분을 갖고 있는 제2층; 및 금속층을 포함하고, 상기 열 디코더들로부터 선택적인 신호들을 전송하기 위해 셀 어레이들상에 배선들을 제공하는 부분을 갖고 있는 제3층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서, 상기 3개의 다른 층들은 MIS 트랜지스터들의 게이트 전극들을 제공하고, 다결정 실리콘과 실리사이드의 적층을 포함하며, 상기 워드 라인들을 제공하는 부분은 갖고 있는 제1층; 다결정 실리콘과 실리사이드의 적층을 포함하고, 상기 비트 라인들을 제공하는 부분을 갖고 있는 제2층; 및 금속층을 포함하고, 상기 열 디코더들로부터 선택적인 신호들을 전송하기 위해 셀 어레이들상에 배선들을 제공하는 부분을 갖고 있는 제3층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제1항에 있어서, 상기 열 디코더들로부터 선택적인 신호들을 전송하기 위해 배선들 사이에 있는 상기 셀 어레이들과 상기 감지 증폭기들상에 배치된 다수의 전원 라인 및 다수의 접지 라인; 감지 증폭기 영역들내에 배치되어 있고, 각각의 소스, 드레인 및 게이트들들 갖고 있는 다수의 P-채널 MOS 트랜지스터; 감지 증폭기 영역들내에 배치되어 있고, 각각의 소스, 드레인 및 게이트들을 갖고 있는 다수의 N-채널 MOS 트랜지스터; P-채널 트랜지스터들로 구성되고 공통 소스들을 갖고 있는 플립-플롭 감지 증폭기, 및 N-채널 트랜지스터들로 구성되고 공통 소스들을 갖고 있는 플립-플롭 감지 증폭기들을 포함하는 상기 감지 증폭기들을 더 포함하고, 상기 전원 라인들을 상기 P-채널 MOS 트랜지스터들의 소스들에 접속되고, 상기 P-채널 MOS 트랜지스터들의 상기 드레인들은 P-채널 트랜지스터들로 구성된 플립-플롭 감지 증폭기들의 공통 소스들에 접속되며, 상기 P-채널 MOS 트랜지스터들의 게이트들은 상기 3개의 층들 중 상기 제1층으로 형성되어 P-채널 트랜지스터들로 구성된 플립-플롭 감지 증폭기들을 활성화시키기 위한 신호 라인들로 동작하고; 상기 접지 라인들은 상기 N-채널 MOS 트랜지스터들의 소스들에 접속되고, 상기 N-채널 MOS 트랜지스터들의 상기 드레인들은 상기 N-채널 트랜지스터들로 구성된 플립-플롭 감지 증폭기들의 공통 소스들에 접속되고, N-채널 MOS 트랜지스터들의 게이트들은 상기 3개의 층들 중 상기 제1 층으로 형성되어 N-채널 트랜지스터들로 구성된 플립-플롭 감지 증폭기들을 활성화시키기 위한 신호 라인들로서 동작하는 것을 특징으로 하는 반도체 디바이스.
  6. 제5항에 있어서, 상기 3개의 다른 층들은 MIS 트랜지스터들의 게이트 전극들을 제공하고, 다결정 실리콘과 실리사이드의 적층을 포함하며, 상기 워드 라인들을 제공하는 부분을 갖고 있는 제1층; 실리사이드층을 포함하고, 상기 비트 라인들을 제공하는 부분을 갖고 있는 제2층; 및 금속층을 포함하고, 상기 열 디코더들로부터 선택적인 신호들을 전송하기 위해 셀 어레이들 및 감지 증폭기들상에 배선들을 제공하는 부분을 갖고 있는 제3층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  7. 제5항에 있어서, 상기 3개의 다른 층들은 MIS 트랜지스터들의 게이트 전극들을 제공하고, 다결정 실리콘과 실리사이드의 적층을 포함하며, 상기 워드 라인들을 제공하는 부분을 갖고 있는 제1층; 다결정 실리콘과 실리사이드의 적층을 포함하고, 상기 비트 라인들을 제공하는 부분을 갖고 있는 제2층; 및 금속층을 포함하고, 상기 열 디코더들로부터 선택적인 신호들을 전송하기 위해 셀 어레이들 및 감지 증폭기들상에 배선들을 제공하는 부분을 갖고 있는 제3층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 제1항에 있어서, 상기 3개의 다른 층들은 MIS 트랜지스터들의 게이트 전극들을 제공하고, 다결정 실리콘과, 실리사이드의 적층을 포함하며, 상기 워드 라인들을 제공하는 부분을 갖고 있는 제1층; 금속층을 포함하고, 상기 비트 라인들을 제공하는 부분을 갖고 있는 제2층; 및 금속층을 포함하고, 상기 열디코더들로부터 선택적인 신호들을 전송하기 위해 상기 셀 어레이들 및 상기 감지 증폭기들상에 배선들을 제공하는 부분을 갖고 있는 제3층을 포함하는 것을 특징으로 하는 반도체 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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