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KR970060221A - 주워드선과 이 주워드선에 상응하게 제공되는 서브워드선을 갖는 반도체 메모리 - Google Patents

주워드선과 이 주워드선에 상응하게 제공되는 서브워드선을 갖는 반도체 메모리 Download PDF

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KR970060221A
KR970060221A KR1019970002110A KR19970002110A KR970060221A KR 970060221 A KR970060221 A KR 970060221A KR 1019970002110 A KR1019970002110 A KR 1019970002110A KR 19970002110 A KR19970002110 A KR 19970002110A KR 970060221 A KR970060221 A KR 970060221A
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코이치 나가타
유지 나카오카
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가네코 히사시
닛폰 덴키 가부시끼가이샤
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Abstract

메모리 셀 어레이(200)와 서브워드 구동회로 SWD가 교대로 배치되고, 또한, SA어레이(170)와 크로스부(SWD)가 교대로 배치되어 있는 메모리에서, 제1 크로스부 SWD1에는 글로벌 입출력선 GIOT/B와 로컬 입/출력선 LIOT/B 사이에 인터페이스 회로(100)가 배치되고, 제2 크로스부 SWC2에는 SA제어회로의 nMOS Q2, Q4 및 Q5가 배치되고, 제3 크로스부 SWC3에는 SA제어회로의 pMOS Q1과 Q3가 배치된다.

Description

주워드선과 이 주워드선에 상응하게 제공되는 서브워드선을 갖는 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 실시예 1의 회로 구성도.

Claims (4)

  1. 반도체 메모리 디바이스에 있어서, 제1 방향에서 순서대로 한 행에 배치된 제1, 제2, 제3 및 제4부를 포함하는 제1 영역과 제2 영역을 갖는 반도체 칩과, 상기 제2 영역에 형성된 다수의 메모리 셀과, 상기 제1 영역의 상기 제1부에 형성되어 상기 메모리 셀중 한셀과 결합하여 제1, 제2 전력 노드를 갖는 제1 센스 증폭기 회로와, 상기 제1 영역의 상기 제3부에 형성되어 상기 메모리 셀중 한 셀과 결합하며 제1, 제2 전력 노드를 갖는 제2 센스 증폭기 회로와, 상기 제1 방향으로 상기 제1 영역을 거쳐 확장되어 상기 제1, 제2 센스 증폭기 회로의 상기 각 제1 전력 노드와 공동으로 결합되는 제1선과, 상기 제1 영역을 거쳐 확장되어 상기 제1, 제2 센스 증폭기 회로의 상기 각 제2 전력 노드와 공동으로 결합되는 제2선과, 상기 제1 방향으로 상기 제1 영역을 거쳐 확장되는 제1 전력 소스 선과, 상기 제1 방향으로 상기 제1 영역을 거쳐 확장되는 제2 전력 소스 선과, 상기 제1 영역의 상기 제2, 제4부중 한 곳에 형성되어 상기 제1선과, 상기 제1 전력 소스 선 사이에 결합되어서 활성화될 때, 상기 제1 전력 소스 선과 상기 제1선 사이에 전류경로를 형성하는 적어도 하나의 제1 채널형 제1 트랜지스터로서, 상기 제1 영역의 상기 제2, 제4부중 상기 제1 트랜지스터가 형성되는 상기 부분에는 상기 제2선과 상기 제2 전력 소스 선 사이에 결합된 어떤 트랜지스터도 포함되지 않는 제1 채널형 제1 트랜지스터와, 상기 제1 영역의 상기 제2, 제4부중 상기 제1 트랜지스터가 형성된 부분과는 다른 부분에 형성되어 상기 제2선과 상기 제2 전력 소스 선 사이에 결합되어, 활성화될 때, 상기 제2선과 상기 제2 전력 소스 선 사이에 전류경로를 형성하는 적어도 하나의 제2 채널형 제2 트랜지스터로서, 상기 제1 영역의 상기 제2, 제4부중 상기 제2 트랜지스터가 형성되는 상기 부분에는 상기 제1선과 상기 제1 전력 소스 선 사이에 결합된 어떤 트랜지스터도 포함되지 않는 제2 채널형 제2 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 제1, 제2 센스 증폭기 회로는 각기 상기 메모리 셀중에서 상기 결합 셀과 결합되는 다수의 비트선과, 상기 제1 영역의 제1, 제3부중 결합되는 부에 각기 형성되어 상기 비트선중 해당 결합 비트선과 선행충전 전위 레벨선 사이에 각기 결합되는 다수의 선행충전 트랜지스터를 더 포함하고, 상기 디바이스는 상기 제1 방향으로 상기 제1 영역을 거쳐 확장되어 상기 선행충전 트랜지스터의 각 게이트와 공동으로 결합되는 제3선과, 상기 제1 영역의 제2, 제4부중 상기 제1 트랜지스터가 형성되는 부에 형성되어 상기 제1 전력 소스선과 상기 제3선 사이에 결합되는 적어도 하나의 상기 제1 채널형 제3 트랜지스터와, 상기 제1 영역의 상기 제2, 제4부중 상기 제1 트랜지스터가 형성된 부분과는 다른 부분에 형성되어 상기 제3성과 상기 제2 전력 소스 선 사이에 결합되는 적어도 하나의 상기 제2 채널형 제4 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제1항에 있어서, 상기 제1, 제2 센스 증폭기 회로는 각기 상기 비트선중 해당 결합 비트선과 상기 메모리 셀중에서 해당 결합 셀을 결합하기 위하여, 상기 제1 영역의 제1, 제3부중 상기 결합부에 각기 형성되는 다수의 전송 게이트 트랜지스터를 더 포함하고, 상기 디바이스는 상기 제1 방향으로 상기 제1 영역을 거쳐 확장되어 상기 전송 게이트 트랜지스터의 각 게이트와 공동으로 결합되는 제4선과, 상기 제1 영역의 제2, 제4부중 상기 제1 트랜지스터가 형성되는 부에 형성되어 상기 제1 전력 소스선과 상기 제4선 사이에 결합되는 적어도 하나의 상기 제1 채널형 제5 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 제1항에 있어서, 상기 반도체 칩은 상기 제2 영역과 함께 상기 제1 영역을 사이에 끼워 샌드위치 형태를 만드는 제3 영역을 더 포함하고, 상기 제1, 제2 및 제3 영역은 상기 제1 방향에 직각인 제2 방향으로 배치되고, 상기 디바이스는 상기 제1 방향으로 상기 제3 영역을 거쳐 확장되는 다수의 제1 데이터선과 상기 제1 방향으로 상기 제1 영역의 외측에서 상기 제3 영역으로 확장되는 다수의 제2 데이터션과, 상기 제1 데이터선중 한 선과 상기 제2 데이터선중 해당 결합선간에 각기 제공되는 다수의 인터페이스 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970002110A 1996-01-25 1997-01-25 주워드선과 이 주워드선에 상응하게 제공되는 서브워드선을 갖는 반도체 메모리 Expired - Fee Related KR100242906B1 (ko)

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